CN1357924A - 半导体器件及其制造方法 - Google Patents

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Abstract

半导体器件,具有在半导体衬底上边被绝缘膜隔离开来形成有第1半导体层的器件衬底。在器件衬底上,把沟形成为使得具有从半导体层的上表面一直达到上述绝缘膜的内部为止的深度,而且,具有在上述绝缘膜的上部沟径被扩大的沟径扩大部分。在该沟径扩大部分上,在与上述半导体层的下表面进行接连的状态下埋入杂质扩散源。形成具有第2导电类型的第1扩散层和第2扩散层以及在上述杂质扩散源上方的上述沟的侧面上中间存在着栅极绝缘膜形成的栅极电极的晶体管。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，特别是涉及具有由沟槽电容器和纵向晶体管构成的DRAM单元的半导体器件及其制造方法。
背景技术
使用由1个晶体管/1个电容器构成的存储单元的DRAM，艰难地走上了高集成化的道路，每一代产品都要谋求单元面积的缩小。为缩小单元面积，基本上说必须分别减小作为构成要素的晶体管和电容器的占有面积。对于电容器来说，问题是在小的单元占有面积中如何确保所需要的电容器电容。为此，每一代产品都要开发用来使电容器绝缘膜高介电系数化或增大有效电容器面积的构造。对于晶体管来说，则要以比例缩小法则为基础，在保持平面构造不变不断地进行源极、漏极扩散层深度或栅极绝缘膜厚度的减小、衬底杂质浓度的增加等等。
今后，为了进一步地使晶体管微细化，为了缩小沟道长度同时抑制阈值降低的现象(短沟效应)，栅极绝缘膜的薄膜化和衬底杂质浓度的高浓度化是必不可少的。但是，人们知道当提高衬底杂质浓度时，衬底与存储节点之间的结反向漏流就会增大，存储单元的数据保持能力就会降低(例如，参看T.Hamamoto et al.，’Well concentration：A novel scalinglimitation factor derived from DRAM retention time and its modeling’，IEDM Tech.Dig.，p.915，1995)。
此外，在使栅极绝缘膜薄膜化的情况下，为了确保栅极绝缘膜的耐压，字线电压必须低压化。另一方面，DRAM单元的晶体管，与通常的逻辑电路比较，必须降低导通时的反向漏流，以便使储存在电容器上的电荷得以保持得长。这样一来，在单元晶体管的阈值该的状态下，当字线电压下降时，则存在着向电容器写入的写入信号量将降低，DRAM单元的动作容限将劣化的危险。
作为解决这些问题的高密度DRAM用单元构造，人们提出了这样的构造方案：在衬底上形成的沟槽的下部形成电容器，在上部形成以沟槽侧面为沟道的纵向晶体管(U.Gruning et al.，‘A Novel TRENCH dramCell with VERtical Access Transistor and BuriEd STrap(VERI BEST)for 4Gb/16Gb’，TEDM Tech.Dig.，1999)。
图37示出了在上述文献中提出来的DRAM单元的纬线方向的剖面构造。衬底1已把n型层埋入到要形成电容器C的下部，上部的要形成晶体管Q的部分是p型层。在衬底1上形成达到n型层的沟槽2，在沟槽2的下部形成电容器C。在电容器C的储存电极上边形成与之进行连接的埋入条带3。
埋入条带3是电容器C和将在其上边形成的晶体管Q的连接节点，而且还是晶体管Q的扩散层5的杂质扩散源。在埋入条带3上边，用盖状绝缘膜4进行覆盖，在其上边的沟道侧壁上形成纵向晶体管Q。在p型层的上表面上形成的扩散层6和由源于埋入条带3的杂质扩散形成的扩散层5，将成为晶体管Q的源极和漏极。
字线WL与晶体管Q的栅极电极形成为一个整体，在折返位线构造的情况下，与字线WL相邻地配置相邻单元的通过字线PassWL。这种情况下，结果就变成为位线BL在PassWL的侧面与扩散层6进行接触。
如上所述，图37的DRAM单元，通过把栅极电极埋入到现有的沟槽晶体管的上部的办法，就可以用与现有的DRAM单元大体上同样的方法形成纵向晶体管。借助于此，就可以确保在深度方向上晶体管的沟道长度而与单元占有面积无关。因此，可以减小单元占有面积而不受短沟效应的影响。
但是，在上边所说的DRAM单元中，由于埋入条带3的上表面位置要由多晶硅的埋入工序的深刻蚀深度决定，故纵向晶体管Q的沟道长度将取决于深刻蚀工艺而波动。因此，晶体管特性的波动就成了问题。
发明内容
本发明的一个方面的半导体器件，具备：在半导体衬底上边用绝缘膜隔离开来形成有第1导电类型的半导体层的器件衬底；具有从上述半导体层的上表面开始一直到达上述绝缘膜的内部的深度，而且，在上述绝缘膜的上部，在把沟径形成为使得具有被扩大了的沟径扩大部分的沟的上述沟径扩大部分上，在与上述半导体层的下表面接连的状态下埋入进来的杂质扩散源；具有由源于杂质扩散源的向上述半导体层的下表面的杂质扩散形成的第2导电类型的第1扩散层、由向上述半导体层的上表面进行的杂质扩散形成的第2导电类型的第2扩散层、以及在上述杂质扩散源的上方的上述沟的侧面上中间存在着栅极绝缘膜地形成的栅极电极的晶体管。
本发明的另一个方面的半导体器件的制造方法，具有下述工序：在半导体衬底上边用绝缘膜隔离开来形成有第1导电类型的半导体层的器件衬底上，形成贯通上述半导体层的沟的工序；对在上述沟内露出来的上述绝缘膜进行选择刻蚀，形成使上述半导体层的下表面露出来的沟径扩大部分的工序；在仅仅接连到上述半导体层的下表面上的状态下，在上述沟的沟径扩大部分上埋入形成杂质扩散源的工序；中间存在着栅极绝缘膜地把栅极电极埋入形成在上述沟内的工序；在上述半导体层上，借助于向上表面上进行的杂质扩散和源于上述杂质扩散源的向下表面进行的杂质扩散，形成源极和漏极的工序。
附图说明
图1是本发明的实施例的DRAM单元阵列的平面图。
图2是图1的I-I’剖面图。
图3是图1的II-II’剖面图。
图4是用来说明同上实施例的制造工序的剖面图。
图5是用来说明同上实施例的制造工序的剖面图。
图6是用来说明同上实施例的制造工序的剖面图。
图7是用来说明同上实施例的制造工序的剖面图。
图8是用来说明同上实施例的制造工序的剖面图。
图9是用来说明同上实施例的制造工序的剖面图。
图10是另外的实施例的DRAM单元阵列的与图2对应的剖面图。
图11是用来说明同上实施例的制造工序的剖面图。
图12是用来说明同上实施例的制造工序的剖面图。
图13是用来说明同上实施例的制造工序的剖面图。
图14是用来说明同上实施例的制造工序的剖面图。
图15是用来说明同上实施例的制造工序的剖面图。
图16是用来说明同上实施例的制造工序的剖面图。
图17是用来说明同上实施例的制造工序的剖面图。
图18是另外的实施例的DRAM单元阵列的与图2对应的剖面图。
图19是用来说明同上实施例的制造工序的剖面图。
图20是用来说明同上实施例的制造工序的剖面图。
图21是用来说明同上实施例的制造工序的剖面图。
图22是用来说明同上实施例的制造工序的剖面图。
图23是用来说明同上实施例的制造工序的剖面图。
图24是用来说明同上实施例的制造工序的剖面图。
图25是另外的实施例的DRAM单元阵列的与图1对应的剖面图。
图26是图25的I-I’剖面图。
图27是另外的实施例的DRAM单元阵列的与图1对应的剖面图。
图28是图27的I-I’剖面图。
图29是另外的实施例的DRAM单元阵列的与图1对应的剖面图。
图30是图29的I-I’剖面图。
图31是另外的实施例的DRAM单元阵列的与图1对应的剖面图。
图32是图31的I-I’剖面图。
图33是另外的实施例的DRAM单元阵列的与图32对应的剖面图。
图34是另外的实施例的DRAM单元阵列的与图32对应的剖面图。
图35是用来说明同上实施例的制造工序的剖面图。
图36A和图36B是用来说明同上实施例的制造工序的剖面图。
图37是使用现有的纵向晶体管的DRAM单元阵列的剖面图。
具体实施方式
以下，参看附图说明本发明的实施例。
[实施例1]
图1是把本发明应用到1/2节距的折返位线构造的DRAM单元阵列中去的实施例的平面图，图2和图3分别是图1的I-I’剖面图和图1的II-II’剖面图。
在本实施例中，把在n型单晶硅衬底11上边形成了用硅氧化膜12等的绝缘膜隔离开来的p型单晶硅层13的SOI衬底10用做器件衬底。由于结果变成为由硅层13的厚度来决定晶体管的沟道长度，故硅层厚度必须要预先调整为恒定值。由于最近市售的SOI衬底硅层的厚度具有数％以内的波动，故可以使用市售的SOI衬底。在该SOI衬底10上，形成贯通p型硅层13和硅氧化膜12，深度达n型硅衬底11的内部的沟20。在该沟20的下部形成沟槽电容器C，在上部形成Q。
SOI衬底10的p型硅层13，借助于用STI(Shallow Trench Isolation，浅沟隔离)法埋入的器件隔离绝缘膜40，划分成作为相邻的2个单元区域的岛状器件区域14。如图1所示，电容器C被埋入形成于各个岛状器件区域14的端部。在岛状器件区域14的端部的沟侧面上把晶体管Q形成为使得与该电容器C重叠。但是，在实际的制造工序中，结果却变成为在划分岛状器件区域14之前，在沟20内形成电容器C和晶体管Q。
电容器C可以这样制作：在沟20的下部侧壁上，例如用ON(Oxide/Nitride，氧化物/氮化物)膜形成电容器绝缘膜21，然后再向该沟20内埋入由n型多晶硅层构成的储存电极22。电容器C被构成为把n型硅衬底11当作对于所有的存储单元公用的平板(plate)电极。存储存电极22的上端位于硅氧化膜12的厚度的途中的位置上。用来把该储存电极22和晶体管Q连接起来的埋入条带23，可以用n型多晶硅等形成为连接到储存电极22上。
埋入条带23还可以用做晶体管Q的下部的n+型扩散层31的杂质扩散源。就是说，埋入条带23中的杂质或储存电极22的杂质，向p型硅层13中扩散，形成n+型扩散层31。在这里，重要的是要把埋入条带23埋入为使得仅仅与p型多晶硅层13的下表面接连。为此，在已埋入了储存电极22的沟20的上部，形成采用在横向方向上刻蚀硅氧化膜12使之后退的办法使直径扩大的沟径扩大部分25。在对p型硅层13仅仅接连到其下表面上的状态下，使得重叠到储存电极22上那样地，把埋入条带23埋入到该沟径扩大部分25内。埋入条带23的上部则用盖状绝缘膜24进行覆盖。
在形成了盖状绝缘膜24的沟20的上部露出来的p型硅层13的侧面上形成栅极绝缘膜30，埋入作为栅极电极的多晶硅层33a。从接连到P型硅层13的沟20的上表面开始形成晶体管Q的上部扩散层32。如上所述，在已埋入了电容器C的沟20的上部，形成归因于源于p型硅层13的上下表面的扩散而产生的源极和漏极31、32，制作成纵向晶体管Q。
将构成晶体管Q的栅极电极的多晶硅层33a，在其后的器件绝缘膜40的埋入工序中对每一个器件区域都要进行隔离。接着，使得重叠到该多晶硅层33a上那样地，使多晶硅层33a和WSi2层34进行叠层，使该叠层膜图形化后变成为字线WL。字线WL上边用硅氮化膜36和层间绝缘膜37覆盖起来，在其上边形成位线(BL)38。位线38在岛状器件区域14的中央部分就是说在2条通过字线之间与n+型扩散层31接触。在该位线接触BLC上，通过接触孔形成重叠到n+型扩散层31上的n+型扩散层35，并把接触塞39埋入到该接触孔内。
倘采用本实施例，就可以使用SOI衬底，把埋入条带23埋入到沟20的沟径扩大部分25内使得埋入条带23仅仅与p型硅层13的下表面进行接连。这样一来，纵向晶体管Q的下部扩散层31就可以仅仅借助于源于埋入条带23的上方扩散来形成。因此，纵向晶体管Q的沟道长度就不会因埋入条带23的深刻蚀量的影响而波动。借助于此，沟道长度的控制性，就会提高到SOI衬底10的p型硅层13的膜厚的波动的范围那种程度。
电容器C的储存电极22，可以借助于电容器绝缘膜21与硅衬底11进行绝缘隔离，各个晶体管Q的扩散层，也可以借助于硅氧化膜12与硅衬底11进行绝缘隔离。为此，就变成为抗软错误性或抗噪声性高的电极。再有，如果假定没有硅氧化膜12，则如图37的现有例所示，为了抑制因埋入条带23形成的寄生晶体管，在要形成埋入条带23的部分的侧壁上形成具有某种程度的厚度的侧壁绝缘膜是不可或缺的。但是，在本实施例中，由于埋入条带23已经被埋入到硅氧化膜12的内部，故不再需要用来抑制寄生晶体管的特别的准备。
其次，着眼于图2的剖面图，参看图4到图9，说明本实施例的单元阵列的制造工序。图4示出了已经形成了电容器C的状态。在SOI衬底10上首先图形化形成由缓冲氧化膜41和硅氮化膜42构成的掩模。接着，用RIE对SOI衬底10进行刻蚀，形成贯通硅层13和氧化膜12深度达到n型硅衬底11的内部的沟20。然后，虽然没有画出来，还要根据需要，从沟20的底部形成用来使平板电极低电阻化的n+型扩散层31。
接着，在沟20的侧壁上形成了由ON膜等构成的电容器绝缘膜21之后，淀积已掺进了n型杂质的多晶硅，用RIE进行深刻蚀，埋入到沟20的途中。借助于此，形成储存电极22。要作成为使得储存电极22的上表面位于SOI衬底10的硅氧化膜12的途中。
然后，如图5所示，刻蚀掉位于储存电极22的上方的电容器绝缘膜21，再用HF溶液等对已经在沟20内露出来的硅氧化膜12进行刻蚀，使之后退规定的距离，形成使p型硅层13的下表面43露出来的沟径扩大部分25。
接着，如图6所示，在沟20的沟径扩大部分25内，使得重叠到储存电极22上那样地埋入条带23。具体地说，该条带23可以采用先淀积已进行了n型杂质掺杂的多晶硅膜，再用RIE等的各向异性刻蚀对它进行深刻蚀的办法埋入。埋入条带23要这样地埋入：使得其上表面位置变得比p型硅层13的下表面的位置还低，换句话说，要把埋入条带23埋入为使得对于p型硅层13来说在仅仅与其下表面接连的状态下埋入到沟径扩大部分25内。
然后，如图7所示，在沟20内形成覆盖埋入条带23的硅氧化膜等的盖状绝缘膜24。该盖状绝缘膜24是一种用来使在其上边埋入形成的栅极电极和存储节点进行隔离的绝缘膜，既可以借助于硅氧化膜等进行的埋入，也可以使用使埋入条带23的表面氧化而得到的硅氧化膜或它们的复合膜，还可以兼做也可以在埋入条带23上边形成的栅极绝缘膜。
接着，在p型硅层13的上表面上，借助于离子注入形成n+型扩散层32。此外，借助于热氧化，在沟20的侧面上形成栅极绝缘膜30，淀积将成为栅极电极的多晶硅膜33a。在栅极绝缘膜30的热氧化工序或其后的热工序中，埋入条带23的n型杂质将向p型硅层13扩散，形成埋入条带23的n+型扩散层31。
接着，如图8所示，进行用STI法实施的器件隔离工序。就是说，先形成用硅氮化膜44构成的掩模，在用RIE对多晶硅膜33a、栅极绝缘膜30、盖状绝缘膜24和p型硅层13进行刻蚀，形成了器件隔离沟之后，埋入硅氧化膜等的器件隔离绝缘膜40。器件隔离绝缘膜40理想的是用CMP(Chemical Mechanical Polishing，化学机械抛光)处理使之平坦化。在这里，要把器件隔离沟形成为达到硅氧化膜12的深度，借助于此就可以使形成2个DRAM单元的各个岛状器件区域14的p型硅层13与别的岛状器件区域14彼此进行绝缘隔离。
然后，在至少刻蚀除去了沟20以外的硅氮化膜44之后，如图9所示，淀积多晶硅膜33b、WSi2层34、硅氮化膜36的叠层膜，使这些叠层膜图形化，形成字线WL。
接着，如图2所示，在字线WL的侧壁上也形成了硅氮化膜之后，就淀积层间绝缘膜37。在该层间绝缘膜37上，形成与字线WL进行了自对准的接触孔，用离子注入法形成n+型扩散层35。然后，在向接触孔内埋入了接触塞39之后，形成位线38。
倘采用本实施例的制造工序，埋入条带23的深刻蚀的控制，只要形成得比p型硅层13的厚度还深即可。借助于此，埋入条带23就将变成为仅仅与p型硅层13的下表面进行接连的状态。因此，为了控制晶体管的沟道长度，不再需要进行严格的深刻蚀量控制，因而将提高制造成品率。
在本实施例中，电极材料或绝缘材料不过是一个例子，还可以有种种的选择。此外，如上所述，埋入条带23，要刻蚀得比p型硅层13的下表面位置还深是重要的，例如，一直深刻蚀到达到电容器C的储存电极22的上表面为止也没有什么问题。但是，在该情况下，理想的是要先在储存电极22的表面上，预先形成好用来阻挡刻蚀的薄的硅氧化膜等。借助于此，就可以抑制储存电极22的刻蚀。
另外，在该情况下，作为埋入条带23，结果变成为仅仅在沟20的外侧，才剩下借助于硅氧化膜的单侧刻蚀而展宽的沟径扩大部分25，因而有可能与电容器C的储存电极22之间的电连接会变得不充分。对此，理想的是预先进行这样的准备：在图5的工序中对电容器绝缘膜21进行过刻蚀，使得埋入条带23与储存电极22的侧面进行接触。
[实施例2]
图10与先前的实施例2对应地示出了另外的实施例的DRAM单元阵列的剖面图。平面图与图1是相同的。与先前的实施例不同的是这一点：埋入条带23用本身为2层的条带的n型多晶硅膜23a、23b构成。这些2层之内，最初的多晶硅层23a，可以在形成沟径扩大部分25之前，在比电容器C的储存电极22还往上的上部的沟的侧壁上，在不存在电容器绝缘膜的状态下进行淀积。然后，在形成了沟径扩大部分25之后，再在仅仅与p型硅层13的下表面进行接连的状态下把第2层的多晶硅层23b埋入到沟径扩大部分25内。
参看图11到图17说明本实施例的制造工序。图11与先前的实施例的图4大体上是相同的，示出了已经形成了电容器C的状态。在SOI衬底10上首先图形化形成由缓冲氧化膜41和硅氮化膜42构成的掩模。接着，用RIE对SOI衬底10进行刻蚀，形成贯通硅层13和氧化膜12深度达到n型硅衬底11的内部的沟20。然后，虽然没有画出来，还要根据需要，从沟20的底部形成用来使平板电极低电阻化的n+型扩散层。
接着，在沟20的侧壁上形成了由ON膜等构成的电容器绝缘膜21之后，淀积已掺进了n型杂质的多晶硅，用RIE进行深刻蚀，埋入到沟20的途中。借助于此，形成储存电极22。要作成为使得储存电极22的上表面位于SOI衬底10的硅氧化膜12的途中。
然后，如图12所示，在刻蚀掉位于储存电极22的上方的电容器绝缘膜21之后，再借助于淀积和深刻蚀把已掺进了n型杂质的多晶硅膜23a埋入到沟20内。或者也可以使用在储存电极22上边选择生长使多晶硅膜23a的方法。这时，要作成为使得在多晶硅膜23a的上表面，位于硅氧化膜12的厚度的途中。
在该状态下，如图13所示，借助于HF溶液等的各向同性刻蚀对硅氧化膜12进行刻蚀使之后退。借助于此，形成使p型硅层13的下表面43露出来的沟径扩大部分25。
接着，如图14所示，借助于淀积和深刻蚀，把多晶硅膜23b埋入为使得仅仅在p型硅层13的下表面上进行接触。在图14中，虽然作成为在多晶硅膜23b上边残存有多晶硅膜23b的状态，但是，也可以一直深刻蚀到在多晶硅膜23b的上表面上露出来为止。
然后，如图15所示，在沟20内形成覆盖埋入条带23的硅氧化膜等的盖状绝缘膜24。该盖状绝缘膜24是一种用来使在其上边埋入形成的栅极电极和存储节点进行隔离的绝缘膜，既可以借助于硅氧化膜等进行的埋入，也可以使用使埋入条带23的表面氧化而得到的硅氧化膜或它们的复合膜，还可以兼做也可以在埋入条带23上边形成的栅极绝缘膜。
接着，在p型硅层13的上表面上，借助于离子注入形成n+型扩散层32。此外，借助于热氧化，在沟20的侧面上形成栅极绝缘膜30，淀积将成为栅极电极的多晶硅膜33a。在栅极绝缘膜30的热氧化工序或其后的热工序中，埋入条带23的n型杂质将向p型硅层13扩散，形成埋入条带23的n+型扩散层31。
接着，如图16所示，进行用STI法实施的器件隔离工序。就是说，先形成用硅氮化膜44构成的掩模，在用RIE对多晶硅膜33a、栅极绝缘膜30、盖状绝缘膜24和p型硅层13进行刻蚀，形成了器件隔离沟之后，埋入硅氧化膜等的器件隔离绝缘膜40。器件隔离绝缘膜40理想的是用CMP(Chemical Mechanical Polishing，化学机械抛光)处理使之平坦化。在这里，要把器件隔离沟形成为达到硅氧化膜12的深度，借助于此，就可以使形成2个DRAM单元的各成为达到硅氧化膜12的深度，借助于此就可以使形成2个DRAM单元的各个岛状器件区域14的p型硅层13与别的岛状器件区域14彼此进行绝缘隔离。
然后，在至少刻蚀除去了沟20以外的硅氮化膜44之后，如图17所示，淀积多晶硅膜33b、WSi2层34、硅氮化膜36的叠层膜，使这些叠层膜图形化，形成字线WL。
接着，如图10所示，在字线WL的侧壁上也形成了硅氮化膜之后，就淀积层间绝缘膜37。在该层间绝缘膜37上，形成与字线WL进行了自对准的接触孔，用离子注入法形成n+型扩散层35。然后，在向接触孔内埋入了接触塞39之后，形成位线38。
倘采用本实施例，则即便是采用用2层的多晶硅膜23a、23b形成条带23的办法，不能充分地进行电容器绝缘膜的过刻蚀，储存电极22与埋入条带23的电连接也会变得可靠起来。
[实施例3]
图18与先前的实施例2对应地示出了另外的实施例的DRAM单元阵列的剖面图。平面图与图1是相同的。与先前的实施例不同的是这两点：在硅氧化膜12的整个厚度范围内形成沟径扩大部分25，以及接着在其上部把埋入条带23形成为仅仅接连到p型硅层13的下表面上。
倘采用该制造工序，则如图19所示，在用RIE对电容器用的沟20进行刻蚀之后，接着用HF溶液等进行氧化膜刻蚀，使硅氧化膜12的端面后退。借助于此，形成使p型硅层13的下表面43露出来的沟径扩大部分25。
然后，如图20所示，形成电容器绝缘膜21，借助于多晶硅膜的淀积和刻蚀埋入储存电极22。要作成为使储存电极22的上表面位于硅氧化膜12的途中，并刻蚀除去位于其上部的电容器绝缘膜。
接着，如图21所示，在沟20的沟径扩大部分25内，使得重叠到储存电极22上那样地埋入条带23。具体地说，该条带23可以采用先淀积已进行了n型杂质掺杂的多晶硅膜，再用RIE等的各向异性刻蚀对它进行深刻蚀的办法形成。埋入条带23要这样地埋入：使得其上表面位置变得比p型硅层13的下表面的位置还低，换句话说，要把埋入条带23埋入为使得对于p型硅层13来说在仅仅与其下表面接连的状态下埋入到沟径扩大部分25内。
然后，如图22所示，在沟20内形成覆盖埋入条带23的硅氧化膜等的盖状绝缘膜24。该盖状绝缘膜24是一种用来使在其上边埋入形成的栅极电极和存储节点进行隔离的绝缘膜，既可以借助于硅氧化膜等进行的埋入，也可以使用使埋入条带23的表面氧化而得到的硅氧化膜或它们的复合膜，还可以兼做也可以在埋入条带23上边形成的栅极绝缘膜。
接着，在p型硅层13的上表面上，借助于离子注入形成n+型扩散层32。此外，借助于热氧化，在沟20的侧面上形成栅极绝缘膜30，淀积将成为栅极电极的多晶硅膜33a。在栅极绝缘膜30的热氧化工序或其后的热工序中，埋入条带23的n型杂质将向p型硅层13扩散，形成埋入条带23的n+型扩散层31。
接着，如图23所示，进行用STI法实施的器件隔离工序。就是说，先形成用硅氮化膜44构成的掩模，在用RIE对多晶硅膜33a、栅极绝缘膜30、盖状绝缘膜24和p型硅层13进行刻蚀，形成了器件隔离沟之后，埋入硅氧化膜等的器件隔离绝缘膜40。器件隔离绝缘膜40理想的是用CMP(Chemical Mechanical Polishing，化学机械抛光)处理使之平坦化。在这里，要把器件隔离沟形成为达到硅氧化膜12的深度，借助于此就可以使形成2个DRAM单元的各个成为达到硅氧化膜12的深度，借助于此就可以使形成2个DRAM单元的各个岛状器件区域14的p型硅层13与别的岛状器件区域14彼此进行绝缘隔离。
然后，在至少刻蚀除去了沟20以外的硅氮化膜44之后，如图9所示，淀积多晶硅膜33b、WSi2层34、硅氮化膜36的叠层膜，使这些叠层膜图形化，形成字线WL。
接着，如图18所示，在字线WL的侧壁上也形成了硅氮化膜之后，就淀积层间绝缘膜37。在该层间绝缘膜37上，形成与字线WL进行了自对准的接触孔，用离子注入法形成n+型扩散层35。然后，在向接触孔内埋入了接触塞39之后，形成位线38。
如上所述，采用在刚刚形成了电容器用的沟20之后，进行使硅氧化膜12后退的刻蚀的办法，在电容器绝缘膜21中就不会妨碍储存电极22与埋入条带23之间的电连接。因此，就不会对电容器绝缘膜的刻蚀条件或埋入条带的深刻蚀条件要求严格的限制性。借助于此，可以得到高成品率。
[实施例4]
图25和图26，与实施例1的图1和图2对应地示出了另外的实施例的DRAM单元阵列的平面图。与实施例1的不同之处仅仅在于位线接触BLC的配置这一点。在实施例1的情况下，在1个岛状器件区域14的两个端部上形成由电容器C和晶体管Q构成的DRAM单元，在其间走2条的通过线的布局中，在该2条通过线之间，就是说在岛状器件区域14的中央部分上配置2个单元公用的BLC。
对此，在本实施例中，在同样的单元布局中，分别把对于1个岛状器件区域14的两个端部2个单元的位线接触BLC配置在各个单元的字线的相邻的位置上。
因此，晶体管的上部n+型扩散层32，就没有必要在岛状器件区域14的整个面上形成，而是仅仅在位线接触BLC的位置上形成
倘采用本实施例，虽然采用增加位线接触个数的办法存在着使位线的寄生电容增加的可能性，但是却可以减小从位线到电容器的电阻，从结果上可以削减由电容和电阻之积决定的布线延迟时间，提高数据写入、读出的速度。
[实施例5]
迄今为止的实施例，虽然是折返位线构造的情况，但是本发明对于开路位线方式也可以适用。图27是开路位线方式的实施例的DRAM单元阵列的平面图。图28是其I-I’剖面图。电容器C与晶体管Q的关系，仅仅借助于由埋入条带23形成的上方扩散来形成晶体管Q的下部n+型扩散层31这些点等，基本的特征与实施例1是同样的。因此，对于那些与实施例1对应的部分赋予同一标号而省略详细的说明。
在开路位线方式的情况下，如图27所示，在没有通过字线的状态下，在每一个单元上都要形成岛状器件区域14，在位线方向上相邻的单元的间隔，可以把器件隔离绝缘膜40夹在其间地减小到最小加工尺寸那种程度。
[实施例6]
图29和图30，是开路位线方式的另外的实施例的DRAM单元阵列的平面图及其I-I’剖面图。与实施例5之间的不同，仅仅是沿着位线BL使单元的朝向都变成为相同。借助于像这样地使单元的朝向整齐划一，就会使单元阵列的重复图形变得更加简单，就会提高光刻工序的容限。因此如图所示，微细化到使下部n+型扩散层32一直达到器件隔离绝缘膜40也成为可能。借助于此，就可以减小扩散层电容、还可以抑制结反向漏流。
[实施例7]
在迄今为止的实施例中，没有考虑纵向晶体管Q的衬底电位。岛状器件区域14的p型硅层13，已经用底部的硅氧化膜12和器件隔离绝缘膜40与别的区域绝缘隔离开来，如果照原样不变，由于将变成为浮置，将会成为动作不稳定的因素。
图31是使固定衬底电位成为可能的实施例的DRAM单元阵列的平面图，图32是其I-I’剖面图。
该DRAM单元阵列构造，在以图25和图26为基本的构造，作成为把位线接触BLC配置在各个单元的就近位置上的构成。然后，利用各个岛状器件区域14的中央部分，就是说利用通过字线间隔，配置用来进行p型硅层13的电位固定的体接触BDC。接着，把连结各个体接触BDC的体布线(BDL)52配设在通过字线之间。
作为具体的制造工序，在形成位线接触BLC的工序之前，在通过字线之间，在体接触BDC的区域上开接触孔，把接触层51埋入到其内。理想的是如图32所示，在对接触底部进行凹槽刻蚀，形成了p+型扩散层53之后，埋入含有p型杂质的多晶硅等的接触层51。然后，用把该接触层51连接到字线方向上的、掺进了p型杂质的多晶硅或W等的低电阻布线材料，把体布线52埋入到通过字线之间。
采用像这样地埋入形成体布线52，把衬底电位提供给p型硅层13的办法，晶体管就可以稳定地进行动作。在图32中，先对接触孔进行凹槽刻蚀后再埋入接触层51，这对于降低把通过字线夹在其间相邻的2个单元间的反向漏流是有效的。
[实施例8]
图33是以图32的实施例为基本，使之稍微变形的实施例。就是说，用器件隔离绝缘膜40把浅的隔离用绝缘膜54埋入到体接触BDC的接触层51的周围。该构造可以采用在实施例1的制造工序中，在用STI法实施的器件隔离沟的刻蚀工序后，用继续进行用来埋入隔离用绝缘膜54的浅的隔离沟刻蚀，与器件隔离绝缘膜40同时埋入隔离用绝缘膜54的办法得到。或者，也可以单独地分开来形成深的STI和浅的STI。
若作成为这样的体接触构造，则可以固定晶体管的衬底电位，可以有效地抑制起因于在通过字线的下边形成的沟道或耗尽层的体接触BDC部分的结反向漏流。此外，在降低把通过字线夹在其间相邻的单元间的反向漏流方面也比实施例7更为理想。此外，在该构造的情况下，与图32同样，在岛状器件区域14的整个面上形成n+型扩散层32也没有问题。
[实施例9]
图34是可以在单元阵列区域的周边固定晶体管的衬底电位而无须配设体接触布线的一个实施例。它以实施例1的图2的构造为基本。与图2不同之处是这样一点：把借助于STI形成的器件隔离绝缘膜40的深度作成为不足p型硅层13的厚度，因此变成为达不到硅氧化膜12的深度。借助于此，各个岛状器件区域14就变成为在p型硅层13的底部彼此进行连结的状态而不会完全绝缘隔离。
但是在该情况下，若在沟20的全周上形成借助于从埋入条带23向p型硅层13进行的上方扩散形成的n+型扩散层31，则存在着在位线方向上相邻的单元间产生短路，或者即便是不短路，反向漏流也会增大的可能。于是，在埋入条带23的埋入之前，在其部分的沟20内，除去需要形成n+型扩散层31的一边之外，在剩下的3边上形成侧壁绝缘膜61。
具体地说，如图35所示，在埋入了电容器C的储存电极22后，在沟20的上部侧壁上，形成比电容器绝缘膜21还厚的硅氧化膜等的侧壁绝缘膜61。这时的平面图就变成为图36A那样。之后，如图36B所示，在侧壁绝缘膜61内，仅仅选择性地刻蚀除去以后进行源于埋入条带的杂质扩散的一边部分，仅仅剩下3边。之后，用与实施例1同样的工序形成埋入条带23。
倘采用本实施例，则可以在单元阵列周边固定衬底电位而无须形成体接触布线。
本发明不限于上述实施例。就是说在上述本实施例中，虽然说明的是适用于DRAM单元阵列的情况，但是该纵向晶体管的集成化构造及其制造方法，具有沟道长度的控制性非常优良的特征，从这种意义上说，并不限于DRAM单元阵列，即便是应用到其它的半导体存储器或逻辑电路中去也是有效的。
如上所述，倘采用本发明，用SOI衬底，在沟的侧面上形成的纵向晶体管的源极和漏极，就可以借助于向半导体层的下表面进行的杂质扩散和向上表面进行的杂质扩散形成。因此，可以得到沟道长度由半导体层的厚度和上下表面的杂质扩散深度决定、没有特性波动的优良的纵向晶体管。

Claims (20)

1.一种半导体器件，包括：
在半导体衬底上边用绝缘膜隔离开来形成有第1导电类型的半导体层的器件衬底；
具有从上述半导体层的上表面开始一直到达上述绝缘膜的内部的深度，而且，在上述绝缘膜的上部，在把沟径形成为使得具有被扩大了的沟径扩大部分的沟的上述沟径扩大部分上，在与上述半导体层的下表面接连的状态下埋入进来的杂质扩散源；和
具有由源于杂质扩散源的向上述半导体层的下表面的杂质扩散形成的第2导电类型的第1扩散层、由向上述半导体层的上表面进行的杂质扩散形成的第2导电类型的第2扩散层、以及在上述杂质扩散源的上方的上述沟的侧面上中间存在着栅极绝缘膜地形成的栅极电极的晶体管。
2.根据权利要求1所述的半导体器件，其特征在于：
上述沟贯通上述绝缘膜在达到上述半导体衬底的内部的深度上形成，上述半导体器件还包括沟槽电容器，被形成为在上述绝缘膜的下部具有一直被埋入到上述沟的途中的储存电极，并与上述晶体管一起构成DRAM单元。
3.根据权利要求2所述的半导体器件，其特征在于：
在上述储存电极上部的上述沟径扩大部分上，在对于上述半导体层来说仅仅接连到其下表面上的状态下埋入形成作为上述杂质扩散源的埋入条带，该埋入条带用盖状绝缘膜覆盖起来，在该盖状绝缘膜上边埋入上述晶体管的栅极电极。
4.根据权利要求3所述的半导体器件，其特征在于：
上述埋入条带，由被埋入到上述储存电极上边的第1条带，和重叠到该第1带上形成，且在对于上述半导体层仅仅接连到其下表面上的状态下被埋入到上述沟径扩大部分内的第2条带构成。
5.根据权利要求3所述的半导体器件，其特征在于：
上述沟的沟径扩大部分，在遍及上述绝缘膜的厚度的整个范围内形成，上述电容器的储存电极一直被埋入到上述沟径扩大部分的途中，上述埋入条带在对于上述半导体层仅仅接连到其下表面上的状态下被埋入到上述储存电极上边。
6.根据权利要求2所述的半导体器件，其特征在于：
上述半导体层，使得把2个DRAM单元配置在两个端部那样地，被在达到上述绝缘膜的深度上埋入形成的器件隔离绝缘膜划分成多个岛状器件区域，连接到上述晶体管的栅极电极上的字线被连续地配设在一个方向上，连接到上述晶体管的第2扩散层上的位线则与上述字线交叉地进行配设，构成DRAM单元阵列。
7.根据权利要求6所述的半导体器件，其特征在于：
上述位线，在与上述各个岛状器件区域的两个端部的字线相邻的位置上，在每一个DRAM单元内，都形成有用来与上述第2扩散层接触，而且横穿上述岛状器件区域的中央部分地与上述半导体层进行接触，以把固定电位提供给上述半导体层的体布线。
8.根据权利要求2所述的半导体器件，其特征在于：
上述半导体层，使得把2个DRAM单元配置在两个端部那样地，被在达不到上述绝缘膜的深度上埋入形成的器件隔离绝缘膜划分成多个岛状器件区域，连接到上述晶体管的栅极电极上的字线被连续地配设在一个方向上，连接到上述晶体管的第2扩散层上的位线则与上述字线交叉地进行配设，构成DRAM单元阵列。
9.一种半导体器件的制造方法，包括下述工序：
在半导体衬底上边用绝缘膜隔离开来形成有第1导电类型的半导体层的器件衬底上，形成贯通上述半导体层的沟的工序；
对在上述沟内露出来的上述绝缘膜进行选择刻蚀，形成使上述半导体层的下表面露出来的沟径扩大部分的工序；
在仅仅接连到上述半导体层的下表面上的状态下，在上述沟的沟径扩大部分上埋入形成杂质扩散源的工序；
中间存在着栅极绝缘膜地把栅极电极埋入形成在上述沟内的工序；和
在上述半导体层上，借助于来自上表面的杂质扩散和源于上述杂质扩散源的来自下表面的杂质扩散，形成源极和漏极扩散层的工序。
10.一种半导体器件的制造方法，包括下述工序：
在半导体衬底上边用绝缘膜隔离开来形成有第1导电类型的半导体层的器件衬底上，形成贯通上述半导体层和上述绝缘膜达到上述半导体衬底的内部的深度的沟的工序；
在上述沟内中间存在着电容器绝缘膜埋入储存电极来形成电容器的工序；
对在上述储存电极上方的上述沟的侧面露出来的上述绝缘膜进行刻蚀，形成使上述半导体层的下表面露出来的沟径扩大部分的工序；
在上述沟的沟径扩大部分上重叠到上述储存电极上，而且，仅仅接连到上述半导体层的下表面上的状态下，埋入已掺杂的条带的工序；
把盖状绝缘膜埋入到在已埋入了上述条带的上述沟内的工序；
在上述盖状绝缘膜上方的上述沟的侧面上形成了栅极绝缘膜之后，在上述沟内，埋入与上述电容器一起构成DRAM单元的晶体管的栅极电极的工序；和
在上述半导体层上，借助于来自上表面的杂质扩散和源于上述条带来自下表面的杂质扩散，形成上述晶体管的源极和漏极扩散层的工序。
11.根据权利要求10所述的方法，其特征在于：
上述条带埋入为使得其表面位于比上述半导体层的下表面还往下的位置上。
12.根据权利要求10所述的方法，其特征在于还包括：
在形成了上述源极和漏极扩散层之后，向上述半导体层内埋入器件隔离绝缘膜，划分多个岛状器件区域，使得每一个都含有至少一个DRAM单元的工序；
形成字线，使得把在上述第1方向上排列的晶体管的栅极电极共通连接起来的工序；和
形成位线，使得在与上述第1方向进行交叉的第2方向上排列的晶体管的漏极扩散层共通连接起来的工序。
13.根据权利要求12所述的方法，其特征在于：
上述器件隔离绝缘膜在达到上述绝缘膜的深度上形成。
14.一种半导体器件的制造方法，包括下述工序：
在半导体衬底上边用绝缘膜隔离开来形成有第1导电类型的半导体层的器件衬底上，形成贯通上述半导体层和上述绝缘膜达到上述半导体衬底的内部的深度的沟的工序；
在上述沟内中间存在着电容器绝缘膜地埋入储存电极形成电容器的工序；
在上述沟的上述储存电极上边埋入已掺杂的第1条带的工序；
对在上述第1条带上方的上述沟的侧面露出来的上述绝缘膜进行刻蚀，形成使上述半导体层的下表面露出来的沟径扩大部分的工序；
在上述沟的沟径扩大部分上重叠到上述第1条带上，而且，仅仅接连到上述半导体层的下表面上的状态下，埋入已掺杂的第2条带的工序；
把盖状绝缘膜埋入到已埋入了上述第2条带的上述沟内的工序；
在上述盖状绝缘膜上方的上述沟的侧面上形成了栅极绝缘膜之后，在上述沟内，埋入与上述电容器一起构成DRAM单元的栅极电极的工序；和
在上述半导体层上，借助于向上表面上进行的杂质扩散和源于上述第2条带的向下表面进行的杂质扩散，形成上述晶体管源极和漏极扩散层的工序。
15.根据权利要求14所述的方法，其特征在于：
上述第2条带埋入为使得其表面位于比上述半导体层的下表面还往下的位置上。
16.根据权利要求14所述的方法，其特征在于还包括：
在形成了上述源极和漏极扩散层之后，向上述半导体层内埋入器件隔离绝缘膜，划分多个岛状器件区域，使得每一个都含有至少一个DRAM单元的工序；
形成字线，使得把在上述第1方向上排列的晶体管的栅极电极共通连接起来的工序；和
形成位线，使得在与上述第1方向进行交叉的第2方向上排列的晶体管的漏极扩散层共通连接起来的工序。
17.根据权利要求16所述的方法，其特征在于：
上述器件隔离绝缘膜在达到上述绝缘膜的深度上形成。
18.一种半导体器件的制造方法，包括下述工序：
在半导体衬底上边用绝缘膜隔离开来形成有第1导电类型的半导体层的器件衬底上，形成贯通上述半导体层和上述绝缘膜达到上述半导体衬底的内部的深度的沟的工序；
对在上述沟的侧面露出来的上述绝缘膜进行刻蚀，形成使上述半导体层的下表面露出来的沟径扩大部分的工序；
在上述沟内中间存在着电容器绝缘膜地在一直到上述沟径扩大部分的途中的深度上埋入储存电极形成电容器的工序；
在储存电极上的上述沟径扩大部分上重叠上述储存电极，而且，仅仅接连到上述半导体层的下表面上的状态下，埋入掺杂的条带的工序；
把盖状绝缘膜埋入到已埋入了上述条带的上述沟内的工序；
在上述盖状绝缘膜上方的上述沟的侧面上形成了栅极绝缘膜之后，在上述沟内，埋入与上述电容器一起构成DRAM单元的晶体管的栅极电极的工序；和
在上述半导体层上，借助于向上表面上进行的杂质扩散和源于上述条带的向下表面进行的杂质扩散，形成上述晶体管的源极和漏极扩散层的工序。
19.根据权利要求18所述的方法，其特征在于：
上述条带埋入为使得其表面位于比上述半导体层的下表面还往下的位置上。
20.根据权利要求18所述的方法，其特征在于还包括：
在形成了上述源极和漏极扩散层之后，向上述半导体层内埋入器件隔离绝缘膜，划分多个岛状器件区域，使得每一个都含有至少一个DRAM单元的工序；
形成字线，使得把在上述第1方向上排列的晶体管的栅极电极共通连接起来的工序；和
形成位线，使得在与上述第1方向进行交叉的第2方向上排列的晶体管的漏极扩散层共通连接起来的工序。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102709286A (zh) * 2011-03-28 2012-10-03 南亚科技股份有限公司 隔离结构和包含隔离结构的元件结构
CN105720060A (zh) * 2014-12-17 2016-06-29 意法半导体(鲁塞)公司 具有在fdsoi衬底中形成的垂直选择栅极的存储器单元

Families Citing this family (89)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI230392B (en) * 2001-06-18 2005-04-01 Innovative Silicon Sa Semiconductor device
EP1355316B1 (en) * 2002-04-18 2007-02-21 Innovative Silicon SA Data storage device and refreshing method for use with such device
EP1357603A3 (en) * 2002-04-18 2004-01-14 Innovative Silicon SA Semiconductor device
US6635525B1 (en) * 2002-06-03 2003-10-21 International Business Machines Corporation Method of making backside buried strap for SOI DRAM trench capacitor
KR20040009383A (ko) * 2002-07-23 2004-01-31 삼성전자주식회사 스택형 커패시터 및 트랜치형 커패시터를 포함하는 반도체메모리 소자 및 그 제조 방법
AU2004208199A1 (en) * 2003-01-30 2004-08-12 X-Fab Semiconductor Foundries Ag SOI structure comprising substrate contacts on both sides of the box, and method for the production of such a structure
US20040228168A1 (en) * 2003-05-13 2004-11-18 Richard Ferrant Semiconductor memory device and method of operating same
US6912150B2 (en) * 2003-05-13 2005-06-28 Lionel Portman Reference current generator, and method of programming, adjusting and/or operating same
US7085153B2 (en) * 2003-05-13 2006-08-01 Innovative Silicon S.A. Semiconductor memory cell, array, architecture and device, and method of operating same
US6787838B1 (en) 2003-06-18 2004-09-07 International Business Machines Corporation Trench capacitor DRAM cell using buried oxide as array top oxide
US7335934B2 (en) 2003-07-22 2008-02-26 Innovative Silicon S.A. Integrated circuit device, and method of fabricating same
US20050088895A1 (en) * 2003-07-25 2005-04-28 Infineon Technologies Ag DRAM cell array having vertical memory cells and methods for fabricating a DRAM cell array and a DRAM
DE102004026000A1 (de) * 2003-07-25 2005-02-24 Infineon Technologies Ag DRAM-Zellenfeld und Halbleiterspeichereinrichtung mit vertikalen Speicherzellen und Verfahren zur Herstellung eines DRAM-Zellenfeldes und eines DRAMs
US7184298B2 (en) * 2003-09-24 2007-02-27 Innovative Silicon S.A. Low power programming technique for a floating body memory transistor, memory cell, and memory array
DE10351605B3 (de) * 2003-11-05 2005-05-04 Infineon Technologies Ag Integrierter Halbleiterspeicher
US7291541B1 (en) 2004-03-18 2007-11-06 National Semiconductor Corporation System and method for providing improved trench isolation of semiconductor devices
US7009237B2 (en) 2004-05-06 2006-03-07 International Business Machines Corporation Out of the box vertical transistor for eDRAM on SOI
JP2006054430A (ja) * 2004-07-12 2006-02-23 Renesas Technology Corp 半導体装置
US7476939B2 (en) * 2004-11-04 2009-01-13 Innovative Silicon Isi Sa Memory cell having an electrically floating body transistor and programming technique therefor
US7251164B2 (en) * 2004-11-10 2007-07-31 Innovative Silicon S.A. Circuitry for and method of improving statistical distribution of integrated circuits
WO2006065698A2 (en) * 2004-12-13 2006-06-22 William Kenneth Waller Sense amplifier circuitry and architecture to write data into and/or read data from memory cells
US7301803B2 (en) * 2004-12-22 2007-11-27 Innovative Silicon S.A. Bipolar reading technique for a memory cell having an electrically floating body transistor
JP2006229140A (ja) * 2005-02-21 2006-08-31 Toshiba Corp 半導体装置
US7499307B2 (en) * 2005-06-24 2009-03-03 Mosys, Inc. Scalable embedded DRAM array
US20070023833A1 (en) * 2005-07-28 2007-02-01 Serguei Okhonin Method for reading a memory cell having an electrically floating body transistor, and memory cell and array implementing same
US7366046B2 (en) * 2005-08-16 2008-04-29 Novelics, Llc DRAM density enhancements
US7606066B2 (en) 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US7355916B2 (en) * 2005-09-19 2008-04-08 Innovative Silicon S.A. Method and circuitry to generate a reference current for reading a memory cell, and device implementing same
US20070085140A1 (en) * 2005-10-19 2007-04-19 Cedric Bassin One transistor memory cell having strained electrically floating body region, and method of operating same
US7683430B2 (en) 2005-12-19 2010-03-23 Innovative Silicon Isi Sa Electrically floating body memory cell and array, and method of operating or controlling same
KR100695498B1 (ko) * 2005-12-28 2007-03-16 주식회사 하이닉스반도체 수직형 채널을 갖는 반도체소자 및 그의 제조 방법
US7542345B2 (en) * 2006-02-16 2009-06-02 Innovative Silicon Isi Sa Multi-bit memory cell having electrically floating body transistor, and method of programming and reading same
US7439135B2 (en) * 2006-04-04 2008-10-21 International Business Machines Corporation Self-aligned body contact for a semiconductor-on-insulator trench device and method of fabricating same
US7492632B2 (en) 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
WO2007128738A1 (en) 2006-05-02 2007-11-15 Innovative Silicon Sa Semiconductor memory cell and array using punch-through to program and read same
TWI300975B (en) * 2006-06-08 2008-09-11 Nanya Technology Corp Method for fabricating recessed-gate mos transistor device
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7542340B2 (en) * 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
KR101277402B1 (ko) 2007-01-26 2013-06-20 마이크론 테크놀로지, 인코포레이티드 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 ｄｒａｍ 트랜지스터
US8518774B2 (en) 2007-03-29 2013-08-27 Micron Technology, Inc. Manufacturing process for zero-capacitor random access memory circuits
US8064274B2 (en) 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8085594B2 (en) 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
WO2009039169A1 (en) 2007-09-17 2009-03-26 Innovative Silicon S.A. Refreshing data of memory cells with electrically floating body transistors
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
US8349662B2 (en) 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
US7888723B2 (en) * 2008-01-18 2011-02-15 International Business Machines Corporation Deep trench capacitor in a SOI substrate having a laterally protruding buried strap
US8773933B2 (en) 2012-03-16 2014-07-08 Micron Technology, Inc. Techniques for accessing memory cells
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US8189376B2 (en) 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US7947543B2 (en) 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US7933140B2 (en) 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7924630B2 (en) 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
US8223574B2 (en) 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
US8213226B2 (en) 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
US8319294B2 (en) 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
US8710566B2 (en) 2009-03-04 2014-04-29 Micron Technology, Inc. Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
KR20120006516A (ko) 2009-03-31 2012-01-18 마이크론 테크놀로지, 인크. 반도체 메모리 디바이스를 제공하기 위한 기술들
KR101561061B1 (ko) * 2009-04-10 2015-10-16 삼성전자주식회사 돌출형 소자 분리막을 가지는 반도체 소자
US8139418B2 (en) 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8508994B2 (en) 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8498157B2 (en) 2009-05-22 2013-07-30 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
JP2010278233A (ja) 2009-05-28 2010-12-09 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8537610B2 (en) 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9076543B2 (en) 2009-07-27 2015-07-07 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8199595B2 (en) 2009-09-04 2012-06-12 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8174881B2 (en) 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
US8310893B2 (en) 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
US8416636B2 (en) 2010-02-12 2013-04-09 Micron Technology, Inc. Techniques for controlling a semiconductor memory device
US8411513B2 (en) 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US8576631B2 (en) 2010-03-04 2013-11-05 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8369177B2 (en) 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
KR20130007609A (ko) 2010-03-15 2013-01-18 마이크론 테크놀로지, 인크. 반도체 메모리 장치를 제공하기 위한 기술들
US8063404B2 (en) * 2010-03-31 2011-11-22 Nanya Technology Corp. Semiconductor memory device
KR101129919B1 (ko) * 2010-04-15 2012-03-23 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
US8283713B2 (en) * 2010-06-02 2012-10-09 Lsi Corporation Logic-based eDRAM using local interconnects to reduce impact of extension contact parasitics
BR112013027105B1 (pt) * 2011-04-19 2021-01-12 Nissan Motor Co., Ltd. dispositivo semicondutor
US8531878B2 (en) 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
US9401363B2 (en) * 2011-08-23 2016-07-26 Micron Technology, Inc. Vertical transistor devices, memory arrays, and methods of forming vertical transistor devices
KR101916221B1 (ko) * 2012-09-14 2018-11-08 삼성전자 주식회사 반도체 소자 및 그 제조 방법
US11069688B2 (en) 2018-05-22 2021-07-20 International Business Machines Corporation Vertical transistor with eDRAM
US10541242B2 (en) * 2018-05-22 2020-01-21 International Business Machines Corporation Vertical transistor with eDRAM
CN111785718B (zh) * 2019-04-03 2023-03-17 华邦电子股份有限公司 动态随机存取存储器及其制造方法
US11756988B2 (en) * 2020-08-20 2023-09-12 Nanya Technology Corporation Semiconductor structure and method for fabricating the same
US11818877B2 (en) 2020-11-02 2023-11-14 Applied Materials, Inc. Three-dimensional dynamic random access memory (DRAM) and methods of forming the same
KR20220099142A (ko) * 2021-01-04 2022-07-13 삼성전자주식회사 반도체 메모리 장치
CN113314535B (zh) * 2021-05-19 2023-12-29 福建省晋华集成电路有限公司 半导体器件及其形成方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60152058A (ja) * 1984-01-20 1985-08-10 Toshiba Corp 半導体記憶装置
US5208657A (en) * 1984-08-31 1993-05-04 Texas Instruments Incorporated DRAM Cell with trench capacitor and vertical channel in substrate
US4713678A (en) * 1984-12-07 1987-12-15 Texas Instruments Incorporated dRAM cell and method
US4833516A (en) * 1987-08-03 1989-05-23 International Business Machines Corporation High density memory cell structure having a vertical trench transistor self-aligned with a vertical trench capacitor and fabrication methods therefor
JPH01147860A (ja) * 1987-12-03 1989-06-09 Fujitsu Ltd 半導体記憶装置とその製造方法
JPH01158768A (ja) * 1987-12-15 1989-06-21 Fujitsu Ltd 半導体記憶装置とその製造方法
US5316962A (en) * 1989-08-15 1994-05-31 Matsushita Electric Industrial Co., Ltd. Method of producing a semiconductor device having trench capacitors and vertical switching transistors
JPH04328860A (ja) * 1991-04-30 1992-11-17 Hitachi Ltd 半導体集積回路装置及びその製造方法
US5055898A (en) * 1991-04-30 1991-10-08 International Business Machines Corporation DRAM memory cell having a horizontal SOI transfer device disposed over a buried storage node and fabrication methods therefor
US5508541A (en) * 1992-09-22 1996-04-16 Kabushiki Kaisha Toshiba Random access memory device with trench-type one-transistor memory cell structure
JP3311070B2 (ja) * 1993-03-15 2002-08-05 株式会社東芝 半導体装置
US5422294A (en) * 1993-05-03 1995-06-06 Noble, Jr.; Wendell P. Method of making a trench capacitor field shield with sidewall contact
KR0123751B1 (ko) * 1993-10-07 1997-11-25 김광호 반도체장치 및 그 제조방법
US5905279A (en) * 1996-04-09 1999-05-18 Kabushiki Kaisha Toshiba Low resistant trench fill for a semiconductor device
US5929476A (en) * 1996-06-21 1999-07-27 Prall; Kirk Semiconductor-on-insulator transistor and memory circuitry employing semiconductor-on-insulator transistors
US5998822A (en) * 1996-11-28 1999-12-07 Nippon Steel Semiconductor Corp. Semiconductor integrated circuit and a method of manufacturing the same
US5918122A (en) * 1997-02-11 1999-06-29 Micron Technology, Inc. Methods of forming integrated circuitry, DRAM cells and capacitors
US5945704A (en) * 1998-04-06 1999-08-31 Siemens Aktiengesellschaft Trench capacitor with epi buried layer
US6426252B1 (en) * 1999-10-25 2002-07-30 International Business Machines Corporation Silicon-on-insulator vertical array DRAM cell with self-aligned buried strap
US6294423B1 (en) * 2000-11-21 2001-09-25 Infineon Technologies North America Corp. Method for forming and filling isolation trenches

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102709286A (zh) * 2011-03-28 2012-10-03 南亚科技股份有限公司 隔离结构和包含隔离结构的元件结构
CN102709286B (zh) * 2011-03-28 2016-01-13 南亚科技股份有限公司 隔离结构和包含隔离结构的元件结构
CN105720060A (zh) * 2014-12-17 2016-06-29 意法半导体(鲁塞)公司 具有在fdsoi衬底中形成的垂直选择栅极的存储器单元
CN105720060B (zh) * 2014-12-17 2019-05-03 意法半导体(鲁塞)公司 具有在fdsoi衬底中形成的垂直选择栅极的存储器单元

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Publication number Publication date
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