CN102709286A - 隔离结构和包含隔离结构的元件结构 - Google Patents

隔离结构和包含隔离结构的元件结构 Download PDF

Info

Publication number
CN102709286A
CN102709286A CN2011102852695A CN201110285269A CN102709286A CN 102709286 A CN102709286 A CN 102709286A CN 2011102852695 A CN2011102852695 A CN 2011102852695A CN 201110285269 A CN201110285269 A CN 201110285269A CN 102709286 A CN102709286 A CN 102709286A
Authority
CN
China
Prior art keywords
substrate
semiconductor layer
isolation structure
doping semiconductor
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011102852695A
Other languages
English (en)
Other versions
CN102709286B (zh
Inventor
李仲仁
任兴华
江昱德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN102709286A publication Critical patent/CN102709286A/zh
Application granted granted Critical
Publication of CN102709286B publication Critical patent/CN102709286B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate

Abstract

一种隔离结构和包含隔离结构的元件结构，包括配置在半导体基底的沟渠中且导电型和基底相同的掺杂半导体层、介于掺杂半导体层和半导体基底之间的栅介电层，以及半导体基底中以从掺杂半导体层穿过栅介电层而来的掺质扩散而形成的扩散区。一种元件结构，包括上述隔离结构，以及在隔离结构旁的基底中的垂直晶体管。此垂直晶体管包含位于扩散区旁的第一源/漏极区，以及位于第一源/漏极区上方的第二源/漏极区。第一源/漏极区和第二源/漏极区的导电型和掺杂半导体层不同。

Description

隔离结构和包含隔离结构的元件结构
技术领域
本发明涉及一种隔离结构及包含其的元件结构，此元件结构可为用于易失或非易失存储装置的存储器结构。
背景技术
典型的存储器阵列，例如动态随机存取存储器或闪速存储器阵列，包含字元线和与字元线交错的位元线，且可应用垂直金氧半晶体管而得4F2存储单元。对下个世代的4F2存储单元而言，至少因为简化的中间线(middle of line，MOL)制程，埋入式位元线的设计是重要的。
图1是现有技术中埋入式位元线和对应的垂直晶体管的结构的垂直剖面图(a)和横剖面图(b)，其中剖面线A-A’/B-B’对应于图1的(a)/(b)部分。
埋入式位元线102包含半导体基底100中的沟渠108中的金属层104和其上的掺杂多晶硅层106。金属层104以介电层110和半导体基底100相隔。多晶硅层106两侧中的半导体基底100中形成扩散区112作为源/漏极区。沟渠108形成于各自仅含一个绝缘体的两个传统隔离结构114之间，且以绝缘材料116填满。字元线118配置在埋入式位元线102上方，且以栅介电层120与垂直晶体管的通道区100a相隔。垂直晶体管的另一源/漏极区122配置在通道区100a上方。在DRAM的例子中，源/漏极区122与电容器(未示出)耦接。
由于扩散区112靠近隔离结构114，其空乏区140延伸到隔离结构114的边界，使通道区100a变成浮置体而无法消除在操作中产生的电洞。此浮置体效应导致不必要的漏电流，而大幅降低动态随机存取存储单元的电荷保留性能。
发明内容
有鉴于此，本发明提供一种隔离结构，其具有隔离效果，且在用来隔离垂直晶体管时可防止浮置体效应。
本发明亦提供一种含本发明的隔离结构的元件结构。
本发明的隔离结构包括：配置于半导体基底中的沟渠中且导电类型和基底相同的掺杂半导体层、介于掺杂半导体层和基底之间的栅介电层，以及以从掺杂半导体层穿过栅介电层而来的掺质扩散而形成在基底中的扩散区。
在一个实施例中，上述隔离结构还包括在沟渠中掺杂半导体层下的金属层，且栅介电层亦介于此金属层和基底之间。掺杂半导体层和基底的导电类型可以是p型或n型。
本发明的元件结构包含上述本发明的隔离结构，以及隔离结构旁基底中的垂直晶体管。此垂直晶体管包括位于隔离结构中的扩散区旁的第一源/漏极区，以及第一源/漏极区上方的第二源/漏极区。第一源/漏极区和第二源/漏极区的导电型和隔离结构中的掺杂半导体层不同。
换言之，一种元件结构，包括：一半导体基底、一隔离结构以及第一垂直晶体管；半导体基底具有第一导电型；隔离结构包括：具有该第一导电型且位于该基底的第一沟渠中的第一掺杂半导体层、介于该第一掺杂半导体层及该基底之间的一栅介电层，以及位于该基底中，以从该第一掺杂半导体层穿过该栅介电层而来的掺质扩散而形成的一扩散区；第一垂直晶体管，位于该隔离结构的第一侧的该基底中，且包括该扩散区旁的第一源/漏极区及位于该第一源/漏极区上方的第二源/漏极区，该第一源/漏极区及该第二源/漏极区都具有第二导电型。
在一个实施例中，第一源/漏极区与基底中另一沟渠的埋入式位元线接触。埋入式位元线可包含另一金属层及其上具有源/漏极区的导电类型的另一掺杂半导体层，第一源/漏极区可由该另一掺杂半导体层的掺质扩散而形成。
由于本发明在第二导电型的第一源/漏极区旁设置具有第一导电型且掺质浓度高于基底的扩散区，而较高的掺质浓度导致较窄的空乏区，故可提供介于第一源/漏极区和隔离沟渠之间的第一导电型的通道。因此，举例来说，当晶体管是n型且第一导电型是p型时，即可消除在元件操作中产生的电洞以预防浮置体效应。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是现有技术中埋入式位元线与对应的垂直晶体管的结构的垂直剖面图(a)和横剖面图(b)，其中剖面线A-A’/B-B’对应于图1的(a)/(b)部分。
图2是本发明一实施例的隔离结构和包含此隔离结构的元件结构的垂直剖面图。
附图标记：
100、200：半导体基底
100a、200a、200b、200c、200d：通道区
102、220：位元线
104、208、222：金属层
106：多晶硅层
108、204、226：沟渠
110、228：介电层
112、212、230：扩散区
114、202：隔离结构
116、214：绝缘材料
118、232：字元线
120、210：栅介电层
122：源/漏极区
140、240：空乏区
206、224：掺杂半导体层
234：第二源/漏极区
具体实施方式
接着以实施例及附图进一步说明本发明，但本发明的范畴不限于此。举例而言，虽然实施例的元件结构是DRAM结构，然而其可改变为其他类型的存储器结构，例如是闪速存储器，或需要隔离结构的非存储器结构。
图2是本发明一实施例的隔离结构和包含此隔离结构的元件结构的垂直剖面图。
请参照图2，隔离结构202配置在具有沟渠204的半导体基底200中，包含掺杂半导体层206及其下沟渠204中的金属层208、沟渠204中的栅介电层210，以及在基底200中的扩散区212。金属层208和其上的掺杂半导体层206以栅介电层210与基底200分隔。掺杂半导体层206的导电型和基底200相同。扩散区212是以从掺杂半导体层206穿过栅介电层210而来的掺质扩散而形成，因此其导电型和掺杂半导体层206及基底200相同。沟渠204通常填满绝缘材料214，例如是以化学气相沉积法形成的二氧化硅(CVD SiO2)。
半导体基底200可以是单晶硅基底。金属层208可包含氮化钛(TiN)或氮化钽(TaN)。栅介电层210的材质可包含SiO2。当欲隔离的晶体管是n型，基底200及在隔离结构202中的掺杂半导体层206的导电型是p型，其中p型掺质可以是硼。当欲隔离的晶体管是p型，基底200及在隔离结构202中的掺杂半导体层206的导电型是n型。
请再参照图2，本实施例的元件结构可以是存储器元件，例如DRAM元件，其包含多个上述隔离结构202及多个垂直晶体管，其中一对垂直晶体管以一个隔离结构202隔开，如下文所述。
与垂直晶体管耦接的埋入式位元线220包含在基底200中沟渠226中的金属层222及其上的掺杂半导体层224。金属层222和半导体基底200之间隔有介电层228，其材质可以和栅介电层210相同。扩散区230藉由掺杂半导体层224的掺质扩散而形成在掺杂半导体层224旁的半导体基底200中。掺杂半导体层224的材质可包含掺杂多晶硅，其导电型不同于半导体基底200、掺杂半导体层206和在隔离结构202中的扩散区212。字元线232跨越埋入式位元线220的上方而配置，其上视图可类似图1所示的字元线118。
在图2中，垂直晶体管包含作为第一源/漏极区的部分扩散区230、该部分扩散区230上方的通道区200a(或200b、200c或200d，以下记为200a/b/c/d)、通道区200a/b/c/d上的第二源/漏极区234、在通道区200a/b/c/d两侧的部分字元线232，以及介于该部分字元线232和通道区200a/b/c/d之间的栅介电层(未示出)。字元线232、栅介电层和通道区200a/b/c/d的配置方式可以如图1所示，其中字元线118和通道区100a以栅介电层120隔开。
当上述元件结构是DRAM结构时，各个作为存储单元的通过晶体管的垂直晶体管以第二源极/漏极区234与电容器耦接。此电容器可以是冠状电容器，其结构为于本发明所属技术领域的普通技术人员所熟知，故此处不再赘述。
在以上实施例中，两条埋入式位元线220配置在基底200中的一个沟渠226中。然而在其他实施例中，形成较窄沟渠而在各个沟渠中仅配置一条埋入式位元线亦可行。
在一实施例中，隔离结构202的沟渠204的宽度W1是(1/2)F，通道区200a/b/c/d或第二源/漏极区234的宽度W2是1F，且形成两条埋入式位元线220的沟渠226的宽度W3是(3/2)F，如此各个存储单元占有的面积为4F2{＝[(1/2)F/2+1F+(3/2)F/2]×2F}。一个存储单元在垂直纸面方向上的尺寸为“2F”的原因请参照图1(b)。
在本实施例的存储单元中，掺质浓度高于p-或n-掺杂基底200的p或n掺杂扩散区212配置在n+或p+掺杂的第一源/漏极区(即部分的扩散区230)的旁边。因为较高的掺质浓度导致较窄的空乏区240，故可于第一源/漏极区(即部分的扩散区230)和隔离沟渠204之间提供p或n掺杂的通道。因此，举例来说，当晶体管导电型是n型且扩散区212导电型是p型时，即可清除元件操作中产生的电洞以防止浮置体效应，如图2所示(请见通道区200d)。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域的普通技术人员，当可作些许更动与润饰，而不脱离本发明的精神和范围。

Claims (16)

1.一种隔离结构，包括：
一掺杂半导体层，位于一半导体基底的一沟渠中，且具有与该基底相同的导电型；
一栅介电层，位于该掺杂半导体层和该基底之间；以及
一扩散区，位于该基底中，是以从该掺杂半导体层穿过该栅介电层而来的掺质扩散而形成。
2.根据权利要求1所述的隔离结构，其中还包括
一金属层，位于该沟渠中及该掺杂半导体层下，其中该栅介电层亦介于该金属层及该基底之间。
3.根据权利要求2所述的隔离结构，其中该金属层的材质包括氮化钛(TiN)或氮化钽(TaN)。
4.根据权利要求1所述的隔离结构，其中该掺杂半导体层及该基底的该导电型是p型。
5.根据权利要求1所述的隔离结构，其中该掺杂半导体层及该基底的该导电型是n型。
6.根据权利要求1所述的隔离结构，其中该掺杂半导体层的材质包括掺杂多晶硅。
7.一种元件结构，包括：
一半导体基底，具有第一导电型；
一隔离结构，包括：具有该第一导电型且位于该基底的第一沟渠中的第一掺杂半导体层、介于该第一掺杂半导体层及该基底之间的一栅介电层，以及位于该基底中，以从该第一掺杂半导体层穿过该栅介电层而来的掺质扩散而形成的一扩散区；
第一垂直晶体管，位于该隔离结构的第一侧的该基底中，且包括该扩散区旁的第一源/漏极区及位于该第一源/漏极区上方的第二源/漏极区，该第一源/漏极区及该第二源/漏极区都具有第二导电型。
8.根据权利要求7所述的元件结构，其中该隔离结构还包括位于该第一沟渠中及该第一掺杂半导体层下的一金属层，且该栅介电层亦介于该金属层及该基底之间。
9.根据权利要求7所述的元件结构，其中该第一导电型是p型且该第二导电型是n型。
10.根据权利要求7所述的元件结构，其中该第一导电型是n型且该第二导电型是p型。
11.根据权利要求7所述的元件结构，其是一动态随机存取存储器结构，且还包括耦接到该第二源/漏极区的一电容器。
12.根据权利要求11所述的元件结构，其中该第一源/漏极区与一埋入式位元线接触，且该埋入式位元线位于该基底中的第二沟渠中。
13.根据权利要求12所述的元件结构，其中该埋入式位元线包括：一金属层，以及该金属层上具有该第二导电型的第二掺杂半导体层，且该第二掺杂半导体层与该第一源/漏极区接触。
14.根据权利要求13所述的元件结构，其中该第一源/漏极区是以从该第二掺杂半导体层而来的掺质扩散而形成。
15.根据权利要求12所述的元件结构，其中有二埋入式位元线平行配置在该第二沟渠中。
16.根据权利要求7所述的元件结构，还包括位于该隔离结构的第二侧，即该隔离结构的该第一侧的相反侧的第二垂直晶体管。
CN201110285269.5A 2011-03-28 2011-09-23 隔离结构和包含隔离结构的元件结构 Active CN102709286B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/072,780 2011-03-28
US13/072,780 US8299562B2 (en) 2011-03-28 2011-03-28 Isolation structure and device structure including the same

Publications (2)

Publication Number Publication Date
CN102709286A true CN102709286A (zh) 2012-10-03
CN102709286B CN102709286B (zh) 2016-01-13

Family

ID=46901940

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110285269.5A Active CN102709286B (zh) 2011-03-28 2011-09-23 隔离结构和包含隔离结构的元件结构

Country Status (3)

Country Link
US (1) US8299562B2 (zh)
CN (1) CN102709286B (zh)
TW (1) TWI447899B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113299652A (zh) * 2020-02-24 2021-08-24 南亚科技股份有限公司 存储器结构及其制造方法

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
WO2013022753A2 (en) 2011-08-05 2013-02-14 Suvolta, Inc. Semiconductor devices having fin structures and fabrication methods thereof
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US9401363B2 (en) * 2011-08-23 2016-07-26 Micron Technology, Inc. Vertical transistor devices, memory arrays, and methods of forming vertical transistor devices
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
CN104854698A (zh) 2012-10-31 2015-08-19 三重富士通半导体有限责任公司 具有低变化晶体管外围电路的dram型器件以及相关方法
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US9691773B2 (en) * 2013-11-01 2017-06-27 Nanya Technology Corp. Silicon buried digit line access device and method of forming the same
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment
KR102427133B1 (ko) 2015-08-31 2022-08-01 삼성전자주식회사 반도체 장치 및 이의 제조 방법
TWI685091B (zh) * 2019-04-18 2020-02-11 旺宏電子股份有限公司 半導體結構及其製造方法
US10811427B1 (en) 2019-04-18 2020-10-20 Macronix International Co., Ltd. Semiconductor structure and manufacturing method thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1040462A (zh) * 1988-08-10 1990-03-14 国际商用机器公司 Cmos晶体管和单电容动态随机存取存储单元及其制造方法
US6359299B1 (en) * 1998-07-31 2002-03-19 Infineon Technologies Ag Apparatus and method for forming controlled deep trench top isolation layers
CN1357924A (zh) * 2000-12-06 2002-07-10 株式会社东芝 半导体器件及其制造方法
CN1549325A (zh) * 2003-05-23 2004-11-24 上海宏力半导体制造有限公司 可避免产生扭曲效应的浅沟道隔离组件的制造方法
CN1819234A (zh) * 2004-12-28 2006-08-16 东部亚南半导体株式会社 Cmos图像传感器及其制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8653584B2 (en) * 2010-03-19 2014-02-18 Nanya Technology Corp. Dual vertical channel transistor and fabrication method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1040462A (zh) * 1988-08-10 1990-03-14 国际商用机器公司 Cmos晶体管和单电容动态随机存取存储单元及其制造方法
US6359299B1 (en) * 1998-07-31 2002-03-19 Infineon Technologies Ag Apparatus and method for forming controlled deep trench top isolation layers
CN1357924A (zh) * 2000-12-06 2002-07-10 株式会社东芝 半导体器件及其制造方法
CN1549325A (zh) * 2003-05-23 2004-11-24 上海宏力半导体制造有限公司 可避免产生扭曲效应的浅沟道隔离组件的制造方法
CN1819234A (zh) * 2004-12-28 2006-08-16 东部亚南半导体株式会社 Cmos图像传感器及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113299652A (zh) * 2020-02-24 2021-08-24 南亚科技股份有限公司 存储器结构及其制造方法
CN113299652B (zh) * 2020-02-24 2022-12-27 南亚科技股份有限公司 存储器结构及其制造方法

Also Published As

Publication number Publication date
TW201240069A (en) 2012-10-01
US20120248518A1 (en) 2012-10-04
CN102709286B (zh) 2016-01-13
US8299562B2 (en) 2012-10-30
TWI447899B (zh) 2014-08-01

Similar Documents

Publication Publication Date Title
CN102709286B (zh) 隔离结构和包含隔离结构的元件结构
KR102378471B1 (ko) 반도체 메모리 소자 및 그 제조 방법
US20200321347A1 (en) Integrated Assemblies and Methods of Forming Integrated Assemblies
US7387931B2 (en) Semiconductor memory device with vertical channel transistor and method of fabricating the same
US7368344B2 (en) Methods of reducing floating body effect
US6440793B1 (en) Vertical MOSFET
US8772862B2 (en) Semiconductor device and method for fabricating the same
KR101168336B1 (ko) 수직형 트랜지스터와 매몰된 비트라인을 갖는 반도체 메모리소자 및 그 제조방법
US8299517B2 (en) Semiconductor device employing transistor having recessed channel region and method of fabricating the same
US20150325663A1 (en) Semi-floating-gate device and its manufacturing method
US20100052029A1 (en) Transistor structure and dynamic random access memory structure including the same
JP2008536336A5 (zh)
US20070235833A1 (en) Semiconductor device structures with self-aligned doped regions and methods for forming such semiconductor device structures
US9230966B2 (en) Capacitor and method of manufacturing the same
US20080266927A1 (en) Semiconductor integrated circuit device and method of fabricating the semiconductor integrated circuit device
US20100181614A1 (en) Semiconductor device and method of manufacturing the same
US6414347B1 (en) Vertical MOSFET
GB2605327A (en) Resistive random access memory cells integrated with shared-gate vertical field effect transistors
KR20090081615A (ko) 이중 일함수를 갖는 매립 게이트 반도체 장치
US20060246656A1 (en) Manufacturing method for a trench capacitor having an isolation collar electrically connected with a substrate on a single side via a buried contact for use in a semiconductor memory cell
KR20110083540A (ko) 매립 절연층을 통하여 반도체 영역들 사이에 콘택을 가지는 소자 및 소자의 제조 방법
US8878253B2 (en) Semiconductor devices
US6902982B2 (en) Trench capacitor and process for preventing parasitic leakage
US9231066B2 (en) Semiconductor device having vertical channel
KR20080076074A (ko) 비휘발성 메모리 소자 및 그 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant