KR20090081615A - 이중 일함수를 갖는 매립 게이트 반도체 장치 - Google Patents

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KR20090081615A
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우동수
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Abstract

게이트 유도 드레인 누설(GIDL)이 개선된, 이중 일함수를 갖는 매립 게이트 반도체 장치를 개시한다. 상기 반도체장치는 반도체 기판: 상기 반도체 기판내에 형성된 트렌치; 서로 이격되어 배열되고, 상기 트렌치의 일부분들과 접하도록 상기 기판내에 형성된 불순물 영역들; 상기 트렌치의 내측면에 형성된 게이트 절연막; 및 상기 트렌치내에 완전히 매립되어 형성되는 게이트 전극을 포함한다. 상기 게이트 전극은 상기 트렌치의 일부분내에 형성된 제1게이트; 및 상기 제1게이트상에 형성되어 적어도 상기 불순물 영역과 상기 기판간의 계면과 오버랩되는 제2게이트를 포함한다. 상기 제1게이트와 상기 제2게이트는 서로 다른 일함수를 갖되, 상기 제2게이트는 상기 제1게이트보다 작은 일함수를 가질 수 있다.

Description

이중 일함수를 갖는 매립 게이트 반도체 장치{Semiconductor device having buried gate of dual work function}
본 발명은 반도체 장치에 관한 것으로서, 보다 구체적으로는 GIDL(gate induced drain leakage)가 개선된, 이중 일함수를 갖는 매립 게이트 트랜지스터에 관한 것이다.
반도체 장치가 고집적화 됨에 따라 디자인 룰이 계속 축소되어, 트랜지스터의 단채널 효과 및 누설전류가 증가하게 된다. 이러한 문제점을 해결하기 위해 트렌치내에 게이트가 형성된 리세스 게이트 트랜지스터가 제안되었다. 리세트 게이트 트랜지스터는 통상적인 플래너 게이트 트랜지스터에 비하여 유효 채널 길이가 증가하여 단채널 효과를 개선하고 누설전류를 감소시킬 수 있었다. 그러나 상기 리세트 게이트 트랜지스터는 워드라인과 비트라인이 오버랩되고, 워드라인 스페이서에 의해 상기 워드라인과 상기 비트라인이 분리되는 구조를 가지므로, 상기 워드라인과 상기 비트라인간의 오버랩에 의한 로딩 캐패시턴스가 존재하고, 상기 워드라인과 상기 비트라인사이의 상기 스페이서에 의해 셀 사이즈를 감소시키는 데 한계가 있다.
상기 워드라인과 상기 비트라인간의 오버랩에 의한 로딩 캐패시턴스 및 스페이서에 의한 셀 사이즈의 축소 한계 문제를 해결하기 위하여 매립 게이트 트랜지스터가 대두되었다. 상기 매립 게이트 트랜지스터는 액티브 영역의 트렌치내에 게이트가 완전히 매립된 구조를 가지므로, 비트라인과 워드라인이 오버랩되지 않으며, 또한 상기 워드라인과 상기 비트라인사이를 절연시켜 주기 위한 워드라인 스페이서가 형성되지 않는 구조를 갖게 된다. 그러므로, 상기 매립 게이트 트랜지스터는 상기 워드라인과 비트라인간의 오버랩에 의한 비트라인 로딩 캐패시턴스를 해결하고, 셀 사이즈를 감소시킬 수 있다.
상기 매립 게이트 트랜지스터는 워드라인의 저항을 감소시키기 위하여 저저항의 큰 일함수를 갖는 메탈 게이트를 사용할 필요가 있다. 그러나, 상기 메탈 게이트는 워드라인 저항은 감소시킬 수 있으나, 큰 일함수로 인하여 상기 메탈 게이트와 스토리지 노드용 불순물 영역이 오버랩된 부분에서 게이트 유도 드레인 누설(GIDL)이 심하게 발생되어 데이터 리텐션 시간(data retention time)이 심각하게 저하된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 불순물 영역과 오버랩되는 부분에 일함수가 낮은 게이트를 형성하여 GIDL 을 개선시킨, 이중 일함수를 갖는 매립 게이트반도체 장치를 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 견지에 따 르면 이중 일함수를 갖는 매립형 반도체 장치를 제공한다. 상기 반도체장치는 반도체 기판: 상기 반도체 기판내에 형성된 트렌치; 서로 이격되어 배열되고, 상기 트렌치의 일부분들과 접하도록 상기 기판내에 형성된 불순물 영역들; 상기 트렌치의 내측면에 형성된 게이트 절연막; 및 상기 트렌치내에 완전히 매립되어 형성되는 게이트 전극을 포함한다. 상기 게이트 전극은 상기 트렌치의 일부분내에 형성된 제1게이트; 및 상기 제1게이트상에 형성되어 적어도 상기 불순물 영역과 상기 기판간의 계면과 오버랩되는 제2게이트를 포함한다.
상기 제1게이트와 상기 제2게이트는 서로 다른 일함수를 갖되, 상기 제2게이트는 상기 제1게이트보다 작은 일함수를 가질 수 있다. 상기 제1게이트는 메탈을 포함하고, 상기 제2게이트는 n형 불순물이 도핑된 폴리실리콘막을 포함할 수 있다. 상기 제1게이트 및 상기 제2게이트에는 동일한 게이트 전압이 인가될 수 있다.
상기 불순물 영역들은 상기 트렌치의 상기 일부분들과 접하는 저농도 불순물 영역들; 및 상기 저농도 불순물 영역들을 둘러싸는 고농도 불순물 영역들을 포함할 수 있다. 상기 제2게이트는 적어도 상기 저농도 불순물 영역들과 상기 기판간의 계면과 오버랩될 수 있다. 상기 제2게이트의 상면이 상기 저농도 불순물 영역들과 상기 기판간의 상기 계면보다는 상부에 위치하고, 상기 기판의 상면보다는 하부에 위치할 수 있다. 상기 제1게이트의 상면중 적어도 상기 게이트 절연막에 접하는 부분은 상기 저농도 불순물 영역들과 상기 기판간의 상기 계면보다는 하부에 위치할 수 있다.
또한, 본 발명은 이중 일함수를 갖는 매립 게이트 반도체 장치를 제공한다. 상기 반도체 장치는 반도체 기판: 상기 반도체 기판내에 형성된 트렌치; 서로 이격되어 배열되고, 상기 트렌치의 일부분들과 접하도록 상기 기판내에 형성된 불순물 영역들; 상기 트렌치의 내측면에 형성된 게이트 절연막; 상기 트렌치내에 완전히 매립되어 형성되는 게이트 전극; 및 상기 트렌치내에 매립되고 상기 게이트 전극상에 형성된 캡핑 절연막을 포함한다. 상기 게이트 전극은 상면중 적어도 상기 게이트 절연막에 접하는 부분은 상기 불순물 영역들의 접합 깊이보다 하부에 위치하고 상기 트렌치와 접하는 상기 기판의 일부분과 오버랩되도록 상기 게이트 절연막상에 형성된 제1게이트; 및 상기 제1게이트상의 상기 게이트 절연막의 측벽에 스페이서 형태로 형성되어 상기 트렌치와 접하는 상기 기판의 나머지 일부분 및 상기 불순물 영역의 일부분과 오버랩되는 제2게이트를 구비한다.
또한, 본 발명은 이중 일함수를 갖는 매립 게이트 반도체 장치를 제공한다. 상기 반도체 장치는 반도체 기판: 상기 반도체 기판내에 형성된 트렌치; 서로 이격되어 배열되고, 상기 트렌치의 일부분들과 접하도록 상기 기판내에 형성된 불순물 영역들; 상기 트렌치의 내측면에 형성된 게이트 절연막; 상기 트렌치의 내측면에 형성된 게이트 절연막; 상기 트렌치내에 완전히 매립되어 형성되는 게이트 전극; 및 상기 트렌치내에 매립되고 상기 게이트 전극상에 형성된 캡핑 절연막을 포함한다. 상기 게이트 전극은 상면중 적어도 상기 게이트 절연막에 접하는 부분은 상기 불순물 영역들의 접합 깊이보다 하부에 위치하고 상기 트렌치와 접하는 상기 기판의 일부분과 오버랩되도록 상기 게이트 절연막상에 형성된 제1게이트; 및 상기 제1게이트상에 형성되어, 상기 트렌치와 접하는 상기 기판의 나머지 일부분 및 상기 불순물 영역의 일부분과 오버랩되도록 상기 트렌치내에 매립되는 제2게이트를 구비한다.
본 발명의 이중 일함수를 갖는 매립 게이트 반도체 장치에 따르면, 매립 게이트를 서로 다른 일함수를 갖는 이중 게이트로 형성하고, 상기 이중 게이트중 낮은 일함수를 갖는 게이트가 불순물 영역 및 기판과 오버랩되도록 형성하여 줌으로써, 게이트 저항을 감소시킬 수 있을 뿐만 아니라 GIDL 발생을 감소시킬 수 있다. 이에 따라 데이터 리텐션 시간의 저하를 방지하여 리프레쉬 특성을 개선할 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 1a는 본 발명의 일 실시예에 따른 매립 게이트 트랜지스터의 단면도이다. 도 1a를 참조하면, 반도체 기판(100)에 액티브 영역을 한정하는 소자 분리막(미도시)이 형성되고, 상기 기판(100)내에 제1도전형, 예를 들어 p형 웰(110)이 형성된 다. 상기 액티브 영역의 상기 p형 웰(110)에 트렌치(120)가 형성된다. 상기 트렌치(120)의 외측면의 일부분들과 접하도록 상기 웰(120)내에 소오스/드레인용 제1도전형의 불순물 영역들(130)이 형성된다. 상기 불순물 영역들(130)은 상기 트렌치(120)의 상기 일부분들과 접하도록 상기 웰(110)내에 형성된 저농도 불순물 영역들(131)과 상기 저농도 불순물 영역들(131)을 둘러싸도록 상기 웰(110)내에 형성된 고농도 불순물 영역(135)을 포함할 수 있다.
상기 트렌치(120)의 내측면에 게이트 절연막(140)이 형성되고, 상기 트렌치(120)내에 완전히 매립되도록 이중 일함수를 갖는 게이트 전극(160)이 형성된다. 상기 게이트 전극(160)은 상기 트렌치(120)의 상기 외측면과 접하는 상기 웰(110)의 일부분과 오버랩되도록 상기 트렌치(120) 저부의 상기 게이트 절연막(140)상에 형성된 제1게이트(161)와, 상기 제1게이트(161)상에 스페이서 형태로 형성된 제2게이트(165)를 구비한다. 상기 제1게이트(161)는 적어도 상기 웰(110)과 상기 불순물 영역(130)의 상기 저농도 불순물 영역(131)간의 계면과 오버랩되도록 형성된다. 상기 제1게이트(161)는 그의 상면(161b)의 적어도 일부분이 상기 불순물 영역(130)의 접합 깊이보다 아래에 위치하여 상기 불순물 영역들(130)과 오버랩되지 않도록 형성된다. 특히, 제1게이트(161)의 상기 상면(161b)중 상기 게이트 절연막(140)과 접하는 부분이 상기 저농도 불순물 영역(131)의 접합 깊이보다 하부에 위치하는 것이 바람직하다. 상기 제2게이트(165)는 상기 제1게이트(161)상의 상기 게이트 절연막(140)의 측벽에 형성된다. 상기 제2게이트(165)의 상면(165b)은 상기 기판(100)의 상면(100a)보다 하부에 위치하고 상기 저농도 불순물 영역(131)의 상기 접합 깊 이보다는 상부에 위치하는 것이 바람직하다. 상기 제2게이트(165)는 상기 트렌치(120)의 상기 외측면과 접하는 상기 웰(110)의 나머지 부분 및 상기 저농도 불순물 영역들(131)의 일부분들과 오버랩되도록 형성된다.
상기 제1게이트(161)와 상기 제2게이트(165)는 서로 다른 일함수를 갖는다. 예를 들어, 상기 제2게이트(165)의 일함수가 상기 제1게이트(161)의 일함수 보다 작은 것이 바람직하다. 예를 들어 상기 제1게이트(161)는 메탈 게이트를 포함하고, 상기 제2게이트(165)는 폴리실리콘막, 예를 들어 제2도전형의 고농도 불순물(n+)이 도핑된 폴리실리콘막을 포함할 수 있다. 또는, 상기 게1게이트(161)와 상기 제2게이트(165)는 서로 다른 일함수를 갖는 메탈 게이트 전극물질을 포함하되, 상기 제2메탈 게이트 전극물질이 상기 제1메탈 게이트 전극물질보다 작은 일함수를 가질 수 있다. 상기 제1게이트(161)과 상기 제2게이트(165)에는 동일 게이트 전압이 인가될 수 있다.
상기 트렌치(120)내의 상기 게이트 전극(160)상에는 캡핑 절연막(170)이 형성된다. 상기 캡핑 절연막(170)은 질화막을 포함할 수 있다. 상기 트렌치(120)의 외측 저면의 상기 웰(110)내에는 제1도전형의 채널도핑영역(150)이 형성될 수 있다. 상기 채널 도핑영역(150)은 상기 웰(110)상에 형성되어, 상기 트렌치(120)의 상기 외측면과 접하도록 형성될 수도 있다.
상기 트랜지스터는 턴오프 상태에서는, 상기 게이트(160)중 상기 제2게이트(165)에 의해 GIDL 이 결정된다. 상기 제2게이트(165)가 상기 제1게이트(161)보다 일함수가 작으므로, 종래의 메탈 게이트를 구비하는 트랜지스터에 비하여, GIDL 을 감소시켜 줄 수 있다. 한편, 턴온 상태에서는, 상대적으로 일함수가 낮은 상기 제2게이트(165)에 의해 상기 제2게이트(165)와 오버랩된 상기 웰(110)의 일부분에서, 상기 제1게이트(161)와 오버랩된 상기 웰 영역(110)의 일부분보다 먼저 인버전(inversion)이 일어나게 된다. 따라서, 상기 저농도 불순물 영역들(131)과 상기 제1게이트(161)사이의 상기 웰 영역(110)에서 n- 인버젼 영역(180)이 형성되어, 트랜지스터의 전도성 저하는 발생되지 않게 된다. 상기 트랜지스터는 턴온 상태에서 상기 제1게이트(161)와 상기 제2게이트(165)에 동일한 게이트 전압이 인가되어진다.
도 2는 본 발명의 다른 실시예에 따른 이중 일함수를 갖는 매립 게이트 트랜지스터의 단면도이다. 도 2를 참조하면, 매립 게이트 트랜지스터는 도1a의 매립 게이트 트랜지스터와는 게이트 전극(160)의 구조만이 상이하다. 상기 게이트 전극(160)은 이중 일함수를 가지며, 트렌치(160)내에 완전히 매립되어진다. 상기 게이트 전극(160)은 상기 트렌치(120)의 상기 외측면과 접하는 상기 웰(110)의 일부분과 오버랩되도록 상기 트렌치(120) 저부의 상기 게이트 절연막(140)상에 형성된 제1게이트(161)와, 상기 트렌치(120)내의 제1게이트(161)상에 형성된 제2게이트(166)를 구비한다.
상기 제1게이트(161)는 그의 상면(161b)의 적어도 일부분이 상기 불순물 영역(130)의 접합 깊이보다 아래에 위치하여 상기 불순물 영역들(130)과 오버랩되지 않도록 형성된다. 특히, 제1게이트(161)의 상기 상면(161b)중 상기 게이트 절연막(140)과 접하는 부분이 상기 저농도 불순물 영역(131)의 접합 깊이보다 하부에 위치하는 것이 바람직하다. 상기 제2게이트(166)는 상기 트렌치(120)내에 매립되도록 형성된다. 상기 제2게이트(166)의 상면(166b)은 상기 기판(100)의 상면(100a)보다 하부에 위치하고 상기 저농도 불순물 영역(131)의 상기 접합 깊이보다는 상부에 위치하는 것이 바람직하다. 상기 제2게이트(166)는 상기 트렌치(120)의 상기 외측면과 접하는 상기 웰(110)의 나머지 부분 및 상기 저농도 불순물 영역들(131)의 일부분들과 오버랩되도록 형성된다.
상기 제1게이트(161)와 상기 제2게이트(166)는 서로 다른 일함수를 갖는다. 상기 제2게이트(166)의 일함수가 상기 제1게이트(161)의 일함수보다 작은 것이 바람직하다. 예를 들어 상기 제1게이트(161)는 메탈 게이트를 포함하고, 상기 제2게이트(166)는 n+형 도핑된 폴리실리콘막을 포함할 수 있다. 또는, 상기 게1게이트(161)와 상기 제2게이트(166)는 서로 다른 일함수를 갖는 메탈 게이트 전극물질을 포함하되, 상기 제2게이트 메탈 전극물질은 상기 제1게이트게이트 전극물질보다 작은 일함수를 갖는 것이 바람직하다. 상기 제1게이트(161) 및 상기 제2게이트(166)에는 동일한 게이트 전압이 인가될 수 있다.
도 3a 내지 도 3g는 도 1a의 본 발명의 매립 게이트 트랜지스터의 제조방법을 설명하기 위한 단면도이다. 도 3a를 참조하면, 반도체 기판(100)에 액티브 영역을 한정하는 소자분리영역(미도시)을 형성한다. 이어서, 상기 기판(100)으로 제1도전형의 불순물, 예를 들어 p형 불순물을 이온 주입하여 p형 웰(110)을 형성한다. 상기 p형 웰(110)을 형성할 때, 제1도전형, 예를 들어 p형 불순물을 이온주입하여 채널 도핑 영역(도 1a의 150)을 상기 p형 웰(110)상에 동시에 형성할 수도 있다.
도 3b를 참조하면, 상기 기판(100)의 상기 액티브 영역을 식각하여 상기 웰(110)내에 소정 깊이를 갖는 트렌치(120)를 형성한다. 상기 트렌치(120)의 깊이는 후속 공정에서 형성되는 게이트 전극 및 캡핑 절연막(도 1a의 160, 170)의 두께에 의해 결정되어 질 수 있다. 이어서, 이온 주입 공정을 수행하여 제2도전형의 고농도 불순물, 예를 들어 n+형 불순물을 상기 웰(110)로 이온주입하여 상기 트렌치(120)의 외측면의 일부분들과 접하는 소오스/드레인용 불순물 영역들(130)을 형성한다. LDD 공정을 수행하여, 상기 트렌치(120)의 상기 일부분들과 접하는 저농도 불순물 영역들(131)과 상기 저농도 불순물 영역들(135)을 둘러싸는 고농도 불순물 영역들(135)을 포함하는 상기 불순물 영역들(130)을 형성할 수도 있다.
다른 실시예로서, 먼저 소오스/드레인용 이온 주입 공정을 수행하여 상기 웰(110)내에 서로 이격된 불순물 영역들(130)을 형성하고, 상기 기판(100)을 식각하여 상기 외측면의 상기 일부분들이 상기 불순물 영역들(130)과 접하도록 상기 웰(110)내에 상기 트렌치(120)를 형성할 수 있다.
도 3c를 참조하면, 상기 웰(110)로 제1도전형의 불순물, 예를 들어 p형 불순물을 이온주입하여 상기 트렌치(120)의 외측 저면에 상기 채널 도핑 영역(150)을 형성한다. 상기 트렌치(120)내에 게이트 절연막(140)을 형성한다. 상기 게이트 절연막(140)은 열산화공정을 수행하여 형성할 수 있다. 상기 채널 도핑 영역(150)은 상기 불순물 영역들(130)을 형성할 때 동시에 형성할 수도 있다. 또는 상기 트렌치(120)의 내측면상에 상기 게이트 절연막(140)을 형성한 다음 상기 채널 도핑영역(150)을 형성할 수도 있다.
도 3d 및 도 3e를 참조하면, 상기 트렌치(120)가 매립되도록 상기 기판(100)상에 제1게이트 전극물질(161a)을 증착한다. 상기 게이트 전극물질(161a)은 메탈을 포함할 수 있다. 상기 제1게이트 전극물질(161a)을 오버에칭하여 상기 트렌치(120)내에 매립된 제1게이트(161)를 형성한다. 상기 제1게이트(161)는 그의 상면(161b)중 상기 게이트 절연막(140)과 접하는 부분은 상기 불순물 영역(130)의 접합깊이, 즉 상기 저농도 불순물 영역(131)의 접합 깊이보다 하부에 위치하도록 상기 트렌치(161)내에 매립된다. 상기 제1게이트(161)는 상기 트렌치(120)의 상기 외측면과 접하는 상기 웰(110)의 일부분과는 오버랩되되, 상기 저농도 불순물 영역(131)과는 오버랩되지 않도록 형성된다.
도 3f 및 도 3g를 참조하면, 상기 기판(100)의 상면(100a) 및 상기 트렌치(120)내의 상기 게이트 절연막(140) 및 상기 제1게이트(161)상에 제2게이트 전극물질(165a)을 증착한다. 상기 제2게이트 전극물질(165a)은 상기 트렌치(120)내에 매립되지 않도록 형성된다. 상기 제2게이트 전극물질(165a)은 n+형 폴리실리콘막을 포함할 수 있다. 이어서, 상기 제2게이트 전극물질(165a)을 오버 에칭하여 상기 제1게이트(161)상에 제2게이트(165)를 형성한다. 따라서, 서로 다른 일함수를 갖는 제1게이트(161) 및 제2게이트(165)를 구비하는 게이트전극(160)이 형성된다. 상기 제2게이트(165)는 상기 게이트 절연막(140)의 측벽에 스페이서 형태로 형성된다. 상기 제2게이트(165)는 상기 트렌치(120)내에, 그의 상면(165b)이 상기 기판(100)의 상기 상면(100a)보다 하부에 위치하고, 상기 저농도 불순물 영역(131)의 상기 접합 깊이보다는 상부에 위치하도록 형성된다. 따라서, 상기 제2게이트(165)는 상 기 트렌치(120)의 상기 외측면과 접하는 상기 웰(110)의 나머지 일부분 및 상기 저농도 불순물 영역(131)의 일부분과 오버랩되도록 형성된다.
이어서, 상기 트렌치(110)내에 매립되도록 캡핑 절연막(270)을 상기 기판(100)상에 증착하고, 에치백 또는 CMP 등의 공정을 수행하여 도 1a와 같이 상기 제1 게이트(161) 및 상기 제2게이트(165)상에 형성되어 상기 트렌치(110)내에 매립되는 상기 캡핑 절연막(270)을 형성한다.
도 4a 내지 도 4d는 도 2의 본 발명의 이중 일함수를 갖는 매립 게이트 트랜지스터의 제조방법을 설명하기 위한 단면도이다. 먼저, 도 3a 내지 도 3c에 도시된 바와 같이, 기판(100)상에 웰(110)을 형성하고, 상기 웰(110)내에 트렌치(120)를 형성한다. 상기 트렌치(120)의 외측면의 일부분들과 접하도록 저농도 불순물 영역들(131)과 고농도 불순물 영역들(135)을 구비하는 불순물 영역들(130)을 형성한다. 상기 트렌치(120)내에 게이트 절연막(140)을 형성하고, 상기 웰(110)내에 채널 도핑 영역(150)을 형성한다.
도 4a 및 도 4b를 참조하면, 상기 트렌치(120)가 매립되도록 상기 기판(100)상에 제1게이트 전극물질(161a)을 증착한다. 상기 제1게이트 전극물질(161)을 오버에칭하여 상기 트렌치(120)내에 매립된 제1게이트(161)를 형성한다. 상기 제1게이트(161)는 그의 상면(161b)중 상기 게이트 절연막(140)에 접하는 적어도 일부분이 상기 불순물 영역(130)의 접합깊이, 즉 상기 저농도 불순물 영역(131)의 접합 깊이보다 하부에 위치하도록 상기 트렌치(161)내에 매립된다. 상기 제1게이트(161)는 상기 트렌치(120)의 외측면과 접하는 상기 웰(110)의 일부분과는 오버랩되되, 상기 저농도 불순물 영역(130)과는 오버랩되지 않도록 형성된다.
도 4c 및 도 4d를 참조하면, 상기 기판(100)의 상면(100a) 및 상기 트렌치(120)내의 상기 게이트 절연막(140) 및 상기 제1게이트(161)상에 제2게이트 전극물질(166a)을 증착한다. 상기 제2게이트 전극물질(166a)은 상기 트렌치(120)내에 매립되도록 형성한다. 이어서, 상기 제2게이트 전극물질(166a)을 오버 에칭하여 상기 제1게이트(161)상에 제2게이트(166)를 형성한다. 따라서, 서로 다른 일함수를 갖는 제1게이트(161) 및 제2게이트(165)를 구비하는 게이트전극(160)이 형성된다. 상기 제2게이트(165)는 상기 트렌치(120)내에 매립되도록 형성되어, 그의 상면(166b)이 상기 기판(100)의 상기 상면(100a)보다 하부에 위치하도록 한다. 따라서, 상기 제2게이트(166)는 상기 트렌치(120)의 외측면과 접하는 상기 웰(110)의 나머지 일부분 및 상기 저농도 불순물 영역(121)의 일부분과 오버랩되도록 형성된다.
이어서, 상기 트렌치(110)내에 매립되도록 캡핑 절연막(170)을 상기 기판(100)상에 증착하고, 에치백 또는 CMP 등의 공정을 수행하여 도 2와 같이 상기 제2게이트(166)상에 형성되어 상기 트렌치(110)내에 매립되는 캡핑 절연막(170)을 형성한다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1a는 본 발명의 일 실시예에 따른 이중 일함수를 갖는 매립 게이트 반도체 장치의 단면도이다.
도 1b는 도 1a의 이중 일함수를 갖는 매립 게이트 반도체 장치의 온, 오프 동작을 설명하기 위한 도면이다.
도 2는 본 발명의 다른 실시예에 따른 이중 일함수를 갖는 매립 게이트 반도체 장치의 단면도이다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 이중 일함수를 갖는 매립 게이트 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 이중 일함수를 갖는 매립 게이트 반도체 장치의 제조방법을 설명하기 위한 단면도이다.

Claims (20)

  1. 반도체 기판:
    상기 반도체 기판내에 형성된 트렌치;
    서로 이격되어 배열되고, 상기 트렌치의 일부분들과 접하도록 상기 기판내에 형성된 불순물 영역들;
    상기 트렌치의 내측면상에 형성된 게이트 절연막; 및
    상기 트렌치내에 완전히 매립되어 형성되되, 상기 트렌치의 일부분내에 형성된 제1게이트; 및 상기 제1게이트상에 형성되어 적어도 상기 불순물 영역과 상기 기판간의 계면과 오버랩되는 게이트 전극을 포함하는 이중 일함수를 갖는 매립 게이트 반도체 장치.
  2. 제1항에 있어서, 상기 제1게이트와 상기 제2게이트는 서로 다른 일함수를 갖는 것을 특징으로 하는 이중 일함수를 갖는 매립 게이트 반도체 장치.
  3. 제2항에 있어서, 상기 제2게이트는 상기 제1게이트보다 작은 일함수를 갖는 것을 특징으로 하는 이중 일함수를 갖는 매립 게이트 반도체 장치.
  4. 제3항에 있어서, 상기 제1게이트는 메탈을 포함하고, 상기 제2게이트는 n+형 불순물이 도핑된 폴리실리콘막을 포함하는 것을 특징으로 하는 이중 일함수를 갖는 매립 게이트 반도체 장치.
  5. 제2항에 있어서, 상기 제1게이트 및 상기 제2게이트에는 동일한 게이트 전압이 인가되는 것을 특징으로 하는 이중 일함수를 갖는 매립 게이트 반도체 장치.
  6. 제1항에 있어서, 상기 불순물 영역들은
    상기 트렌치의 상기 일부분들과 접하는 저농도 불순물 영역들; 및
    상기 저농도 불순물 영역들을 둘러싸는 고농도 불순물 영역들을 포함하되,
    상기 제2게이트는 적어도 상기 저농도 불순물 영역들과 상기 기판간의 계면과 오버랩되는 것을 특징으로 하는 이중 일함수를 갖는 매립 게이트 반도체 장치.
  7. 제6항에 있어서, 상기 제2게이트의 상면이 상기 저농도 불순물 영역들과 상기 기판간의 상기 계면보다는 상부에 위치하고, 상기 기판의 상면보다는 하부에 위치하는 것을 특징으로 하는 이중 일함수를 갖는 매립 게이트 반도체 장치.
  8. 제7항에 있어서, 상기 제1게이트의 상면중 적어도 상기 게이트 절연막에 접하는 부분은 상기 저농도 불순물 영역들과 상기 기판간의 상기 계면보다는 상부에 위치하는 것을 특징으로 하는 이중 일함수를 갖는 매립 게이트 반도체 장치.
  9. 제1항에 있어서, 상기 제2게이트상에 형성되어 상기 트렌치내에 매립되는 캡 핑 절연막을 더 포함하는 것을 특징으로 하는 이중 일함수를 갖는 매립 게이트 반도체 장치.
  10. 제1항에 있어서, 상기 기판내에 형성되고, 상기 불순물 영역들과는 반대 도전형의 웰을 더 포함하며,
    상기 트렌치는 상기 웰내에 형성되는 것을 특징으로 하는 이중 일함수를 갖는 매립 게이트 반도체 장치.
  11. 반도체 기판:
    상기 반도체 기판내에 형성된 트렌치;
    서로 이격되어 배열되고, 상기 트렌치의 일부분들과 접하도록 상기 기판내에 형성된 불순물 영역들;
    상기 트렌치의 내측면상에 형성된 게이트 절연막;
    상기 트렌치내에 완전히 매립되어 형성되되, 상면중 적어도 상기 게이트 절연막에 접하는 부분은 상기 불순물 영역들의 접합 깊이보다 하부에 위치하고 상기 트렌치와 접하는 상기 기판의 일부분과 오버랩되도록 상기 게이트 절연막상에 형성된 제1게이트; 및 상기 제1게이트상의 상기 게이트 절연막의 측벽에 스페이서 형태로 형성되어 상기 트렌치와 접하는 상기 기판의 나머지 일부분 및 상기 불순물 영역의 일부분과 오버랩되는 제2게이트를 구비하는 게이트 전극; 및
    상기 트렌치내에 매립되고 상기 게이트 전극상에 형성된 캡핑 절연막을 포함 하는 이중 일함수를 갖는 매립 게이트 반도체 장치.
  12. 제11항에 있어서, 상기 제1게이트와 상기 제2게이트는 서로 다른 일함수를 갖는 것을 특징으로 하는 이중 일함수를 갖는 매립 게이트 반도체 장치.
  13. 제12항에 있어서, 상기 제2게이트는 상기 제1게이트보다 작은 일함수를 갖는 것을 특징으로 하는 이중 일함수를 갖는 매립 게이트 반도체 장치.
  14. 제11항에 있어서, 상기 불순물 영역들은
    상기 트렌치의 상기 일부분들과 접하는 저농도 불순물 영역들; 및
    상기 저농도 불순물 영역들을 둘러싸는 고농도 불순물 영역들을 포함하되,
    상기 제1게이트의 상면중 적어도 상기 게이트 절연막에 접하는 부분은 상기 저농도 불순물 영역들의 상기 접합 깊이보다 하부에 위치하는 것을 특징으로 하는 이중 일함수를 갖는 매립 게이트 반도체 장치.
    위치하는 것을 특징으로 하는 이중 일함수를 갖는 매립 게이트 반도체 장치.
  15. 제14항에 있어서, 상기 제2게이트의 상면은 상기 저농도 불순물 영역들의 상기 접합 깊이보다 상부에 위치하고, 상기 기판의 상면보다는 하부에 위치하는 것을 특징으로 하는 이중 일함수를 갖는 매립 게이트 반도체 장치.
  16. 반도체 기판:
    상기 반도체 기판내에 형성된 트렌치;
    서로 이격되어 배열되고, 상기 트렌치의 일부분들과 접하도록 상기 기판내에 형성된 불순물 영역들;
    상기 트렌치의 내측면상에 형성된 게이트 절연막;
    상기 트렌치내에 완전히 매립되어 형성되되, 상면중 적어도 상기 게이트 절연막에 접하는 부분은 상기 불순물 영역들의 접합 깊이보다 하부에 위치하고 상기 트렌치와 접하는 상기 기판의 일부분과 오버랩되도록 상기 게이트 절연막상에 형성된 제1게이트; 및 상기 제1게이트상에 형성되어, 상기 트렌치와 접하는 상기 기판의 나머지 일부분 및 상기 불순물 영역의 일부분과 오버랩되도록 상기 트렌치내에 매립되는 제2게이트를 구비하는 게이트 전극; 및
    상기 트렌치내에 매립되고 상기 게이트 전극상에 형성된 캡핑 절연막을 포함하는 이중 일함수를 갖는 매립 게이트 반도체 장치.
  17. 제16항에 있어서, 상기 제1게이트와 상기 제2게이트는 서로 다른 일함수를 갖는 것을 특징으로 하는 이중 일함수를 갖는 매립 게이트 반도체 장치.
  18. 제17항에 있어서, 상기 제2게이트는 상기 제1게이트보다 작은 일함수를 갖는 것을 특징으로 하는 이중 일함수를 갖는 매립 게이트 반도체 장치.
  19. 제16항에 있어서, 상기 불순물 영역들은
    상기 트렌치의 상기 일부분들과 접하는 저농도 불순물 영역들; 및
    상기 저농도 불순물 영역들을 둘러싸는 고농도 불순물 영역들을 포함하되,
    상기 제1게이트의 상면중 적어도 상기 게이트 절연막에 접하는 부분은 상기 저농도 불순물 영역의 상기 접합 깊이보다 하부에 위치하는 것을 특징으로 하는 이중 일함수를 갖는 매립 게이트 반도체 장치.
  20. 제19항에 있어서, 상기 제2게이트의 상면은 상기 저농도 불순물 영역들의 상기 접합 깊이보다 상부에 위치하고, 상기 기판의 상면보다는 하부에 위치하는 것을 특징으로 하는 이중 일함수를 갖는 매립 게이트 반도체 장치.
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