KR20130110935A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 셀 영역의 비트라인 형성 시 비트라인 콘택플러그와 비트라인 도전층 사이에 배리어 메탈층을 형성하여 계면 저항을 감소시키고, 비트라인 도전층의 두께를 증가시켜 콘티 저항을 감소시키며, 전체적인 비트라인의 높이를 줄여 기생 캐패시턴스를 감소시키고자 한다.
본 발명에 따른 반도체 소자는 반도체 기판 상부에 형성되며, 활성영역을 오픈시키는 콘택홀과, 콘택홀 내의 활성영역과 접속하며, 콘택홀보다 낮은 높이를 갖는 콘택플러그와, 콘택플러그와 접속하며 상기 콘택플러그와 동일한 선폭으로 형성된 비트라인을 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 매립형 게이트 구조에서 셀 영역에 형성되는 비트라인에 관한 것이다.
반도체 기억 장치 중 디램(DRAM)은 캐패시터 및 트랜지스터로 구성된 단위 셀(unit cell)을 다수 포함하고 있다. 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있다. 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해 왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있다. 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 리세스의 곡면을 따라 채널 영역이 형성되는 리세스 게이트를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성하는 매립형 게이트(Buried Gate)가 연구되고 있다.
도 1a 내지 도 1f 종래 기술에 따른 매립형 게이트 구조에서 셀 영역에 형성되는 비트라인 형성 방법을 설명하면 다음과 같다.
먼저, 도 1a를 참조하면, 반도체 기판(100) 내에 활성영역(103) 및 소자분리막(110)을 형성한다. 소자분리막(110) 내벽에는 측벽 산화막(105)이 더 형성될 수 있다. 매립형 게이트를 형성하기 위한 마스크 패턴(115)을 형성한 후 마스크 패턴(115)을 식각 마스크로 활성영역(103)을 식각하여 리세스를 형성한다. 리세스 저부에 게이트 도전물질을 매립하여 매립형 게이트를 형성하고, 매립형 게이트를 포함하는 전체 상부에 각각의 매립형 게이트를 분리하기 위한 실링막(120)을 형성한다. 여기서는 비트라인 형성 공정을 도시하고 있으므로 매립형 게이트는 도시되지 않는다. 이후, 실링막(120) 및 마스크 패턴(115)을 식각하여 활성영역(103)을 노출시키는 비트라인 콘택홀(125)을 형성한다.
도 1b를 참조하면, 비트라인 콘택홀(125) 내에 폴리실리콘층을 매립한 후 실링막(120)이 노출될때까지 에치-백 공정을 진행하여 비트라인 콘택플러그(130)를 형성한다.
도 1c를 참조하면, 비트라인 콘택플러그(130)를 포함하는 전체 상부에 배리어 메탈층(140) 및 비트라인 도전층(145)을 형성한다. 이때, 배리어 메탈층(140)은 텅스텐 실리사이드를 포함하며, 주변회로 영역에 게이트 전극을 형성하기 위해 형성하는 것이다. 그리고, 비트라인 도전층(145)은 텅스텐을 포함하며, 주변회로 영역에서 게이트 금속층으로 사용된다.
도 1d를 참조하면, 비트라인 도전층(145) 상부에 마스크 패턴(150)을 형성하고, 마스크 패턴(150)을 식각 마스크로 비트라인 도전층(145), 배리어 메탈층(140) 및 폴리실리콘층(130)을 식각하여 비트라인 콘택플러그(130a) 및 비트라인(153)을 형성한다. 그 다음, 비트라인 콘택플러그(130a) 및 비트라인(153)을 포함하는 전체 표면에 스페이서 물질(155)을 증착한다. 이때, 스페이서 물질(155)은 비트라인 콘택플러그(130a)에 의해 노출된 비트라인 콘택홀(125) 측면에 완전히 매립되도록 한다.
상술한 바와 같이, 종래 기술에 따른 반도체 소자의 제조 방법에서 비트라인과 저장전극 콘택플러그의 표면적을 줄이기 위해 비트라인의 높이를 감소시키는 경우 콘티 저항의 열화를 초래하고, 콘티 저항의 개선 측면에서 비트라인 도전층의 높이를 증가시키면 기생 캐패시턴스의 열화 및 증가된 높이로 인해 비트라인이 쓰러지는 현상이 발생할 수 있다. 또한, 셀 영역의 비트라인과 주변회로 영역의 게이트 전극을 동시에 형성하기 때문에 셀 영역에서 비트라인의 높이 변화는 주변회로 영역에서 게이트 전극의 높이에도 영향을 주어 주변회로 영역의 틸트 이온주입 공정(Tilt Implant) 시 새도잉(Shadowing) 효과에 의한 문제를 유발하여 소자의 신뢰성이 저하되는 문제점이 있다.
본 발명은 셀 영역의 비트라인 형성 시 비트라인 콘택플러그와 비트라인 도전층 사이에 배리어 메탈층을 형성하여 계면 저항을 감소시키고, 비트라인 도전층의 두께를 증가시켜 콘티 저항을 감소시키며, 전체적인 비트라인의 높이를 줄여 기생 캐패시턴스를 감소시키고자 한다.
본 발명에 따른 반도체 소자는 반도체 기판 상부에 형성되며, 활성영역을 오픈시키는 콘택홀과, 콘택홀 내의 활성영역과 접속하며, 콘택홀보다 낮은 높이를 갖는 콘택플러그와, 콘택플러그와 접속하며 상기 콘택플러그와 동일한 선폭으로 형성된 비트라인을 포함하는 것을 특징으로 한다.
나아가, 콘택플러그는 폴리실리콘층을 포함하는 것을 특징으로 하고, 비트라인은 비트라인 도전층 및 비트라인 하드마스크층의 적층 구조로 형성된 것을 특징으로 한다.
그리고, 비트라인 도전층은 텅스텐을 포함하는 것을 특징으로 하며, 비트라인 하드마스크층은 질화막을 포함하는 것을 특징으로 한다.
또한, 콘택플러그 및 비트라인의 선폭은 콘택홀의 선폭보다 작은 것을 특징으로 하며, 콘택플러그 및 비트라인 측면의 콘택홀 내에 스페이서 물질이 매립된 것을 특징으로 한다.
한편, 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상부에 활성영역을 오픈시키는 콘택홀을 형성하는 단계와, 콘택홀 저부에 플러그 물질을 형성하는 단계와, 플러그 물질 상부에 상기 콘택홀을 매립하는 비트라인 제 1 도전층을 형성하는 단계와, 비트라인 제 1 도전층을 포함하는 전체 상부에 비트라인 제 2 도전층을 형성하는 단계와, 비트라인 제 2 도전층 상부에 마스크 패턴을 형성하는 단계와, 마스크 패턴을 식각 마스크로 비트라인 제 2 도전층, 비트라인 제 1 도전층, 플러그 물질을 식각하여 비트라인 콘택플러그 및 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가, 콘택홀 저부에 플러그 물질을 형성하는 단계는 콘택홀을 포함하는 전체 상부에 폴리실리콘층을 형성하는 단계와, 에치 백 공정을 진행하여 상기 콘택홀 저부에만 폴리실리콘층을 남기는 단계를 더 포함하는 것을 특징으로 한다.
또한, 플러그 물질 상부에 배리어메탈층을 형성하는 단계를 더 포함한다.
그리고, 비트라인 제 1 도전층은 텅스텐을 포함하는 것을 특징으로 하며, 비트라인 제 1 도전층을 형성하여 상기 콘택홀을 매립하는 단계 이후, 비트라인 제 1 도전층을 포함하는 전체 상부에 게이트 도전층 및 배리어 메탈층을 형성하는 단계와, 배리어 메탈층 상부에 셀 영역을 오픈시키는 마스크 패턴을 형성하는 단계와, 마스크 패턴을 식각 마스크로 셀 영역의 배리어 메탈층 및 게이트 도전층을 제거하는 단계와, 마스크 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 한다.
나아가, 게이트 도전층은 폴리실리콘층을 포함하며, 배리어 메탈층은 텅스텐 실리사이드를 포함하는 것을 특징으로 하며, 비트라인 제 2 도전층은 비트라인 제 1 도전층과 동일한 물질로 형성하는 것을 특징으로 하고, 비트라인 제 2 도전층은 텅스텐을 포함하는 것을 특징으로 한다.
또한, 마스크 패턴을 형성하는 단계에서 마스크 패턴은 질화막을 포함하며, 비트라인 콘택플러그 및 비트라인을 형성하는 단계에서 비트라인 콘택플러그 및 비트라인의 형성과 동시에 주변회로 영역에 게이트 전극을 형성하는 것을 특징으로 한다.
또한, 비트라인 콘택플러그 및 비트라인을 형성하는 단계에서 비트라인 콘택플러그 및 비트라인의 선폭은 콘택홀의 선폭보다 작게 형성되어 콘택홀 측면이 노출되는 것을 특징으로 하고, 비트라인 콘택플러그 및 비트라인을 형성하는 단계 이후, 비트라인 콘택플러그 및 비트라인을 포함하는 전체 표면에 스페이서 물질을 증착하는 단계를 더 포함하며, 스페이서 물질은 노출된 콘택홀 내에 매립되는 것을 특징으로 한다. 여기서, 스페이서 물질은 질화막을 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자 및 그 제조 방법은 다음과 같은 효과가 있다.
첫째, 셀 영역의 비트라인 콘택플러그와 비트라인 도전층 사이에 배리어 메탈층을 형성함으로써 폴리실리콘층과 텅스텐 간의 계면 저항을 최소화시키는 효과를 제공한다.
둘째, 비트라인 콘택홀 상측에도 비트라인 도전층을 형성함으로써 비트라인 도전층의 높이를 증가시켜 콘티 저항을 개선시키는 효과를 제공한다.
셋째, 주변회로 영역의 게이트 전극 형성 시 셀 영역에 불필요하게 생기는 배리어 메탈층을 제거함으로써 전체적인 비트라인의 높이를 줄여 저장전극 콘택플러그와 비트라인이 마주보는 표면적을 감소시켜 기생 캐패시턴스를 감소시키는 효과를 제공한다. 또한, 비트라인의 높이를 줄여 비트라인의 리닝 현상을 방지하는 효과를 제공한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
도 2는 본 발명에 따른 반도체 소자를 도시한 평면도 및 단면도.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자를 도시한 것으로, 도 2의 (ⅰ)은 평면도를 도시한 것이고, 도 2의 (ⅱ)는 도 2의 (ⅰ)의 X - X'의 절단면에 따른 단면도를 도시한 것이다.
먼저, 도 2를 참조하면 반도체 기판(200) 내에 활성 영역(203) 및 소자분리막(210)이 구비된다. 이때, 활성 영역(203)은 게이트 라인(213) 방향에 대해 기울어진 형태로 배치되어 있다. 그리고, 활성 영역(203)과 소자분리막(210) 계면에 측벽 산화막(205)이 더 포함될 수 있다.
하나의 활성 영역(203) 상에 두 개의 게이트 라인(213)이 지나가도록 배치되고, 두 개의 게이트 라인(213) 사이의 활성 영역(203)과 접속되는 비트라인 콘택 플러그(230a)가 구비된다. 그리고, 비트라인 콘택플러그(230a)와 접속하며 게이트 라인(213)과 수직하는 방향으로 연장된 비트라인(263)이 형성된다. 여기서, 비트라인 콘택플러그(230a)는 비트라인 콘택홀(225) 저부에 형성되며, 비트라인 콘택플러그(230a)의 선폭은 비트라인 콘택홀(225)의 선폭보다 작게 형성된다. 비트라인 콘택플러그(230a)는 폴리실리콘층으로 형성된다.
그리고, 비트라인(263)은 하나의 활성 영역(203) 상에 하나의 비트라인(263)이 지나가도록 배치된다. 비트라인 콘택플러그(230a) 상부에 형성된 비트라인(263)은 비트라인 도전층(257)과 비트라인 하드마스크(260)의 적층 구조로 형성된다. 비트라인 콘택플러그(230a) 및 비트라인 도전층(257) 계면에 배리어 메탈층(233)을 더 포함할 수 도 있다. 배리어 메탈층(233)은 티타늄 실리사이드막으로 형성되며 폴리실리콘층(230)과 비트라인 도전층(257) 사이의 계면 저항을 낮추기 위해 형성한다. 비트라인 도전층(257)은 텅스텐을 포함하고, 비트라인 하드마스크(260)는 질화막을 포함한다. 그리고, 비트라인(263)을 포함하는 전체 표면에 스페이서층(265)이 형성되며, 스페이서층(265)은 비트라인 콘택플러그(230a) 측면에 노출된 비트라인 콘택홀(225)에 완전히 매립된다.
상술한 바와 같은 반도체 소자는 비트라인 콘택홀(225) 저부에만 비트라인 콘택플러그(230a)를 형성함으로써, 비트라인 도전층(257)의 두께를 증가시킬 수 있으며 이로 인해 콘티 저항이 개선되는 장점이 있다. 또한, 주변회로 영역의 게이트 전극과 동시에 진행함에 따라 불필요하게 셀 영역에 형성되는 게이트 배리어 메탈층을 제거함으로써 전체적인 비트라인(263)의 높이를 감소시켜 비트라인의 기생캐패시턴스가 개선되는 장점이 있다.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들로써, 도 2의 (ⅰ)의 X - X'의 절단면에 따른 단면도를 도시한 것이다.
먼저, 도 3a를 참조하면 반도체 기판(200)을 식각하여 활성영역(203)을 정의하는 소자분리용 트렌치를 형성한다. 소자분리용 트렌치 내측벽에 측벽 산화막(205)을 형성한 후 소자분리용 절연막을 매립하여 소자분리막(210)을 형성한다. 다음으로, 매립형 게이트를 형성한다. 여기서, 도 3a 내지 도 3g는 도 2의 (ⅰ)의 X - X'의 절단면에 따른 단면이므로 매립형 게이트가 도시되지는 않는다. 매립형 게이트를 형성하는 방법을 간단히 설명하면 다음과 같다. 먼저, 매립형 게이트를 정의하는 마스크 패턴(215)을 형성한 후 마스크 패턴(215)을 식각 마스크로 활성영역(203)을 식각하여 리세스를 형성한다. 리세스 저부에 게이트 도전물질을 매립하여 매립형 게이트를 형성하고, 매립형 게이트를 포함하는 전체 상부에 각각의 매립형 게이트를 분리하기 위한 실링막(220)을 형성한다. 이때, 실링막(220)은 질화막으로 형성하는 것이 바람직하다.
다음으로, 비트라인 콘택 예정영역의 마스크 패턴(215) 및 실링막(220)을 식각하여 비트라인 콘택홀(225)을 형성한다. 비트라인 콘택홀(225) 식각 공정은 활성영역(203)이 노출될때까지 진행하는 것이 바람직하다.
도 3b를 참조하면, 비트라인 콘택홀(225)을 포함하는 전체 상부에 폴리실리콘층(230)을 형성한다. 그 다음, 에치-백(Etch-Back)을 진행하여 비트라인 콘택홀(225) 저부에만 폴리실리콘층(230)이 남겨지도록 한다. 폴리실리콘층(230) 상부에 배리어 메탈층(233)을 형성한다. 배리어 메탈층(233)은 폴리실리콘층(230) 상부에 티타늄막을 형성한 후 급속 열처리 공정(Rapid Thermal Annealing)을 진행하여 형성하며, 이러한 공정을 통해 형성된 배리어 메탈층(233)은 티타늄 실리사이드막인 것이 바람직하다. 이 배리어 메탈층(233)은 폴리실리콘층(230)과 후속으로 형성되는 비트라인 도전층 간의 계면 저항을 낮추기 위해 형성하는 것이 바람직하다.
도 3c를 참조하면, 폴리실리콘층(230)이 형성된 비트라인 콘택홀(225)을 포함하는 반도체 기판(200) 전체 상부에 비트라인 제 1 도전층(235)을 형성한다. 비트라인 제 1 도전층(235)은 텅스텐으로 형성하는 것이 바람직하다. 이후, 실링막(220)이 노출될때까지 평탄화 공정을 진행하여 비트라인 콘택홀(225) 내에 폴리실리콘층(230) 및 비트라인 제 1 도전층(235)이 매립되도록 한다.
도 3d를 참조하면, 비트라인 제 1 도전층(235)을 포함하는 반도체 기판(200) 전체 상부에 캡핑막(240)을 형성한다. 캡핑막(240)은 질화막으로 형성할 수 있다.
도 3e를 참조하면 캡핑막(240) 상부에 게이트 도전층(245) 및 게이트 배리어 메탈층(250)을 형성한다. 게이트 도전층(245) 및 게이트 배리어 메탈층(250)은 주변회로 영역의 게이트 전극 형성을 위해 형성되며, 셀 영역과 주변회로 영역에 동시에 형성된다. 게이트 도전층(245)은 폴리실리콘층을 포함하며, 게이트 배리어 메탈층(250)은 텅스텐 실리사이드를 포함한다.
다음으로, 게이트 배리어 메탈층(250) 상부에 셀 영역을 오픈시키는 마스크 패턴(미도시)을 형성한다. 그리고, 이 마스크 패턴(미도시)에 의해 노출된 셀 영역의 게이트 배리어 메탈층(250) 및 게이트 도전층(245)을 제거한다. 게이트 배리어 메탈층(250)은 주변회로 영역에 게이트 전극을 형성 시 필요한 층으로 셀 영역에서는 불필요하므로, 셀 영역의 게이트 도전층(245) 제거 시 게이트 배리어 메탈층(250)을 동시에 제거한다. 그 다음, 캡핑막(240)을 제거한다. 여기서, 셀 영역의 게이트 배리어 메탈층(250)을 제거하는 공정은 주변회로 영역의 게이트 전극 형성 후에 진행되는 틸트 임플란트 및 새도잉 효과에 영향을 주지 않으므로, 셀 영역과 주변회로 영역 모두 원하는 효과를 얻을 수 있다.
도 3f를 참조하면, 비트라인 제 1 도전층(235)을 포함하는 반도체 기판(200) 전체 상부에 비트라인 제 2 도전층(255)을 형성한다. 비트라인 제 2 도전층(255)은 주변회로 영역의 게이트 금속층으로 사용되며, 텅스텐을 포함하는 물질로 형성하는 것이 바람직하다. 비트라인 콘택홀(225) 상측에 매립된 비트라인 제 1 도전층(235)과 비트라인 제 2 도전층(255)은 동일한 물질이며 상술한 도 3e의 단계에서 배리어 메탈층이 제거되었으므로 비트라인 제 1 도전층(235)과 비트라인 제 2 도전층(255) 사이에 배리어 메탈층이 제거된 구조를 형성할 수 있다.
도 3g를 참조하면, 비트라인 제 2 도전층(255) 상부에 비트라인 하드마스크 패턴(260)을 형성한다. 비트라인 하드마스크 패턴(260)을 식각 마스크로 비트라인 제 2 도전층(255), 비트라인 제 1 도전층(235) 및 폴리실리콘층(230)을 식각하여 비트라인 콘택플러그(230a) 및 비트라인(263)을 형성한다. 이때, 비트라인(263)과 동시에 식각되어 형성된 비트라인 콘택플러그(230a)는 비트라인 콘택홀(225)의 선폭보다 작은 선폭으로 형성된다. 즉, 비트라인 콘택플러그(230a) 측벽으로 비트라인 콘택홀(225)이 일부 노출된다. 셀 영역에 비트라인(263)이 형성됨과 동시에 주변회로 영역에서는 게이트 전극이 형성된다.
다음으로, 비트라인 콘택플러그(230a) 및 비트라인(263)을 포함하는 전체 표면에 스페이서층(265)을 증착한다. 스페이서층(265)은 질화막으로 형성하며, 비트라인 콘택플러그(230a) 측면에 노출된 비트라인 콘택홀(225)이 완전히 매립되도록 형성하는 것이 바람직하다.
상술한 바와 같이, 비트라인 콘택플러그(230a)가 비트라인 콘택홀(225) 저부에만 형성됨에 따라 비트라인 도전층인 텅스텐층이 비트라인 콘택홀 상측에도 형성되므로 비트라인 도전층의 높이를 증가시킬 수 있어 콘티 저항의 개선이 가능하다. 또한, 셀 영역에 불필요하게 형성되는 배리어 메탈층을 제거함으로써 배리어 메탈층의 높이만큼 비트라인(263)의 전체 높이를 감소시켜 저장전극 콘택플러그와 비트라인이 마주보는 표면적을 감소시킬 수 있다. 이에 따라, 비트라인(263)의 기생캐패시턴스가 감소되는 효과를 얻을 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
200 : 반도체 기판 203 : 활성영역
205 : 측벽 산화막 210 : 소자분리막
2130 : 게이트 라인 215 : 마스크 패턴
220 : 실링막 225 : 비트라인 콘택홀
230 : 폴리실리콘층 230a : 비트라인 콘택플러그
233 : 배리어 메탈층 235 : 비트라인 제 1 도전층
240 : 캡핑막 245 : 게이트 도전층
250 : 게이트 배리어 메탈층 255 : 비트라인 제 2 도전층
260 : 마스크 패턴 263 : 비트라인
265 : 스페이서층

Claims (20)

  1. 반도체 기판 상부에 형성되며, 활성영역을 오픈시키는 콘택홀;
    상기 콘택홀 내의 활성영역과 접속하며, 상기 콘택홀보다 낮은 높이를 갖는 콘택플러그; 및
    상기 콘택플러그와 접속하며 상기 콘택플러그와 동일한 선폭으로 형성된 비트라인
    을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 콘택플러그는 폴리실리콘층을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 비트라인은 비트라인 도전층 및 비트라인 하드마스크층의 적층 구조로 형성된 것을 특징으로 하는 반도체 소자.
  4. 청구항 3에 있어서,
    상기 비트라인 도전층은 텅스텐을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 청구항 3에 있어서,
    상기 비트라인 하드마스크층은 질화막을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 콘택플러그 및 상기 비트라인의 선폭은 상기 콘택홀의 선폭보다 작은 것을 특징으로 하는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 콘택플러그 및 상기 비트라인 측면의 상기 콘택홀 내에 스페이서 물질이 매립된 것을 특징으로 하는 반도체 소자.
  8. 반도체 기판 상부에 활성영역을 오픈시키는 콘택홀을 형성하는 단계;
    상기 콘택홀 저부에 플러그 물질을 형성하는 단계;
    상기 플러그 물질 상부에 상기 콘택홀을 매립하는 비트라인 제 1 도전층을 형성하는 단계;
    상기 비트라인 제 1 도전층을 포함하는 전체 상부에 비트라인 제 2 도전층을 형성하는 단계;
    상기 비트라인 제 2 도전층 상부에 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각 마스크로 상기 비트라인 제 2 도전층, 상기 비트라인 제 1 도전층, 플러그 물질을 식각하여 비트라인 콘택플러그 및 비트라인을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 청구항 8에 있어서,
    상기 콘택홀 저부에 플러그 물질을 형성하는 단계는
    상기 콘택홀을 포함하는 전체 상부에 폴리실리콘층을 형성하는 단계; 및
    에치 백 공정을 진행하여 상기 콘택홀 저부에만 폴리실리콘층을 남기는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 청구항 8에 있어서,
    상기 플러그 물질 상부에 배리어메탈층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 청구항 8에 있어서,
    상기 비트라인 제 1 도전층은 텅스텐을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 청구항 8에 있어서,
    상기 비트라인 제 1 도전층을 형성하여 상기 콘택홀을 매립하는 단계 이후,
    상기 비트라인 제 1 도전층을 포함하는 전체 상부에 게이트 도전층 및 배리어 메탈층을 형성하는 단계;
    상기 배리어 메탈층 상부에 셀 영역을 오픈시키는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 상기 셀 영역의 상기 배리어 메탈층 및 상기 게이트 도전층을 제거하는 단계; 및
    상기 마스크 패턴을 제거하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 청구항 12에 있어서,
    상기 게이트 도전층은 폴리실리콘층을 포함하며, 상기 배리어 메탈층은 텅스텐 실리사이드를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 청구항 8에 있어서,
    상기 비트라인 제 2 도전층은 상기 비트라인 제 1 도전층과 동일한 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 청구항 8에 있어서,
    상기 비트라인 제 2 도전층은 텅스텐을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 청구항 8에 있어서,
    상기 마스크 패턴을 형성하는 단계에서
    상기 마스크 패턴은 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 청구항 8에 있어서,
    상기 비트라인 콘택플러그 및 비트라인을 형성하는 단계에서
    상기 비트라인 콘택플러그 및 상기 비트라인의 형성과 동시에 주변회로 영역에 게이트 전극을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 청구항 8에 있어서,
    상기 비트라인 콘택플러그 및 비트라인을 형성하는 단계에서
    상기 비트라인 콘택플러그 및 상기 비트라인의 선폭은 상기 콘택홀의 선폭보다 작게 형성되어 상기 콘택홀 측면이 노출되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 청구항 18에 있어서,
    상기 비트라인 콘택플러그 및 비트라인을 형성하는 단계 이후,
    상기 비트라인 콘택플러그 및 비트라인을 포함하는 전체 표면에 스페이서 물질을 증착하는 단계를 더 포함하며, 상기 스페이서 물질은 상기 노출된 콘택홀 내에 매립되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 청구항 19에 있어서,
    상기 스페이서 물질은 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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