CN107256889B - 晶体管、半导体器件以及半导体模块 - Google Patents

晶体管、半导体器件以及半导体模块 Download PDF

Info

Publication number
CN107256889B
CN107256889B CN201710696917.3A CN201710696917A CN107256889B CN 107256889 B CN107256889 B CN 107256889B CN 201710696917 A CN201710696917 A CN 201710696917A CN 107256889 B CN107256889 B CN 107256889B
Authority
CN
China
Prior art keywords
gate
conductive pattern
metal
active region
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710696917.3A
Other languages
English (en)
Other versions
CN107256889A (zh
Inventor
许基宰
山田悟
林濬熙
张成豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107256889A publication Critical patent/CN107256889A/zh
Application granted granted Critical
Publication of CN107256889B publication Critical patent/CN107256889B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

本发明提供了晶体管、半导体器件以及半导体模块，具体提供了一种包括埋设的单元阵列晶体管的半导体器件和包括该半导体器件的电子器件。所述半导体器件包括衬底中的场区，并且场区限定了有源区。第一源极/漏极区和第二源极/漏极区处于有源区中。栅极沟槽处于第一源极/漏极区和第二源极/漏极区之间，并且处于有源区和场区中。栅极结构处于栅极沟槽内。栅极结构包括栅极电极、栅极电极上的绝缘栅极加盖图案、栅极电极与有源区之间的栅极电介质以及绝缘栅极加盖图案与有源区之间的含金属绝缘材料层。

Description

晶体管、半导体器件以及半导体模块
本申请是基于申请日为2013年3月29日、申请号为201310108221.6、发明创造名称为“晶体管、半导体器件以及半导体模块”的中国专利申请的分案申请。
技术领域
本公开内容总体上涉及电子装置领域，更具体来说涉及半导体器件。
背景技术
随着半导体器件的集成密度的提高，3维晶体管表现出与具有较长沟道长度的平面晶体管不相关联的电属性。具体来说，源极/漏极区中的漏电流导致包括3维晶体管作为开关器件的半导体器件的特性恶化。
发明内容
根据各个实施例的半导体器件可以包括衬底中的有源区以及限定了有源区的场区。半导体器件还可以包括有源区中的第一源极/漏极区和第二源极/漏极区。半导体器件还可以包括有源区和场区中的栅极沟槽，并且栅极沟槽可以处在有源区中的第一源极/漏极区和第二源极/漏极区之间。半导体器件还可以包括栅极沟槽内的栅极结构。根据各个实施例，栅极结构可以包括栅极电极、栅极电极与有源区之间的栅极电介质、栅极电极上的绝缘栅极加盖图案以及绝缘栅极加盖图案与有源区之间的含金属绝缘材料层。此外，含金属绝缘材料层可以至少部分地处在栅极沟槽内。
在各个实施例中，第一源极/漏极区和第二源极/漏极区可以具有N型导电类型，并且含金属绝缘材料层可以包括这样的金属，该金属的费米能离有源区的能带图的导带比离有源区的能带图的价带更近。
根据各个实施例，第一源极/漏极区和第二源极/漏极区可以具有P型导电类型，并且含金属绝缘材料层可以包括这样的金属，该金属的费米能离有源区的能带图的价带比离有源区的能带图的导带更近。
在各个实施例中，第二源极/漏极区与第一源极/漏极区相比可以具有更浅的结结构。
根据各个实施例中，半导体器件还可以包括电连接到第一源极/漏极区的位线结构，以及电连接到第二源极/漏极区的电容器结构。
根据各个实施例的半导体器件可以包括衬底中的有源区，以及有源区中的第一源极/漏极区和第二源极/漏极区。半导体器件还可以包括有源区中的栅极沟槽，其处在第一源极/漏极区与第二源极/漏极区之间。半导体器件还可以包括栅极沟槽内的栅极结构。栅极结构可以包括可以与第一源极/漏极区和第二源极/漏极区至少部分地重叠的栅极电极，以及处于栅极电极上并且处于栅极沟槽内的含金属绝缘材料层。含金属绝缘材料层可以与第一源极/漏极区和第二源极/漏极区至少部分地重叠，并且栅极电介质处于栅极电极与有源区之间。此外，栅极电极可以包括这样的导电材料，该导电材料的费米能离有源区的禁带中央能量(mid-gap energy)比离有源区的能带图的价带或导带更近，并且该导电材料可以具有第一功函数。含金属绝缘材料层可以包括可以具有第二功函数的金属，第二功函数小于第一功函数的。
根据各个实施例中，含金属绝缘材料层可以包括含有不同于栅极电介质的材料的电介质材料。此外，在各个实施例中，含金属绝缘材料层可以包括偶极层。
根据各个实施例的半导体器件可以包括衬底中的场区，并且场区限定了单元有源区和外围有源区。半导体器件还可以包括单元有源区中的第一单元源极/漏极区和第二单元源极/漏极区。半导体器件还可以包括单元有源区中的处于第一单元源极/漏极区与第二单元源极/漏极区之间的单元栅极沟槽，以及单元栅极沟槽内的单元栅极结构。此外，半导体器件可以包括外围有源区中的第一外围源极/漏极区和第二外围源极/漏极区，以及外围有源区上的外围栅极结构。根据各个实施例，外围栅极结构可以包括外围栅极电介质和外围栅极电极。在各个实施例中，单元栅极结构可以包括顺序地层叠的单元栅极电极和绝缘单元栅极加盖图案、单元栅极电极与单元有源区之间的单元栅极电介质以及处于单元栅极电极上并且处于单元栅极沟槽内的含金属绝缘材料层。含金属绝缘材料层可以与第一源极/漏极区和第二源极/漏极区至少部分地重叠，并且包括不同于单元栅极电介质的金属。
根据各个实施例，单元栅极电极可以包括这样的导电材料，该导电材料的费米能离单元有源区的禁带中央能量比离单元有源区的能带图的价带或导带更近，并且含金属绝缘材料层中的金属的费米能离单元有源区的价带或导带比离单元有源区的禁带中央能量更近。
根据各个实施例的晶体管可以包括半导体衬底中的有源区。晶体管还可以包括有源区中的栅极结构，以及有源区中的栅极结构的两侧上的源极/漏极区。此外，栅极结构可以包括有源区上的栅极电介质、栅极电介质上的栅极电极、栅极电极上的绝缘加盖图案以及绝缘加盖图案与源极/漏极区之间的绝缘偶极层。
在各个实施例中，绝缘偶极层可以与源极/漏极区至少部分地重叠。
根据各个实施例，绝缘偶极层可以包括不同于栅极电介质的金属，并且包括在绝缘偶极层中的金属的费米能离有源区的能带图的能带边缘比离有源区的能带图的禁带中央能量更近。
根据各个实施例的晶体管可以包括栅极结构。在各个实施例中，栅极结构可以包括顺序地层叠在半导体衬底的有源区中的栅极电介质和栅极电极。晶体管还可以包括处于有源区中的栅极电极的两侧上的源极/漏极区。晶体管还可以包括处于栅极电极的两侧上的源极/漏极区上的绝缘偶极层。此外，绝缘偶极层可以与源极/漏极区至少部分地重叠，并且绝缘偶极层可以包括不同于栅极电介质的金属。
在各个实施例中，偶极层中的金属的费米能离有源区的能带边缘比离有源区的禁带中央能量更近。
根据各个实施例的半导体器件可以包括在衬底中限定了有源区的场区。半导体器件还可以包括有源区中的第一源极/漏极区和第二源极/漏极区。半导体器件还可以包括有源区和场区中的栅极沟槽，并且栅极沟槽可以处于第一源极/漏极区和第二源极/漏极区之间。半导体器件还可以包括栅极沟槽内的栅极结构。栅极结构可以包括在栅极沟槽内具有第一导电图案和第二导电图案的栅极电极、栅极电极上的绝缘栅极加盖图案以及栅极电极与有源区之间的栅极电介质。根据各个实施例，第一导电图案的费米能与第二导电图案的费米能相比可以离有源区的能带图的禁带中央能量更近。第一导电图案可以包括其水平宽度大于第二导电图案的水平宽度的部分。此外，第二导电图案的垂直厚度可以小于第一导电图案的垂直厚度，并且可以处于高于第一导电图案的底表面的水平。
在各个实施例中，第二导电图案的费米能离有源区的导带或价带比离有源区的禁带中央能量更近，并且第一导电图案的费米能离有源区的禁带中央能量比离有源区的导带或价带更近。
根据各个实施例，第二导电图案可以处于第一导电图案的上侧表面与有源区之间。
根据各个实施例的半导体器件可以包括处于半导体衬底中并且限定了有源区的场区。半导体器件还可以包括处于有源区中并且彼此间隔开的第一源极/漏极区和第二源极/漏极区。半导体器件还可以包括有源区中的栅极沟槽，其处于第一源极/漏极区与第二源极/漏极区之间并且被配置成延伸到场区中。半导体器件还可以包括栅极沟槽内的栅极结构。栅极结构可以包括栅极电极，其包括下方势垒导电图案、第一导电图案、上方势垒导电图案以及第二导电图案。栅极电极可以处于低于有源区的顶表面的水平。半导体器件还可以包括栅极电极上的绝缘栅极加盖图案，以及栅极电极与有源区之间的栅极电介质。在各个实施例中，下方势垒导电图案可以覆盖第一导电图案的底表面并且延伸到第一导电图案的一侧。根据各个实施例，第二导电图案可以包括处于下方势垒导电图案上并且处于第一导电图案的上侧表面上的一部分，并且上方势垒导电图案可以覆盖第二导电图案的底部和侧面。
在各个实施例中，第一导电图案的费米能与第二导电图案的费米能相比可以离有源区的能带图的禁带中央能量更近。
根据各个实施例的半导体器件可以包括模块衬底和模块衬底上的半导体器件。根据各个实施例，半导体器件可以包括在衬底中限定了有源区的场区。半导体器件还可以包括有源区中的第一源极/漏极区和第二源极/漏极区。半导体器件还可以包括有源区和场区中的处于第一源极/漏极区和第二源极/漏极区之间的栅极沟槽。半导体器件还可以包括栅极沟槽内的栅极结构。栅极结构可以包括栅极电极、栅极电极上的绝缘栅极加盖图案、栅极电极与有源区之间的栅极电介质以及绝缘栅极加盖图案与有源区之间的含金属绝缘材料层。在各个实施例中，含金属绝缘材料层可以至少部分地处于栅极沟槽内，并且包括不同于栅极电介质的金属。
根据各个实施例的半导体器件可以包括衬底中的有源区，以及有源区中的第一源极/漏极区、第二源极/漏极区和第一源极/漏极区与第二源极/漏极区之间的沟道区。半导体器件还可以包括处于第一和第二源极/漏极区之间的栅极沟槽，栅极沟槽具有限定沟槽开口的侧面。半导体器件还可以包括栅极沟槽内的栅极结构。此外，栅极结构可以包括具有第一栅极电极部分和第二栅极电极部分栅极电极，第一栅极电极部分与第一源极/漏极区和第二源极/漏极区重叠，第二栅极电极部分与沟道区重叠。栅极结构还可以包括栅极电极与有源区之间的栅极电介质。栅极结构还可以包括栅极电极上的绝缘栅极加盖图案，绝缘栅极加盖图案处于沟槽开口与栅极电极之间。栅极结构还可以包括补充栅极电极图案，其与第一和第二源极/漏极区至少部分地重叠，并且补充栅极电极图案被配置成提供第一栅极电极部分与第一和第二源极/漏极区的功函数之间的差，该差小于第二栅极电极部分与第一和第二源极/漏极区的功函数之间的差。
在各个实施例中，第二栅极电极部分的费米能离有源区的能带图的禁带中央能量比离有源区的导带或价带更近。
根据各个实施例，第二栅极电极部分的费米能离有源区的能带图的禁带中央能量比离有源区的导带或价带更近。
在各个实施例中，补充栅极电极图案可以包括含金属绝缘材料层。根据各个实施例，含金属绝缘材料层可以包括偶极层。
根据各个实施例，第一栅极电极部分可以包括与第一源极/漏极区和第二源极/漏极区重叠的导电图案，并且导电图案的功函数可以不同于第二栅极电极部分的功函数。
在各个实施例中，第一源极/漏极区和第二源极/漏极区可以具有N型导电类型，并且导电图案的费米能离有源区的能带图的导带比离有源区的能带图的禁带中央能量更近。
根据各个实施例，第一源极/漏极区和第二源极/漏极区可以具有P型导电类型，并且导电图案的费米能离有源区的能带图的价带比离有源区的能带图的禁带中央能量更近。
在各个实施例中，补充栅极电极图案可以包括第一栅极电极部分内的导电图案，并且导电图案的功函数可以不同于第二栅极电极部分的功函数。
根据各个实施例，第一源极/漏极区和第二源极/漏极区可以具有N型导电类型，并且导电图案的费米能离有源区的能带图的导带比离有源区的能带图的禁带中央能量更近。
在各个实施例中，第一源极/漏极区和第二源极/漏极区可以具有P型导电类型，并且导电图案的费米能离有源区的能带图的价带比离有源区的能带图的禁带中央能量更近。
根据各个实施例，第二栅极电极部分的费米能离有源区的能带图的禁带中央能量比离有源区的导带或价带更近。
根据各个实施例的半导体器件可以包括衬底中的有源区，以及有源区中的第一源极/漏极区、第二源极/漏极区和第一源极/漏极区与第二源极/漏极区之间的沟道区。半导体器件还可以包括处于第一源极/漏极区和第二源极/漏极区之间的栅极沟槽。栅极沟槽可以具有限定沟槽开口的侧面。半导体器件还可以包括栅极沟槽内的栅极结构。栅极结构可以包括栅极电极，栅极电极可以包括第一导电图案和第二导电图案，第一导电图案具有与第一源极/漏极区和第二源极/漏极区重叠的一部分，第二导电图案具有与沟道区重叠的一部分。第一导电图案可以处于沟槽开口与第二导电图案之间。栅极结构还可以包括栅极电极与有源区之间的栅极电介质。栅极结构还可以包括栅极电极上的绝缘栅极加盖图案，并且绝缘栅极加盖图案可以处于沟槽开口与栅极电极之间。根据各个实施例，第一导电图案与第一和第二源极/漏极区的功函数之间的差可以小于第二导电图案与第一和第二源极/漏极区的功函数之间的差。
在各个实施例中，第二导电图案的费米能离有源区的能带图的禁带中央能量比离有源区的导带或价带更近。
根据各个实施例，第一源极/漏极区和第二源极/漏极区可以具有N型导电类型，并且第一导电图案的费米能离有源区的能带图的导带比离有源区的能带图的禁带中央能量更近。
在各个实施例中，第一源极/漏极区和第二源极/漏极区可以具有P型导电类型，并且第一导电图案的费米能离有源区的能带图的价带比离有源区的能带图的禁带中央能量更近。
根据各个实施例，半导体器件可以包括栅极电极与绝缘栅极加盖图案之间的含金属绝缘材料层。含金属绝缘材料层可以与第一源极/漏极区和第二源极/漏极区重叠，并且可以包括其导电类型与第一和第二源极/漏极区的导电类型完全相同的金属。
在各个实施例中，含金属绝缘材料层可以包括偶极层。
根据各个实施例，含金属绝缘材料层可以处于绝缘栅极加盖图案与第一源极/漏极区和第二源极/漏极区之间的栅极电介质的一部分中。
在详细描述部分和附图中包括了其他实施例的细节。
附图说明
通过对于如附图中所示的本发明构思的实施例的更加具体的描述，本发明构思的前述和其他特征及优点将变得显而易见，在附图中，相同的附图标记在不同视图中始终指代相同的部件。附图不一定是按比例绘制的，相反对于图示出本发明构思的原理进行了强调。在附图中：
图1是根据本发明构思的一个实施例的半导体器件的平面图；
图2是根据本发明构思的一个实施例的半导体器件的剖面图；
图3是根据本发明构思的一个实施例的半导体器件的剖面图；
图4A到图4C是图3的一部分的局部放大视图；
图5是根据本发明构思的一个实施例的半导体器件的剖面图；
图6是图5的一部分的局部放大视图；
图7是根据本发明构思的一个实施例的半导体器件的剖面图；
图8是图7的一部分的局部放大视图；
图9是根据本发明构思的一个实施例的半导体器件的剖面图；
图10是图9的一部分的局部放大视图；
图11是根据本发明构思的一个实施例的半导体器件的剖面图；
图12、图13A和图13B是根据本发明构思的一个实施例的半导体器件的剖面图；
图14是下方栅极电极和有源区的能带图；
图15A是上方栅极电极和N型源极/漏极区的能带图；
图15B是上方栅极电极和P型源极/漏极区的能带图；
图16到图32是根据本发明构思的一个实施例的半导体器件的剖面图；
图33A到图33C是NMOS晶体管的栅极电极的概念能带图；
图34A到图34C是PMOS晶体管的栅极电极的概念能带图；
图35A到图37B是根据本发明构思的一个实施例的半导体器件的剖面图；
图38是根据本发明构思的一个实施例的半导体器件的平面图；
图39是根据本发明构思的一个实施例的半导体器件的剖面图；
图40A和图40B是根据本发明构思的一个实施例的半导体器件的图示；
图41到图62B是根据本发明构思的一个实施例的半导体器件的剖面图；
图63是根据本发明构思的一个实施例的半导体器件的平面图；
图64到图72是根据本发明构思的一个实施例的半导体器件的剖面图；
图73A到图73C是示出了根据本发明构思的一个实施例的半导体器件的制作方法的处理流程图；
图74A到图74O是示出了根据本发明构思的一个实施例的半导体器件的制作方法的剖面图；
图75是示出了根据本发明构思的一个实施例的半导体器件的制作方法的处理流程图；
图76A到图76C是示出了根据本发明构思的一个实施例的半导体器件的制作方法的剖面图；
图77是示出了根据本发明构思的一个实施例的半导体器件的制作方法的处理流程图；
图78A到图78D是示出了根据本发明构思的一个实施例的半导体器件的制作方法的剖面图；
图79是示出了根据本发明构思的一个实施例的半导体器件的制作方法的处理流程图；
图80A到图80E是示出了根据本发明构思的一个实施例的半导体器件的制作方法的剖面图；
图81是示出了根据本发明构思的一个实施例的半导体器件的制作方法的处理流程图；
图82A到图82E是示出了根据本发明构思的一个实施例的半导体器件的制作方法的剖面图；
图83A和图83B是示出了根据本发明构思的一个实施例的半导体器件的制作方法的剖面图；
图84A和图84B是示出了根据本发明构思的一个实施例的半导体器件的制作方法的剖面图；
图85是示出了根据本发明构思的一个实施例的半导体器件的制作方法的处理流程图；
图86A到图86C是示出了根据本发明构思的一个实施例的半导体器件的制作方法的剖面图；
图87和图88是分别示出了根据本发明构思的一个实施例的半导体器件的制作方法的剖面图；
图89A到图89E是示出了根据本发明构思的一个实施例的半导体器件的制作方法的剖面图；
图90A和图90B是示出了根据本发明构思的一个实施例的半导体器件的制作方法的剖面图；
图91是示出了根据本发明构思的一个实施例的半导体器件的制作方法的处理流程图；
图92A到图92C是示出了根据本发明构思的一个实施例的半导体器件的制作方法的剖面图；
图93和图94是分别示出了根据本发明构思的一个实施例的半导体器件的制作方法的剖面图；
图95是示出了根据本发明构思的一个实施例的半导体器件的制作方法的处理流程图；
图96A到图96F是示出了根据本发明构思的一个实施例的半导体器件的制作方法的剖面图；
图97和图98是分别示出了根据本发明构思的一个实施例的半导体器件的制作方法的剖面图；
图99是示出了根据本发明构思的一个实施例的半导体器件的制作方法的处理流程图；
图100A到图100D是示出了根据本发明构思的一个实施例的半导体器件的制作方法的剖面图；
图101和图102是分别示出了根据本发明构思的一个实施例的半导体器件的制作方法的剖面图；
图103是示出了根据本发明构思的一个实施例的半导体器件的制作方法的处理流程图；
图104A到图104C是示出了根据本发明构思的一个实施例的半导体器件的制作方法的剖面图；
图105和图106是分别示出了根据本发明构思的一个实施例的半导体器件的制作方法的剖面图；
图107是示出了根据本发明构思的一个实施例的半导体器件的制作方法的处理流程图；
图108A和图108B是示出了根据本发明构思的一个实施例的半导体器件的制作方法的剖面图；
图109是示出了根据本发明构思的一个实施例的半导体器件的制作方法的处理流程图；
图110是包括根据本发明构思的一个实施例的半导体器件的存储器模块的示意图；
图111是包括根据本发明构思的一个实施例的半导体器件的半导体模块的示意图；
图112是包括根据本发明构思的各个实施例的各种半导体封装件的一个电子系统的概念方框图；
图113是包括根据本发明构思的一个实施例的半导体器件的另一个电子系统的示意性方框图；以及
图114是包括根据本发明构思的一个实施例的半导体器件的移动无线电话的示意图。
具体实施方式
下面将参照附图来描述示例性实施例。但是本发明构思可以通过不同形式来具体实现，并且不应当被理解成限制到这里所阐述的实施例。相反，提供这些实施例是为了使得本公开内容透彻且完整，并且将向本领域技术人员完全传达本发明构思的范围。在附图中，为了清楚起见夸大了各层和各个区的尺寸和相对尺寸。相同的附图标记始终指代相同的元件。
在这里将参照作为本发明构思的理想化实施例的示意性图示的剖面图、平面图和方框图来描述本发明构思的实施例。因此，例如作为制造技术和/或容差的结果可以预期与图示的形状有所不同。因此，本发明构思的实施例不应当被理解成受限于这里所图示出的区的具体形状，而是应当包括例如作为制造的结果而导致的形状偏差。举例来说，被图示为矩形的蚀刻区域通常将具有圆化或弯曲特征。因此，图中所示出的区域是示意性的，并且其形状不意图示出器件区域的实际形状并且不意图限制本发明构思的范围。
在附图中，为了清楚起见夸大了各层和各个区的厚度。还应当理解的是，当提到一层处于另一层或衬底“上”时，其可以直接处于该另一层或衬底上，或者还可以存在中间层。由相同附图标记标示的各个部分始终指代相同的组件。
为了易于描述如图中所示的一个元件或特征与另一个(多个)元件或特征的关系，在这里可以使用例如“顶端”、“底端”、“顶表面”、“底表面”、“上方”、“下方”等空间相对术语。应当理解的是，所述空间相对术语意图涵盖除了图中所描绘的指向之外的器件在使用或操作中的不同方位。举例来说，如果图中的器件被翻转，则被描述为相对于其他元件或特征处于“下方”的元件的方位将是相对于所述其他元件或特征处于“上方”。因此，示例性术语“下方”可以同时涵盖下方和上方的方位。还可以令器件处于其他方位(旋转90度或处于其他方位)并且相应地解释这里所使用的空间相对描述词。
此外，例如“上方”、“中间”、“下方”等术语被用来在组件的相对位置之间进行区分，但是本发明构思不限于这些术语。相应地，例如“上方”、“中间”、“下方”等术语可以被称为“第一”、“第二”、“第三”等等，并且被用来描述说明书的各个组件。
应当理解的是，虽然在这里可以使用第一、第二等术语来描述各个元件、组件、区域、层和/或部分，这些元件、组件、区域、层和/或部分不应当受限于这些术语。因此，下面讨论的第一元件、组件、区域、层或部分也可以被称作第二元件、组件、区域、层或部分，而不会背离本发明构思的教导。
这里所使用的术语仅仅是为了描述具体实施例，而不意图限制本发明构思。
除非上下文清楚地另有所指，否则这里所使用的单数形式“一”、“一个”和“该”也意图包括复数形式。还应当理解的是，在本说明书中所使用的术语“包括”和/或“包含”表明所述特征、整数、步骤、操作、元件和/或组件的存在，而不排除存在或添加一个或更多其他特征、整数、步骤、操作、元件、组件和/或其组合。
除非另行定义，否则这里所使用的所有术语(其中包括技术和科学术语)具有与本发明构思所属领域的技术人员通常所理解的相同含义。还应当理解的是，比如在常用字典中所定义的术语应当被解释为具有与其在相关领域和本说明书的情境中一致的含义，而不应当按照理想化或过于正式的意义来解释(除非在这里明确地如此定义)。
图1是根据本发明构思的一个实施例的半导体器件的平面图，图2是根据本发明构思的一个实施例的半导体器件的剖面图。在图2中，部分“A”标示沿着图1的I-I'线取得的截面，部分“B”标示沿着图1的II-II'线取得的截面，并且部分“C”标示沿着图1的III-III'线取得的截面。
下面将参照图1和图2描述根据本发明构思的一个实施例的半导体器件。
参照图1和图2，可以制备衬底1。衬底1可以是半导体衬底。衬底1可以是硅衬底。可以在衬底1中形成限定了有源区9的场区7。场区7可以是浅槽隔离(STI)区。举例来说，场区7可以包括形成在衬底1中的场沟槽3以及填充场沟槽3的绝缘材料图案5。绝缘材料图案5可以包括氧化硅。有源区9可以具有第一导电类型。第一导电类型可以是P型或N型导电类型。
可以在衬底1中形成栅极沟槽18。栅极沟槽18可以包括跨越有源区9形成的第一部分18a，以及形成在场区7中的第二部分18b。栅极沟槽18可以从跨越有源区9形成的第一部分18a连续地延伸到场区7的第二部分18b中。在栅极沟槽18中，第一部分18a和第二部分18b的底部区域可以布置在不同的水平。举例来说，在栅极沟槽18中，有源区9中布置的第一部分18a的底部区域19a可以被布置在比场区7中布置的第二部分18b的底部区域19b更高的水平。有源区9的侧表面的一部分9s可以通过栅极沟槽18暴露出来。举例来说，由于栅极沟槽18的第一部分18a和第二部分18b之间的阶梯差，布置在栅极沟槽18的第一部分18a和第二部分18b之间的有源区9的侧部9s可以被暴露出来。
可以在栅极沟槽18内形成栅极结构GS。一个有源区9可以包括通过彼此邻近地布置的一对栅极结构GS分开的三个柱。举例来说，一个有源区9可以包括一个第一有源柱9a和跨过第一有源柱9a彼此相对地布置的两个有源柱9b。第一有源柱9a和第二有源柱9b可以被布置在有源区9的上方区域中。第一有源柱9a和第二有源柱9b可以被布置在栅极结构GS附近。第一有源柱9a和第二有源柱9b可以通过有源区9的下方区域彼此电连接。通过栅极沟槽18暴露出的有源区9的侧表面的部分9s可以被栅极结构GS覆盖。可以在有源区9的第一有源柱9a中形成第一源极/漏极区60。可以在有源区9的第二有源柱9b中形成第二源极/漏极区87。第一源极/漏极区60和第二源极/漏极区87可以具有与有源区9相同的导电类型和不同的导电类型。举例来说，当有源区9具有第一导电类型时，第一源极/漏极区60和第二源极/漏极区87可以具有不同于第一导电类型的第二导电类型。举例来说，当第一导电类型是P型导电类型时，第二导电类型可以是N型导电类型。在另一种情况中，当第一导电类型是N型导电类型时，第二导电类型可以是P型导电类型。
第一源极/漏极区60和第二源极/漏极区87可以具有非对称结构。举例来说，第一源极/漏极区60可以形成比第二源极/漏极区87更深的结，并且第二源极/漏极区87可以形成比第一源极/漏极区60更浅的结。
第一源极/漏极区60和第二源极/漏极区87可以在第一有源柱9a和第二有源柱9b中形成PN结。举例来说，第一源极/漏极区60可以在第一有源柱9a中形成具有第一深度D1的PN结，并且第二源极/漏极区87在第二有源柱9b中形成具有小于第一深度D1的第二深度D2。
第一源极/漏极区60和第二源极/漏极区87以及布置在有源区9中的栅极结构GS可以构成一个晶体管TR。晶体管TR的沟道区CH可以包括第一沟道区CH1、第二沟道区CH2以及第三沟道区CH3。第一沟道区CH1可以被形成在第一有源柱9a中并且被布置在第一源极/漏极区60之下。第二沟道区CH2可以被形成在第二有源柱9b中并且被布置在第二源极/漏极区87之下。第三沟道区CH3可以被形成在第一有源柱9a和第二有源柱9b之间的有源区9中。第三沟道区CH3可以被形成在有源区9中并且处于栅极结构GS的底部区域之下。
如果栅极结构GS有一部分被布置在与第一源极/漏极区60和第二源极/漏极区87相同的水平，则栅极结构GS可以有一部分与具有第一深度D1和第二深度D2的第一源极/漏极区60和第二源极/漏极区87重叠。如果栅极结构GS有一部分被布置在与沟道区CH相同的水平，则栅极结构GS还可以有一部分与晶体管TR的沟道区CH重叠。
位线结构69可以被形成在第一源极/漏极区60上并且电连接到第一源极/漏极区60。位线结构69可以包括顺序地层叠的位线63和位线加盖图案66，以及布置在位线63与第一源极/漏极区60之间的位线接触结构54。
电容器结构98可以被形成在第二源极/漏极区87上并且电连接到第二源极/漏极区87。电容器接触结构90可以被形成在电容器结构98与第二源极/漏极区87之间。
电容器结构98可以包括布置在电容器接触结构90上的第一电极93、布置在第一电极93上的储存电介质材料95以及布置在储存电介质材料95上的第二电极97。
当晶体管TR被关断同时有电荷储存在电容器结构98中时，栅极结构GS可以包括这样的组件，该组件能够抑制储存在电容器结构98中的电荷数量由于第二源极/漏极区87中的漏电流而丢失。
后面将描述参照图3到图28B描述包括栅极结构GS的半导体器件。图3到图28B是示出了图1和图2的栅极结构GS的图示。在图3、图5、图7、图9、图11、图12、图13A、图13B、图16到图32以及图35A到图37B中，部分“A”对应于图2的部分“A”，部分“B”对应于图2的部分“B”，并且部分“C”对应于图2的部分“C”。
首先将参照图1到图3描述根据本发明构思的一个实施例的半导体器件。
参照图1到图3，图2的栅极结构GS可以包括栅极结构48(GS)，其包括栅极电介质24、栅极电极36、含金属绝缘材料层(或者含金属材料层)39以及绝缘栅极加盖图案45。栅极结构48(GS)可以被形成在栅极沟槽18内。栅极电极36可以被形成为部分地填充栅极沟槽18。栅极电极36可以包括布置在与第一源极/漏极区60和第二源极/漏极区87的一些部分相同的水平的一部分。栅极电极36可以部分地与第一源极/漏极区60和第二源极/漏极区87重叠，其中栅极电极36被布置在与第一源极/漏极区60和第二源极/漏极区87的一些部分相同的水平。栅极电极36可以是比如动态随机存取存储器(DRAM)之类的存储器器件的字线。
如在本公开内容中所认识到的那样，如果栅极电极36不与第一源极/漏极区60和第二源极/漏极区87重叠，则可以减小第一源极/漏极区60和第二源极/漏极区87中的漏电流，特别是栅极引发的漏极泄漏(GIDL)。但是不与第一源极/漏极区60和第二源极/漏极区87重叠的栅极电极会减小单元接通电流(Ion)，从而恶化器件的电属性，比如最后数据进入行中的预充电时间(Trdl)。
栅极电极36可以包括第一栅极导电图案27和第二栅极导电图案30。第一栅极导电图案27可以被共形地形成在栅极沟槽18内，第二栅极导电图案30可以被形成在第一栅极导电图案27上以便部分地填充栅极沟槽18。第二栅极导电图案30可以包括其电阻率低于第一栅极导电图案27的导电材料。举例来说，第一栅极导电图案27可以由金属氮化物(例如氮化钛(TiN)或氮化钨(WN))形成，第二栅极导电图案30可以由其电阻率低于金属氮化物的导电材料(例如W或钛铝)形成。
栅极加盖图案45可以被形成在栅极电极36上。栅极加盖图案45可以被布置在栅极电极36上，并且也被布置在栅极沟槽18内。栅极加盖图案45可以由绝缘材料形成。举例来说，栅极加盖图案45可以由氮化硅或氮氧化硅(SiON)形成。栅极加盖图案45可以被布置在与第一源极/漏极区60和第二源极/漏极区87的一些部分相同的水平。
与第一源极/漏极区60和第二源极/漏极区87当中的任一个区87的可以被布置在与栅极电极36相同的水平的一部分相比，该区87的可以被布置在与栅极加盖图案45相同的水平的一部分可以更大。
栅极电介质24可以被形成在栅极电极36与有源区9之间。栅极电介质24可以包括氧化硅或基于氧化硅的材料。举例来说，栅极电介质24可以包括氧化硅或氮(N)掺杂氧化硅。
栅极电介质24可以包括布置在栅极加盖图案45与有源区9之间的一部分。举例来说，栅极电介质24可以被布置在栅极电极36与有源区9之间，并且在栅极加盖图案45与有源区9之间延伸。栅极电介质24可以覆盖栅极电极36的底表面和侧表面，并且可以在栅极加盖图案45与有源区9之间延伸。
含金属材料层39可以包括偶极层。含金属材料层39可以覆盖栅极加盖图案45的底表面和侧表面。含金属材料层39可以由不同于栅极加盖图案45的材料形成，并且覆盖栅极加盖图案45的底表面和侧表面。含金属材料层39可以包括布置在栅极加盖图案45与有源区9之间的第一部分40a、布置在栅极加盖图案45与栅极电极36之间的第二部分40b以及布置在栅极加盖图案45与场区7的绝缘材料图案5之间的第三部分40c。含金属材料层39的第一部分40a可以包括布置在栅极加盖图案45与栅极电介质24之间的一部分。
含金属材料层39的第一到第三部分40a、40b和40c可以由相同的材料形成，并且连续地彼此连接。
含金属材料层39可以是补充栅极电极图案，这是因为含金属材料层39可以被配置成提供栅极电极34的与第一源极/漏极区60和第二源极/漏极区87重叠的一部分与第一源极/漏极区60和第二源极/漏极区87之间的功函数的差，该差小于栅极电极36的与沟道区重叠的一部分与第一源极/漏极区60和第二源极/漏极区87之间的功函数的差。
与第一源极/漏极区60和第二源极/漏极区87当中的任一个区87的可以被布置在与栅极电极36相同的水平的一部分相比，该区87的可以被布置在与含金属材料层39相同的水平的一部分可以更大。与第一源极/漏极区60和第二源极/漏极区87当中的任一个区(例如第二源极/漏极区87)的可以被布置在与栅极电极36相对的一部分相比，第二源极/漏极区87的可以被布置在与含金属材料层39相对的一部分可以更大。可以被布置成与栅极电极36相对的第二源极/漏极区87的一部分可以包括轻度掺杂的区，并且被布置成与含金属材料层39相对的第二源极/漏极区87的一部分可以包括重度掺杂的区。
晶体管TR可以包括栅极结构48(GS)以及第一源极/漏极区60和第二源极/漏极区87。
栅极电极36可以包括这样的导电材料，该导电材料的费米能离有源区9的禁带中央能量比离有源区9的能带图的价带或导带更近，并且该导电材料具有第一功函数。含金属材料层39可以包括不同于栅极电介质24的金属。包含在含金属材料层39中的金属的费米能离有源区9的能带图的能带边缘(例如导带或价带)比离有源区的能带图的禁带中央能量更近。
晶体管TR可以是NMOS晶体管。当晶体管TR是NMOS晶体管时，含金属材料层39可以由包含N型金属的电介质材料形成，所述N型金属的第二功函数小于栅极电极36的第一功函数。在这里，“N型金属”可以指的是这样的金属，该金属的费米能离有源区9的能带图中的导带比离有源区9的能带图中的价带更近。举例来说，含金属材料层39可以由例如镧(La)或镁(Mg)之类的N型金属形成。含金属材料层39可以包括例如La或Mg之类的金属，并且由能够形成偶极的电介质材料形成。举例来说，含金属材料层39可以包括含有氧化镧(LaO)、氧化镁(MgO)、氮氧化镧(LaON)和氮氧化镁(MgON)的至少其中之一的偶极层。
虽然晶体管TR可以是NMOS晶体管，但是本发明构思不限于具有NMOS晶体管的半导体器件。举例来说，本发明构思可以适用于具有PMOS晶体管的半导体器件。举例来说，当晶体管TR是PMOS晶体管时，含金属材料层39可以由包含P型金属的电介质材料形成，所述P型金属的第二功函数大于栅极电极36的第一功函数。在这里，“P型金属”可以指的是其费米能离有源区9的能带图中的价带比离有源区9的能带图中的导带更近的金属。含金属材料层39可以由包含例如铝(Al)、钽(Ta)或铱(Ir)之类的P型金属的电介质材料形成。在PMOS晶体管中，含金属材料层39可以包括例如Al、Ta或Ir之类的P型金属，并且由能够形成偶极的电介质材料形成。举例来说，含金属材料层39可以包括含有氧化铝(AlO)、氮氧化铝(AlON)、氧化钽(TaO)、氮氧化钽(TaON)、氧化铱(IrO)和氮氧化铱(IrON)中的一种的偶极层。
晶体管TR可以被用作DRAM器件的单元晶体管。电容器结构98可以被电连接到晶体管TR的第二源极/漏极区87。电容器结构98可以处于已充电状态。在这种情况下，由于已充电的电容器结构98，第二源极/漏极区87可以处于与有正电压施加到第二源极/漏极区87时基本上相同的状态。为了将具有第二源极/漏极区87的晶体管TR保持在关断状态，可以将正电压施加到第一源极/漏极区60并且将负电压施加到栅极电极36。在这里，由于第二源极/漏极区87被置于与为其施加了正电压时相同的状态，因此可以在与第二源极/漏极区87相对布置的含金属材料层39的第一部分40a中形成偶极。形成在含金属材料层39的第一部分40a中的偶极可以抑制第二源极/漏极区87中的漏电流。此外，由于包含在含金属材料层39中的金属具有与第二源极/漏极区87相同的极性，因此可以减小或抑制第二源极/漏极区87中的漏电流。举例来说，当第二源极/漏极区87具有N极性和接近导带的费米能时，所述金属也可以具有N极性以及更接近第二源极/漏极区87的导带的费米能。举例来说，与第二源极/漏极区87相对布置的含金属材料层39的第一部分40a可以使N型第二源极/漏极区87的能带边缘偏移，并且可以抑制由于第二源极/漏极区87中的能带边缘偏移而在第二源极/漏极区87中发生的由能带到能带隧穿所导致的漏电流。相应地，由于含金属材料层39的第一部分40a可以减小或抑制第二源极/漏极区87中的漏电流，因此当晶体管TR被关断时，可以减小或抑制由于第二源极/漏极区87中的漏电流而导致的储存在电容器结构98中的电荷丢失。
与此同时，含金属材料层39的第二部分40b可以与栅极电极36接触。举例来说，含金属材料层39可以与栅极电极36的顶表面和上方边缘接触。为了将晶体管TR保持在关断状态，当将负电压施加到栅极电极36时，可以在含金属材料层39的第二部分40b中形成偶极。形成在含金属材料层39的第二部分40b中的偶极可以改变栅极电极36的顶表面和上方边缘的功函数。由于栅极电极36的顶表面和上方边缘的功函数的改变，可以减小或抑制靠近栅极电极36的上方边缘的第二源极/漏极区87中的漏电流。
图4A是图3的部分“P”的局部放大视图。下面将参照图4A描述根据本发明构思的一个实施例的半导体器件。
参照图4A，栅极电极36可以包括第一边缘部分27e和第二边缘部分30e。在栅极电极36中，第一边缘部分27e和第二边缘部分30e可以被布置在与第二源极/漏极区87的一部分相同的水平。在栅极电极36中，第一边缘部分27e和第二边缘部分30e可以与第二源极/漏极区87水平重叠。
在一些实施例中，“各个组件可以彼此水平重叠”这一表达法可以被解释为意味着“各个组件可以被布置在相同的平面表面上”，或者“各个组件可以被布置在相同的水平”。
栅极电极36的第一边缘部分27e可以是第一栅极导电图案27的靠近第二源极/漏极区87的边缘部分，并且第二边缘部分30e可以是第二栅极导电图案30的靠近第二源极/漏极区87的边缘部分。举例来说，第一边缘部分27e可以是第一栅极导电图案27的靠近有源区9的侧表面与第一栅极导电图案27的顶表面相交的边缘部分，并且第二边缘部分30e可以是第二栅极导电图案30的靠近有源区9的侧表面与第二栅极导电图案30的顶表面相交的边缘部分。
第二边缘部分30e可以是圆形边缘。举例来说，其中第二栅极导电图案30的靠近有源区9的侧表面与第二栅极导电图案30的顶表面相交的第二边缘部分30e的边缘部分可以具有圆形形状或弯曲形状。
在一些实施例中，第二栅极导电图案30的顶表面可以被布置在高于第一栅极导电图案27的顶表面的水平。含金属材料层39a可以被布置在栅极电极36与栅极加盖图案45之间，并且在栅极加盖图案45与有源区9之间延伸。含金属材料层39a可以填充第二栅极导电图案30的上方区域的一个侧表面与栅极电介质24之间的空间。
可以在含金属材料层39a的邻近第二源极/漏极区87的一部分中形成偶极。同样地，含金属材料层39a可以填充第二栅极导电图案30的上方区域的侧表面与栅极电介质24之间的空间。因此，含金属材料层39a可以被形成为围绕第二栅极导电图案30的边缘部分30e。由于含金属材料层39a被形成为围绕第二栅极导电图案30的边缘部分30e，因此可以减小第二源极/漏极区87中的栅极引发的漏极漏电流(GIDL)。
含金属材料层39a可以比栅极电介质24更厚，但是本发明构思不限于此。举例来说，含金属材料层39a可以具有与栅极电介质24基本上相同的厚度，或者比第一栅极电介质24更小的厚度。举例来说，如图4B中所示，含金属材料层39b可以被形成为具有小于栅极电介质24的厚度。图4B的含金属材料层39b可以被形成为具有小于第一栅极导电图案27的厚度。栅极加盖图案45可以被修改成栅极加盖图案45b，其具有在第二栅极导电图案30的上方区域的靠近第二源极/漏极区87的侧表面与第二源极/漏极区87之间延伸的一部分。
下面将参照图4C描述根据本发明构思的一个实施例的半导体器件，该图是图3的部分“P”的局部放大视图。
参照图4C，可以提供包括栅极电极36、栅极加盖图案45c、含金属材料层39c和栅极电介质24c的栅极结构48c。栅极电极36和栅极加盖图案45c可以被顺序地层叠。含金属材料层39c可以被布置在栅极加盖图案45c与第二源极/漏极区87之间。栅极电介质24c可以被布置在栅极电极36与有源区9之间。
在一些实施例中，栅极电介质24c可以被布置在第一栅极导电图案27与有源区9之间并且向上延伸。
栅极电介质24c可以具有布置在第一栅极导电图案27与有源区9之间的一部分，以及布置在含金属材料层39c与第二源极/漏极区87之间的一部分。举例来说，栅极电介质24c可以被布置在第一栅极导电图案27与有源区9之间并且在含金属材料层39c与第二源极/漏极区87之间延伸，从而栅极电介质24c可以具有布置在含金属材料层39c与第二源极/漏极区87之间的末端部分24e。
接下来将参照图1、图2、图5和图6描述根据本发明构思的一个实施例的半导体器件。图6是图5的部分“P”的局部放大视图。
参照图1、图2、图5和图6，图2的栅极结构GS可以是包括栅极电介质24'、栅极电极36、含金属绝缘材料层139和绝缘栅极加盖图案145的栅极结构148(GS)。
栅极电极36和栅极加盖图案145可以被顺序地层叠在栅极沟槽18内。栅极电介质24'可以被布置在栅极电极36与有源区9之间。栅极电介质24'可以包括布置在栅极电极36与有源区9之间的第一部分124a，以及布置在栅极加盖图案145与有源区9之间的第二部分124b。含金属材料层139可以被形成在栅极加盖图案145与有源区9之间。含金属材料层139可以被形成在栅极加盖图案145的一个侧表面上。含金属材料层139可以包括第一部分140a和第二部分140b，其中第一部分140a是通过将金属注入到被布置成邻近栅极加盖图案145的侧表面的栅极电介质24'的第二部分124b中而形成的，第二部分140b是通过将金属注入到被布置成邻近栅极加盖图案145的侧表面的场区7的绝缘材料图案5中而形成的。举例来说，含金属材料层139的第一部分140a可以是通过将不同于栅极电介质24'的第一部分124a的金属扩散到栅极电介质24'的第二部分124b中而形成的一个区。含金属材料层139的第二部分140b可以是通过将不同于栅极电介质24'的金属扩散到绝缘材料图案5中而形成的一个区。
含金属材料层139的第一部分140a可以包括与栅极电介质24'的第一部分124a相同的材料，但是不同于栅极电介质24'的第一部分124a的金属。举例来说，当栅极电介质24'的第一部分124a由包含硅和氧的氧化物形成时，含金属材料层139可以由不仅包含硅和氧而且还包含未被包括在栅极电介质24'中的金属的氧化物形成。在另一种情况中，当栅极电介质24'的第一部分124a由包含硅、氮和氧的氧化物形成时，含金属材料层139可以由不仅包含硅、氮和氧而且还包含未被包括在栅极电介质24'的第一部分124a中的金属的氧化物形成。
晶体管TR可以包括栅极结构148(GS)。
当晶体管TR是NMOS晶体管时，包括在栅极结构148(GS)中的含金属材料层139可以由包括N型金属的电介质材料形成，正如参照图3所描述的那样。举例来说，当晶体管TR是NMOS晶体管时，含金属材料层139可以包括例如La或Mg之类的金属，并且由能够形成偶极的电介质材料形成。举例来说，含金属材料层139可以包括至少包含LaO、MgO、LaON和MgON的其中之一的偶极层。当晶体管TR是NMOS晶体管时，含金属材料层139可以由掺杂有La和Mg当中的任一项的氧化硅形成，或者由掺杂有La和Mg当中的任一项的氮氧化硅形成。
当晶体管TR是PMOS晶体管时，包括在栅极结构148(GS)中的含金属材料层139可以由包括P型金属的电介质材料形成，正如参照图3所描述的那样。举例来说，当晶体管TR是PMOS晶体管时，含金属材料层139可以包括例如Al、Ta或Ir之类的P型金属，并且由能够形成偶极的电介质材料形成。举例来说，含金属材料层139可以包括包含AlO、AlON、TaO、TaON、IrO和IrON的其中之一的偶极层。
当晶体管TR是PMOS晶体管时，含金属材料层139可以由掺杂有Al、Ta和Ir当中的任一项的氧化硅形成，或者由掺杂有Al、Ta和Ir当中的任一项的氮氧化硅形成。
栅极结构148(GS)的含金属材料层139可以抑制关断的晶体管TR中的漏电流。由于含金属材料层139可以抑制第二源极/漏极区87中的漏电流，因此当晶体管TR被关断时，可以抑制由于第二源极/漏极区87中的漏电流而导致的储存在电容器结构98中的电荷丢失。
在一些实施例中，含金属材料层139可以在栅极电极36的第一栅极导电图案27与有源区9之间延伸。含金属材料层139的一部分可以被布置在栅极电极36的第一栅极导电图案27的末端部分27e与第二源极/漏极区87之间。处于第一栅极导电图案27的末端部分27e与第二源极/漏极区87之间的含金属材料层139的该部分可以减小或抑制由于形成在第一栅极导电图案27的末端部分27e中的电场而导致的第二源极/漏极区87中的GIDL。
与此同时，掺杂有金属的区域140b可以被形成在可以与栅极加盖图案145接触或邻近的场区7的绝缘材料图案5中。形成在场区7的绝缘材料图案5中的掺杂区140b可以包括与含金属材料层139相同的材料。
接下来将参照图1、图2、图7和图8描述根据本发明构思的一个实施例的半导体器件。图8是图7的部分“P”的局部放大视图。
参照图1、图2、图7和图8，图2的栅极结构GS可以是包括栅极电介质24、栅极电极236、含金属绝缘材料层239和绝缘栅极加盖图案245的栅极结构248(GS)。
栅极电极236可以包括多晶硅(poly-Si)、金属氮化物和金属的至少其中之一。举例来说，栅极电极236可以包括多晶硅、氮化钛(TiN)、钨(W)、钛铝(Ti-Al)合金和氮化钨的至少其中之一。
含金属材料层239可以包括布置在栅极加盖图案245与有源区9之间的第一部分、布置在栅极加盖图案245与栅极电极236之间的第二部分以及布置在栅极加盖图案245与绝缘材料图案5之间的第三部分。
在一些实施例中，栅极电极236可以具有向下凹陷的形状的顶表面。举例来说，如图8中所示，栅极电极236可以具有顶表面236s，其中间部分被布置在低于边缘部分的水平。栅极电极236的上方边缘236e可以邻近或靠近第二源极/漏极区87并且与栅极电介质24接触，并且可以具有相对向上突出的形状。含金属材料层239可以与栅极电极236的顶表面接触，并且被布置在栅极加盖图案245与第二源极/漏极区87之间。
能够形成偶极的含金属材料层239可以与栅极电极236的上方边缘236e接触，并且可以改变栅极电极236的上方边缘236e的功函数。相应地，含金属材料层239可以减小或抑制由于栅极电极236的上方边缘236e而导致的第二源极/漏极区87中的漏电流。
接下来将参照图1、图2、图9和图10描述根据本发明构思的一个实施例的半导体器件。图10是图9的部分“P”的局部放大视图。
参照图1、图2、图9和图10，图2的栅极结构GS可以是包括栅极电介质24'、栅极电极336、含金属材料层339和栅极加盖图案345的栅极结构348(GS)。
栅极电极336和栅极加盖图案345可以被顺序地层叠在栅极沟槽18内。正如参照图6所描述的那样，栅极电介质24'可以包括布置在栅极电极336与有源区9之间的第一部分24a，以及布置在栅极加盖图案345与有源区9之间的第二部分24b。正如参照图6所描述的那样，含金属材料层339可以包括第一部分340a和第二部分340b，其中第一部分340a是通过将金属注入到被布置在栅极加盖图案345的一个侧表面上的栅极电介质24'的第二部分24b中而形成的，第二部分340b是通过将金属注入到与栅极加盖图案345接触的绝缘材料图案5中而形成的。
正如参照图8所描述的那样，栅极电极336的顶表面可以具有向上突出的边缘部分336e。含金属材料层339可以包括布置在栅极电极336的边缘部分336e与第二源极/漏极区87之间的一部分。含金属材料层339的布置在栅极电极336的边缘部分336e与第二源极/漏极区87之间的一部分可以减小或抑制由于栅极电极336的边缘部分336e而导致的第二源极/漏极区87中的漏电流。
接下来将参照图1、图2和图11描述根据本发明构思的一个实施例的半导体器件。
参照图1、图2和图11，图2的栅极结构GS可以是包括栅极电介质24、栅极电极436、含金属绝缘材料层439和绝缘栅极加盖图案445的栅极结构448(GS)。
在栅极沟槽18内可以顺序地层叠栅极电极436、含金属材料层439和栅极加盖图案445。含金属材料层439可以被布置在栅极加盖图案445与栅极电极436之间。栅极电介质24可以包括布置在栅极电极436与有源区9之间的第一部分、布置在含金属材料层439与有源区9之间的第二部分以及布置在栅极加盖图案445与有源区9之间的第三部分。在有源区9中，由第一源极/漏极区60和第二源极/漏极区87形成的PN结可以被布置在低于含金属材料层439的水平。含金属材料层439与第一源极/漏极区60和第二源极/漏极区87水平地重叠。
含金属材料层439可以由能够形成偶极的材料形成。含金属材料层439可以由不同于栅极加盖图案445的材料形成。晶体管TR可以包括栅极结构448(GS)。
晶体管TR可以是NMOS晶体管。当晶体管TR是NMOS晶体管时，含金属材料层439可以包括例如La或Mg之类的N型金属，并且由能够形成偶极的电介质材料形成，正如参照图3所描述的那样。举例来说，含金属材料层439可以包括LaO、MgO、LaON和MgON的至少其中之一。
当晶体管TR是PMOS晶体管时，含金属材料层439可以包括比如Al、Ta或Ir之类的P型金属，并且由能够形成偶极的电介质材料形成，正如参照图3所描述的那样。举例来说，含金属材料层439可以包括AlO、AlON、TaO、TaON、IrO和IrON的其中之一。
接下来将参照图1、图2和图12描述根据本发明构思的一个实施例的半导体器件。
参照图1、图2和图12，图2的栅极结构GS可以是包括栅极电介质24、栅极电极536和栅极加盖图案545的栅极结构548(GS)。
栅极电极536和栅极加盖图案545可以被顺序地层叠。栅极电极24可以包括布置在栅极电极536与有源区9之间的一部分，以及布置在栅极加盖图案545与有源区9之间的一部分。栅极电极536可以包括第一导电图案528和第二导电图案534。
在本说明书中将理解的是，虽然在这里可以使用术语第一、第二等来描述构成栅极电极536的导电图案，但是构成栅极电极536的导电图案不应当受限于这些术语。使用这些术语仅仅是为了将一个元件、组件、区域、层或截面与另一个区域、层或截面进行区分。举例来说，为了区分构成栅极电极536的多个组件当中的每一个，第二导电图案534可以被称作第一导电图案，并且第一导电图案528可以被称作第二导电图案。与此同时，为了区分构成栅极电极536的多个组件当中的每一个，第二导电图案534可以被称作上方栅极导电图案，并且第一导电图案528可以被称作下方栅极导电图案。
第一导电图案528可以由其电阻率低于第二导电图案534的导电材料形成。
第一导电图案528可以由其电阻率低于第二导电图案534并且其功函数不同于第二导电图案534的导电材料形成。第二导电图案534可以被形成在第一导电图案528上。第一导电图案528和第二导电图案534可以被顺序地层叠。栅极沟槽18可以包括布置在有源区9中的第一部分18a和布置在场区7中的第二部分18b。在栅极沟槽18的第一部分18a内，第一导电图案528的垂直厚度t1可以大于第二导电图案534的垂直厚度t2。在栅极沟槽18的第二部分18b内，第一导电图案528的垂直厚度t3可以大于第二导电图案534的垂直厚度t2。栅极加盖图案545的垂直厚度t4可以大于第二导电图案534的垂直厚度t2。
第二导电图案534可以是补充栅极电极图案，这是因为第二导电图案534可以被配置成提供栅极电极536的重叠于第一源极/漏极区60和第二源极/漏极区87的一部分与第一源极/漏极区60和第二源极/漏极区87之间的功函数的差，该差小于栅极电极536的重叠于沟道区的一部分与第一源极/漏极区60和第二源极/漏极区87之间的功函数的差。
在一些实施例中，术语“垂直”可以是指衬底1的表面的法向方向，并且术语“水平”可以是指与衬底1的表面平行的方向。举例来说，术语“垂直厚度”可以是指在衬底表面的法向方向上获得的厚度。相应地，第一导电图案528的垂直厚度t1和t3可以是指第一导电图案528的顶表面与底表面之间的距离，并且第二导电图案534的垂直厚度t2可以是指第二导电图案534的顶表面与底表面之间的距离。在这里，衬底1的表面可以被解释为有源区9的顶表面。
正如参照图2所描述的那样，包括栅极结构536(GS)的晶体管TR可以是例如DRAM之类的存储器器件的单元晶体管，并且电容器结构98可以电连接到第二源极/漏极区87。
第二源极/漏极区87可以包括被配置成与第二导电图案534水平重叠的第一部分R1，以及被配置成与栅极加盖图案545水平重叠的第二部分R2。第二源极/漏极区87的第一部分R1可以被布置成与栅极电极536相对，同时第二源极/漏极区87的第二部分R2可以被布置成与栅极加盖图案545相对。第二源极/漏极区87的第二部分R2的垂直厚度可以大于第二源极/漏极区87的第一部分R1的垂直厚度。第二源极/漏极区87的第一部分R1的任一个区87a的掺杂剂浓度可以低于第二源极/漏极区87的第二部分R2的任一个区87b的掺杂剂浓度。
可以与第二导电图案534水平重叠的第二源极/漏极区87的第一部分R1可以是轻度掺杂区，而可以与栅极加盖图案545水平重叠的第二源极/漏极区87的第二部分R2则可以是具有高于第一部分R1的浓度的重度掺杂区。
在一些实施例中，栅极结构548(GS)可以包括含金属绝缘材料层。下面将参照图13A和图13B描述包括所述含金属绝缘材料层的栅极结构。
首先参照图13A，可以提供包括覆盖栅极加盖图案545的底表面和侧表面的含金属材料层539'的栅极结构548'(GS)。含金属材料层539'可以包括布置在栅极加盖图案545与有源区9之间的第一部分540a、布置在栅极加盖图案545与栅极电极536之间的第二部分540b以及布置在栅极加盖图案545与场区7的绝缘材料图案5之间的第三部分540c。含金属材料层539'可以包括连续材料层。含金属材料层539'可以由与参照图3描述的含金属材料层39基本上相同的材料形成。
接下来参照图13B，可以提供包括形成在栅极加盖图案545的一个侧表面上的含金属材料层539”的栅极结构548”(GS)。含金属材料层539”可以包括形成在布置于栅极加盖图案545与有源区9之间的栅极电介质24'中的第一部分540a'，以及形成在被布置成与栅极加盖图案545邻近或与之接触的绝缘材料图案5中的第二部分540c'。含金属材料层539”可以由与参照图5描述的含金属材料层139基本上相同的材料形成。
在栅极电极536中，第一导电图案528可以被定义为下方栅极电极，而第二导电图案534则可以被定义为上方栅极电极。
可以被定义为下方栅极电极的第一导电图案528可以由禁带中央导电材料形成，而可以被定义为上方栅极电极的第二导电图案534则可以由能带边缘导电材料形成。下面将参照图14、图15A和图15B来描述可以形成栅极电极536的材料。
图14是栅极电极536的第一导电图案(即下方栅极电极528)和被布置成邻近下方栅极电极528的有源区9的示意性能带图。
下面将参照图14描述栅极电极536的第一导电图案(即下方栅极电极)528。
参照图14，与离有源区9的能带图的导带Ec或价带Ev相比，第一导电图案(即下方栅极电极)528的费米能级EFm可以离有源区9的禁带中央能量Emidgap更近。第一导电图案528的费米能级EFm可以等于或接近有源区9的禁带中央能量Emidgap。在能带图中，有源区9的禁带中央能量Emidgap可以被定义为有源区9的导带Ec与价带Ev之间的中央能量。
第一导电图案528可以由其费米能EFm接近有源区9的禁带中央能量Emidgap的导电材料形成。第一导电图案528可以包括其费米能EFm接近有源区9的禁带中央能量Emidgap的导电材料，例如TiN、W、Ti-Al合金和WN的至少其中之一。
包括栅极电极536的晶体管TR可以是NMOS晶体管。但是本发明构思不限于具有NMOS晶体管的半导体器件。举例来说，本发明构思可以适用于具有PMOS晶体管的半导体器件。
下面将参照图15A描述其中晶体管TR是NMOS晶体管的情况，并且将参照图15B描述其中晶体管TR是PMOS晶体管的情况。
首先将参照图15A描述其中晶体管TR是NMOS晶体管的情况。图15A是在其中晶体管TR是NMOS晶体管的情况下示出了上方栅极电极534和与上方栅极电极534水平重叠的源极/漏极区87的示意性能带图。
参照图15A，当晶体管TR是NMOS晶体管时，与上方栅极电极534相对布置的源极/漏极区87的第一部分R1可以具有接近有源区9的导带Ec的费米能。上方栅极电极534可以由其费米能接近源极/漏极区87的第一部分R1的导带Ec的导电材料形成。上方栅极电极534可以由接近N型源极/漏极区87的第一部分R1的导带Ec的能带边缘导电材料形成。举例来说，上方栅极电极534可以由包含La的导电材料层(例如La层)或N型多晶硅层形成。举例来说，上方栅极电极534可以由掺杂有磷(P)和/或砷(As)的多晶硅形成。
第一导电图案528可以由其费米能EFm接近有源区9的禁带中央能量Emidgap的禁带中央导电材料形成，并且第二导电图案534可以由其费米能EFn接近有源区9的导带Ec的能带边缘导电材料形成。
第二导电图案534可以由其功函数Φn-m小于第一导电图案528的功函数Φmid-m的导电材料形成。举例来说，下方栅极电极(即第一导电图案)528可以由例如TiN、W、Ti-Al合金或WN之类的导电材料形成，并且上方栅极电极(即第二导电图案)534可以由包含La的导电材料或N型多晶硅形成。
接下来将参照图15B描述其中晶体管TR是PMOS晶体管的情况。图15B是在其中晶体管TR是PMOS晶体管的情况下示出了上方栅极电极534和与上方栅极电极534水平重叠的源极/漏极区87的示意性能带图。
参照图15B，当晶体管TR是PMOS晶体管时，与上方栅极电极534水平重叠的P型源极/漏极区87的第一部分R1可以具有接近价带Ev的费米能。
上方栅极电极534可以由其费米能EFp接近源极/漏极区87的第一部分R1的价带Ev的导电材料形成。
上方栅极电极534可以由接近P型源极/漏极区87的第一部分R1的价带Ev的能带边缘导电材料形成。举例来说，上方栅极电极534可以由包含铝、钽或铱的导电材料或者P型多晶硅形成。举例来说，上方栅极电极534可以由掺杂有硼(B)的多晶硅形成。
第一导电图案电极528可以由其费米能EFm接近有源区9的禁带中央能量Emidgap的导电材料形成，并且第二栅极电极534可以由其费米能EFp接近有源区9的价带Ev的导电材料形成。
第二导电图案电极534可以由其功函数Φp-m大于第一导电图案电极528的功函数Φmid-m的导电材料形成。举例来说，下方栅极电极(即第一导电图案)528可以由例如TiN、W、Ti-Al合金或WN之类的导电材料形成，并且上方栅极电极(即第二导电图案)534可以由铝(Al)、钽(Ta)、铱(Ir)或P型多晶硅形成。接下来将参照图1、图2和图16来描述根据本发明构思的一个实施例的半导体器件。
参照图1、图2和图16，图2的栅极结构GS可以是包括栅极电介质24、栅极电极536a和绝缘栅极加盖图案545的栅极结构548a(GS)。栅极电极536a和栅极加盖图案545可以被顺序地层叠。栅极电介质24可以包括布置在栅极电极536a与有源区9之间的一部分，以及布置在栅极加盖图案545与有源区9之间的一部分。
栅极电极536a可以包括下方势垒导电图案525、第一导电图案528a、缓冲导电图案530和第二导电图案534a。
第一导电图案528a、缓冲导电图案530和第二导电图案534a可以被顺序地层叠。下方势垒导电图案525可以覆盖第一导电图案528a的底表面和侧表面，并且延伸到缓冲导电图案530的一个侧表面上。下方势垒导电图案525可以被布置在低于第二导电图案534a的水平。
第一导电图案528a的垂直厚度tg1可以大于第二导电图案534a的垂直厚度tg3和缓冲导电图案530的垂直厚度tg2。第二导电图案534a的垂直厚度tg3可以大于缓冲导电图案530的垂直厚度tg2。
缓冲导电图案530可以由其电阻率低于第二导电图案534a并且高于第一导电图案528a的导电材料形成。第一导电图案528a可以由其电阻率低于第二导电图案534a的导电材料形成。下方势垒导电图案525可以由其电阻率高于第一导电图案528a的导电材料形成。举例来说，第二导电图案534a可以由其导电类型与第一源极/漏极区60和第二源极/漏极区87相同的多晶硅形成，并且第一导电图案528a可以由例如钨(W)之类的具有低电阻率的导电材料形成。缓冲导电图案530可以由比如氮化钨或氮化钛之类的金属氮化物形成。此外，下方势垒导电图案525也可以由例如氮化钨或氮化钛之类的金属氮化物形成。
缓冲导电图案530可以被布置在第二导电图案534a与第一导电图案528a之间，并且防止第二导电图案534a与第一导电图案528a彼此直接接触，从而防止由于后续的退火处理而导致在第二导电图案534a与第一导电图案528a之间发生反应。
当晶体管TR是NMOS晶体管时，第二导电图案534a可以由其费米能EFn接近有源区9的导带Ec的导电材料(例如包含La的导电材料或N型多晶硅)形成，正如参照图15A所描述的那样。
当晶体管TR是PMOS晶体管时，第二导电图案534a可以由其费米能EFp接近有源区9的价带Ev的导电材料(例如包含铝、钽或铱的导电材料，或者P型多晶硅)形成，正如参照图15B所描述的那样。
正如参照图14所描述的那样，第一导电图案528a可以由其费米能EFm接近有源区9的禁带中央能量Emidgap的导电材料形成，例如TiN、W、Ti-Al合金和WN的至少其中之一。
在一些实施例中，栅极结构548a(GS)可以包括含金属绝缘材料层。下面将参照图17A和图17B来描述包括含金属绝缘材料层的栅极结构548a(GS)。
首先参照图17A，可以提供包括覆盖栅极加盖图案545的底表面和侧表面的含金属绝缘材料层539a'的栅极结构548a'。含金属材料层539a'可以包括布置在栅极加盖图案545与栅极电极536a之间的一部分。此外，含金属材料层539a'还可以包括布置在栅极加盖图案545与有源区9之间的一部分，以及布置在栅极加盖图案545与场区7的绝缘材料图案5之间的一部分。含金属材料层539a'可以由与参照图3描述的含金属材料层39基本上相同的材料形成。
接下来参照图17B，可以提供包括形成在栅极加盖图案545的一个侧表面上的含金属材料层539a”的栅极结构548a”。栅极结构548a”可以包括形成在布置于栅极加盖图案545与有源区9之间的栅极电介质24'中的一部分，以及形成在邻近栅极加盖图案545的侧表面布置的绝缘材料图案5中的一部分。含金属材料层539a”可以包括与参照图5描述的含金属材料层139基本上相同的材料。接下来将参照图1、图2和图18描述根据本发明构思的一个实施例的半导体器件。
参照图1、图2和图18，图2的栅极结构GS可以包括栅极结构548b(GS)，其包括栅极电介质24、栅极电极536b和栅极加盖图案545。栅极电极536b和栅极加盖图案545可以被顺序地层叠。栅极电介质24可以包括布置在栅极电极536b与有源区9之间的一部分，以及布置在栅极加盖图案545与有源区9之间的一部分。
栅极电极536b可以包括顺序地层叠的第一导电图案528、第二导电图案534b和上方附属导电图案535。第二导电图案534b可以具有小于第一导电图案528的垂直厚度。第二导电图案534b可以被形成为覆盖上方附属导电图案535的底表面和侧表面。
正如参照图14所描述的那样，第一导电图案528可以由其费米能EFm接近有源区9的禁带中央能量Emidgap的导电材料形成，例如TiN、W、Ti-Al合金和WN的至少其中之一。第一导电图案528可以是单层或双层。举例来说，第一导电图案528可以是由TiN、W、Ti-Al合金和WN的其中之一形成的单层。第一导电图案528可以是包括第一导电层和第二导电层的多层，第一导电层包括氮化钛和氮化钨当中的任一种，第二导电层包括W和Ti-Al合金当中的任一种。当晶体管TR是NMOS晶体管时，第二导电图案534b可以由其费米能EFn接近有源区9的导带Ec的导电材料(例如包含La的导电材料或N型多晶硅)形成，正如参照图15A所描述的那样。
当晶体管TR是PMOS晶体管时，第二导电图案534b可以由其费米能EFp接近有源区9的价带Ev的导电材料(例如包含铝、钽或铱的导电材料或者P型多晶硅)形成，正如参照图15B所描述的那样。
上方附属导电图案535可以由其电阻率低于第二导电图案534b的导电材料形成。举例来说，第二导电图案534b可以包括掺杂多晶硅，并且上方附属导电图案535可以包括TiN、W、Ti-Al合金和WN的至少其中之一。第一导电图案528和上方附属导电图案535可以用来改进栅极电极536b的电阻特性并且提高信号传输速率，第二导电图案534b可以防止或减小已关断的晶体管TR中的漏电流。在一些实施例中，栅极结构548b(GS)可以包括含金属绝缘材料层。下面将参照图19A和图19B来描述包括含金属绝缘材料层的栅极结构548b。
首先参照图19A，可以提供包括栅极加盖图案545和覆盖栅极加盖图案545的侧表面和底表面的含金属绝缘材料层539b'的栅极结构548b'(GS)。含金属材料层539b'可以包括布置在栅极加盖图案545与栅极电极536b之间的一部分。此外，含金属材料层539b'可以包括布置在栅极加盖图案545与有源区9之间的一部分，以及布置在栅极加盖图案545与场区7的绝缘材料图案5之间的一部分。含金属材料层539b'可以由于参照图3描述的含金属材料层39基本上相同的材料形成。
接下来参照图19B，可以提供包括形成在栅极加盖图案545的一个侧表面上的含金属绝缘材料层539b”的栅极结构548b”。
含金属材料层539b”可以包括形成在布置于栅极加盖图案545与有源区9之间的栅极电介质24'中的一部分，以及形成在被布置成与栅极加盖图案545的一个侧表面邻近或与之接触的绝缘材料图案5中的一部分。含金属材料层539b”可以包括与参照图5描述的含金属材料层139基本上相同的材料。
接下来将参照图1、图2和图20来描述根据本发明构思的一个实施例的半导体器件。
参照图1、图2和图20，图2的栅极结构GS可以是包括栅极电介质24、栅极电极636a和绝缘栅极加盖图案645的栅极结构648a(GS)。栅极电极636a和栅极加盖图案645可以被顺序地层叠。栅极电极636a可以被布置在低于有源区9的顶表面的水平。栅极电介质24可以包括布置在栅极电极636a与有源区9之间的一部分。栅极电介质24可以包括布置在栅极电极636a与有源区9之间的第一部分，以及布置在栅极加盖图案645与有源区9之间的第二部分。
栅极电极636a可以包括第一导电图案628、第二导电图案634a和下方势垒导电图案625。
第二导电图案634a可以包括布置在第一导电图案628的一个上方侧表面与有源区9之间的一部分，以及布置在第一导电图案628的上方侧表面与场区7的绝缘图案5之间的一部分。
第二导电图案634a可以包括布置在与第一源极/漏极区60和第二源极/漏极区87相同的水平的一部分。第二导电图案634a可以具有小于第一导电图案628的垂直厚度，并且被布置在高于第一导电图案628的底表面的水平。
下方势垒导电图案625可以覆盖第一导电图案628的底表面，延伸到第一导电图案628的一个侧表面上，并且被布置在低于第二导电图案634a的水平。
正如参照图14所描述的那样，第一导电图案628可以由其费米能EFm离禁带中央能量Emidgap比离有源区9的导带或价带更近的导电材料形成，例如TiN、W、Ti-Al合金和WN的至少其中之一。
第二导电图案634a可以包括其费米能接近有源区9的能带边缘的材料。举例来说，当晶体管TR是NMOS晶体管时，第二导电图案634a可以由其费米能EFn接近有源区9的导带Ec的导电材料(例如包含La的导电材料或N型多晶硅)形成，正如参照图15A所描述的那样。当晶体管TR是PMOS晶体管时，第二导电图案634a可以由其费米能EFp接近有源区9的价带Ev的导电材料(例如包含铝、钽或铱的导电材料或者P型多晶硅)形成，正如参照图15B所描述的那样。
第一导电图案628可以由其电阻率低于第二导电图案634a的导电材料形成。举例来说，第一导电图案628可以由多晶硅形成，并且第二导电图案634b可以例如由TiN、W、Ti-Al合金和WN的至少其中之一形成。
在一些实施例中，栅极结构648a(GS)可以包括含金属绝缘材料层。下面将参照图21A和图21B来描述包括含金属绝缘材料层的栅极结构648a(GS)。
首先参照图21A，可以提供包括覆盖栅极加盖图案645的底表面和侧表面的含金属材料层639a'的栅极结构648a'(GS)。
含金属材料层639a'可以包括布置在栅极加盖图案645与有源区9之间的第一部分640a'、布置在栅极加盖图案645与栅极电极636a之间的第二部分640b'以及布置在栅极加盖图案645与绝缘材料图案5之间的第三部分640c'。含金属材料层639a'可以由参照图3描述的含金属材料层39基本上相同的材料形成。
接下来参照图21B，可以提供包括形成在栅极加盖图案645的一个侧面上的含金属材料层639a”的栅极结构648a”(GS)。含金属材料层639a”可以包括形成在布置于栅极加盖图案645与有源区9之间的栅极电介质24'中的第一部分640a”，以及形成在被布置成邻近栅极加盖图案645的侧表面或与之接触的绝缘材料图案5中的第二部分640c”。含金属材料层639a”可以包括与参照图5描述的含金属材料层139基本上相同的材料。接下来将参照图1、图2和图22来描述根据本发明构思的一个实施例的半导体器件。
参照图1、图2和图22，图2的栅极结构GS可以是包括栅极电介质24、栅极电极636b和绝缘栅极加盖图案645的栅极结构648b(GS)。栅极电极636b和栅极加盖图案645可以被顺序地层叠。栅极电介质24可以包括布置在栅极电极636b与有源区9之间的第一部分，以及布置在栅极加盖图案645与有源区9之间的第二部分。
栅极电极636b可以包括第一导电图案628、第二导电图案634b、下方势垒导电图案625和上方势垒导电图案633。
第二导电图案634b可以被布置在第一导电图案628的一个上方侧表面与有源区9之间，并且被布置在第一导电图案628的上方侧表面与绝缘材料图案5之间。第一导电图案628的水平宽度H1可以大于第二导电图案634b的水平宽度H2。
第二导电图案634b可以具有布置在与第一源极/漏极区60和第二源极/漏极区87相同的水平的一部分。第二导电图案634b可以具有小于第一导电图案628的垂直厚度，并且被布置在高于第一导电图案628的底表面的水平。
下方势垒导电图案625可以覆盖第一导电图案628的底表面，扩展到第一导电图案628的一个侧表面上，并且被布置在低于第二导电图案634b的水平。
上方势垒导电图案633可以被形成为覆盖第二导电图案634b的底表面和侧表面。上方势垒导电图案633可以包括布置在第一导电图案628与第二导电图案634b之间的一部分。上方势垒导电图案633可以包括布置在第一导电图案628与第二导电图案634b之间的第一部分、布置在下方势垒导电图案625与第二导电图案634b之间的第二部分以及布置在有源区9与第二导电图案634b之间的第三部分。此外，上方势垒导电图案633还可以包括布置在场区7的绝缘图案5与第二导电图案634b之间的一部分。
在一些实施例中，栅极结构648b(GS)可以包括含金属绝缘材料层。下面将参照图23A和图23B来描述包括含金属绝缘材料层的栅极结构GS。
首先参照图23A，可以提供包括覆盖栅极加盖图案645的底表面和侧表面的含金属材料层639b'的栅极结构648b'(GS)。含金属材料层639b'可以包括布置在栅极加盖图案645与栅极电极636b之间的一部分。此外，含金属材料层639b'可以包括布置在栅极加盖图案645与有源区9之间的一部分，以及布置在栅极加盖图案645与场区7的绝缘材料图案5之间的一部分。含金属材料层639b'可以由于参照图3所描述的含金属材料层39基本上相同的材料形成。
随后参照图23B，可以提供包括形成在栅极加盖图案645的一个侧表面上的含金属材料层639b”的栅极结构648b”(GS)。含金属材料层639b”可以包括形成在布置于栅极加盖图案645与有源区9之间的栅极电介质24'中的第一部分，以及形成在被布置成邻近栅极加盖图案645或者与之接触的绝缘图案5中的第二部分。含金属材料层639b”可以包括与参照图5描述的含金属材料层139基本上相同的材料。
接下来将参照图1、图2和图24来描述根据本发明构思的一个实施例的半导体器件。
参照图1、图2和图24，图2的栅极结构24可以是包括栅极电介质24、栅极电极736a和绝缘栅极加盖图案745的栅极结构748a(GS)。栅极电极736a和栅极加盖图案745可以被顺序地层叠。栅极电极24可以包括布置在栅极电极736a与有源区9之间的第一部分，以及布置在栅极加盖图案745与有源区9之间的第二部分。
栅极电极736a可以包括第一导电图案728、第二导电图案734a和下方势垒导电图案725。
第二导电图案734a可以包括布置在第一导电图案728的一个上方侧表面与有源区9之间的一部分，以及布置在第一导电图案728的上方侧表面与形成在场区7中的绝缘图案5之间的第二部分。
第一导电图案728可以包括具有第一水平宽度H1的第一部分，以及具有小于第一水平宽度H1的第二水平宽度H2的第二部分。具有第二水平宽度H2的第一导电图案728的第二部分可以被布置在高于具有第一水平宽度H1的第一导电图案728的第一部分的水平。在第一导电图案728中，具有第二水平宽度H2的第二部分可以在很大程度上与具有第一水平宽度H1的第一部分连续。包括具有第一水平宽度H1的第一部分和具有第二水平宽度H2的第二部分的第一导电图案728可以由连续的材料层形成。
第一导电图案728可以包括具有大于第二导电图案734a的水平宽度的一部分。举例来说，第一导电图案728的第一部分的水平宽度H1可以大于第二导电图案734a的水平宽度H3。
第二导电图案734a可以包括布置在与第一源极/漏极区60和第二源极/漏极区87相同的水平的一部分。第二导电图案734a可以具有小于第一导电图案728的垂直厚度，并且被布置在高于第一导电图案728的底表面的水平。
下方势垒导电图案725可以覆盖第一导电图案728的底表面，并且延伸到第一导电图案728的一个侧表面上。下方势垒导电图案725可以被布置在低于第二导电图案734a的水平。下方势垒导电图案725的水平宽度H4可以小于第二导电图案734a的水平宽度H3。
在一些实施例中，栅极结构748a(GS)可以包括含金属绝缘材料层。下面将参照图25A和图25B来描述包括含金属绝缘材料层的栅极结构748(GS)。
首先参照图25A，可以提供包括覆盖栅极加盖图案745的底表面和侧表面的含金属绝缘材料层739a'的栅极结构748a'(GS)。含金属材料层739a'可以包括布置在栅极加盖图案745与有源区9之间的第一部分740a、布置在栅极加盖图案745与栅极电极736a之间的第二部分740b以及布置在栅极加盖图案745与绝缘材料图案5之间的第三部分740c。含金属材料层739a'的第一到第三部分740a、740b和740c可以在很大程度上彼此连续。
随后参照图25B，可以提供包括形成在栅极加盖图案745的一个侧表面上的含金属材料层739a”。含金属材料层739a”可以包括形成在布置于栅极加盖图案745与有源区9之间的栅极电介质24'中的第一部分740a”，以及形成在被布置成邻近栅极加盖图案745的一个侧表面或与之接触的绝缘材料图案5中的第二部分740c”。
接下来将参照图1、图2和图26描述根据本发明构思的一个实施例的半导体器件。
参照图1、图2和图26，图2的栅极结构GS可以是包括栅极电极24、栅极电极736b和绝缘栅极加盖图案745的栅极结构748b(GS)。栅极电极736b和栅极加盖图案745可以被顺序地层叠。栅极电极24可以包括布置在栅极电极736b与有源区9之间的第一部分，以及布置在栅极加盖图案745与有源区9之间的第二部分。
栅极电极736b可以包括第一导电图案728、第二导电图案734b、下方势垒导电图案725和上方势垒导电图案733。
在有源区9内，第二导电图案734b可以被布置在第一导电图案728的一个上方侧表面与有源区9之间。在场区7内，第二导电图案734b可以被布置在第一导电图案728的上方侧表面与场区7中的绝缘图案5之间。
正如参照图24所描述的那样，第一导电图案728可以包括具有第一水平宽度H1的第一部分，以及具有小于第一水平宽度H1的第二水平宽度H2的第二部分。具有第二水平宽度H2的第一导电图案728的第二部分可以被布置在高于具有第一水平宽度H1的第一导电图案728的第一部分的水平。第一导电图案728可以包括具有大于第二导电图案734b的水平宽度的一部分。举例来说，第一导电图案728的第一部分的水平宽度H1可以大于第二导电图案734b的水平宽度H3。第二导电图案734b可以包括布置在与第一源极/漏极区60和第二源极/漏极区87相同的水平的一部分。第二导电图案734b可以具有小于第一导电图案728的垂直厚度，并且可以被布置在高于第一导电图案728的底表面的水平。
下方势垒导电图案725可以覆盖第一导电图案728的底表面，并且延伸到第一导电图案728的一个侧表面上。下方势垒导电图案725可以被布置在低于第二导电图案734b的水平。下方势垒导电图案725的水平宽度H4可以小于第二导电图案734b的水平宽度H3。
上方势垒导电图案733可以被形成为覆盖第二导电图案734b的底表面和侧表面。上方势垒导电图案733可以包括布置在第一导电图案728与第二导电图案734b之间的一部分。上方势垒导电图案733可以包括布置在第一导电图案728与第二导电图案734b之间的第一部分、布置在下方势垒导电图案725与第二导电图案734b之间的第二部分以及布置在有源区9与第二导电图案734b之间的第三部分。此外，上方势垒导电图案733可以包括布置在场区7的绝缘图案5与第二导电图案734b之间的一部分。
在一些实施例中，栅极结构748b(GS)可以包括含金属绝缘材料层。下面将参照图27A和图27B来描述包括含金属绝缘材料层的栅极结构748b(GS)。
首先参照图27A，可以提供包括覆盖栅极加盖图案745的侧表面和底表面的含金属材料层739b'。含金属材料层739b'可以包括布置在栅极加盖图案745与有源区9之间的第一部分、布置在栅极加盖图案745与栅极电极736b之间的第二部分以及布置在栅极加盖图案745与绝缘材料图案5之间的第三部分。
随后参照图27B，可以提供包括形成在栅极加盖图案745的一个侧表面上的含金属材料层739b”。含金属材料层739b”可以包括形成在布置于栅极加盖图案745与有源区9之间的栅极电介质24'中的第一部分，以及形成在被布置成邻近栅极加盖图案745的侧表面或与之接触的绝缘材料图案5中的第二部分。
接下来将参照图1、图2和图28来描述根据本发明构思的一个实施例的半导体器件。
参照图1、图2和图28，图2的栅极结构GS可以是包括栅极电介质24、栅极电极836和绝缘栅极加盖图案845的栅极结构848(GS)。
栅极电极836和栅极加盖图案845可以被顺序地层叠。栅极电极836可以包括第一导电图案828、第二导电图案834和上方辅助导电图案835。正如参照图14所描述的那样，第一导电图案828可以由其费米能EFm接近有源区9的禁带中央能量Emidgap的导电材料形成，例如TiN、W、Ti-Al合金和WN的至少其中之一。
第二导电图案834可以被形成在第一导电图案828上。
当晶体管TR是NMOS晶体管时，第二导电图案834可以由其费米能EFn接近有源区9的导带Ec的导电材料(例如包含La的导电材料或者N型多晶硅)形成，正如参照图15A所描述的那样。
当晶体管TR是PMOS晶体管时，第二导电图案834可以由其费米能EFp接近有源区9的价带Ev的导电材料(例如包含铝、钽或铱的导电材料或者P型多晶硅)形成，正如参照图15B所描述的那样。
上方附属导电图案835可以被形成在第一导电图案828上。上方附属导电图案835可以被形成在第二导电图案834的一个侧表面上。第二导电图案834可以被布置在上方附属导电图案835与栅极电介质24之间。上方附属导电图案835可以由其电阻率低于第一导电图案834的导电材料形成。举例来说，第二导电图案834可以由多晶硅形成，并且上方附属导电图案835可以由TiN、W、Ti-Al合金和WN的至少其中之一形成。
上方附属导电图案835和第一导电图案834可以被形成为宽度小于第一导电图案828。上方附属导电图案835可以被形成在导电图案828中，并且与下方导电图案828接触。
在一些实施例中，栅极结构848(GS)可以包括含金属绝缘材料层。下面将参照图29A和图29B描述包括含金属绝缘材料层的栅极结构848(GS)。
参照图29A，可以提供包括覆盖栅极加盖图案845的底表面和侧表面的含金属材料层839a的栅极结构848a(GS)。含金属材料层839a可以包括布置在栅极加盖图案845与有源区9之间的第一部分、布置在栅极电极836与栅极加盖图案845之间的第二部分以及布置在栅极加盖图案845'与绝缘材料图案5之间的第三部分。含金属材料层839a可以由与参照图3描述的含金属材料层39基本上相同的材料形成。
接下来参照图29B，可以提供包括形成在栅极加盖图案845的一个侧表面上的含金属材料层839b的栅极结构848b(GS)。
含金属材料层839b可以包括形成在布置于栅极加盖图案845与有源区9之间的栅极电介质24'中的第一部分，以及形成在被布置成邻近栅极加盖图案845或与之接触的场区7的绝缘材料图案5中的第二部分。含金属材料层839b可以包括与参照图5描述的含金属材料层139基本上相同的材料
接下来将参照图1、图2和图30来描述根据本发明构思的一个实施例的半导体器件。
参照图1、图2和图30，图2的栅极结构GS可以是包括栅极电介质24、栅极电极936和栅极加盖图案945的栅极结构948(GS)。栅极电极936和栅极加盖图案945可以被顺序地层叠在栅极沟槽18内。
栅极电极936可以包括下方势垒导电图案925、第一导电图案928、第二导电图案934和上方附属导电图案935。
下方势垒导电图案925可以共形地形成在栅极电介质24上，第一导电图案928可以被形成在下方势垒导电图案925上并且部分地填充栅极沟槽18。上方附属导电图案935可以被形成在第一导电图案928上。上方附属导电图案935可以被形成在第一导电图案928上，并且与第一导电图案928接触。
第二导电图案934可以被形成在上方附属导电图案935的一个部分侧表面上。第二导电图案934可以被布置在高于第一导电图案928的水平，并且与第一导电图案928间隔开。第二导电图案934可以被布置在高于下方势垒导电图案925的水平。
上方附属导电图案935的布置在低于第二导电图案934的水平的一部分的宽度可以大于上方附属导电图案935的布置在与第二导电图案934相同的水平的一部分的宽度。
下方势垒导电图案925可以由例如氮化钛或氮化钨之类的金属氮化物形成，第一导电图案928可以由其电阻率低于下方势垒导电图案925的金属形成。正如参照图14所描述的那样，第一导电图案928可以由其费米能EFm接近有源区9的禁带中央能量Emidgap并且其电阻率低于下方势垒导电图案925的金属形成。举例来说，下方势垒导电图案925可以包括氮化钛和氮化钨当中的任一种，并且第一导电图案928可以包括W和Ti-Al合金当中的任一种。
第二导电图案934可以由其功函数不同于第一导电图案928的材料形成。当晶体管TR是NMOS晶体管时，第二导电图案934可以由其费米能EFn接近有源区9的导带Ec的导电材料(例如包含La的导电材料或N型多晶硅)形成，正如参照图15A所描述的那样。当晶体管TR是PMOS晶体管时，第二导电图案934可以由其费米能EFp接近有源区9的价带Ev的导电材料(例如包含铝、钽或铱的导电材料或者P型多晶硅)形成。
上方附属导电图案935可以由其电阻率低于第二导电图案934的金属形成，以便改进晶体管TR的电流可驱动性。举例来说，当第二导电图案934由多晶硅形成时，上方附属导电图案935可以由其电阻率低于多晶硅的金属形成。举例来说，上方附属导电图案935可以包括TiN、W、Ti-Al合金和WN的至少其中之一。
在一些实施例中，栅极结构948(GS)可以包括含金属绝缘材料层。下面将参照图31A和图31B来描述包括含金属绝缘材料层的栅极结构948(GS)。
首先参照图31A，可以提供包括覆盖栅极加盖图案945的侧表面和底表面的含金属材料层939a的栅极结构948a(GS)。含金属材料层939a可以包括布置在栅极加盖图案945与有源区9之间的第一部分、布置在栅极加盖图案945与栅极电极936之间的第二部分以及布置在栅极加盖图案945与绝缘材料图案5之间的第三部分。
接下来参照图31B，可以提供包括形成在栅极加盖图案945的一个侧表面上的含金属材料层939b的栅极结构948b(GS)。含金属材料层939b可以包括形成在布置于栅极加盖图案945与有源区9之间的栅极电介质24'中的第一部分，以及形成在被布置成邻近栅极加盖图案945的侧表面或与之接触的绝缘材料图案5中的第二部分。
接下来将参照图1、图2和图32来描述根据本发明构思的一个实施例的半导体器件。
参照图1、图2和图32，图2的栅极结构GS可以是包括栅极电介质24、栅极电极1036和栅极加盖图案1045的栅极结构1048(GS)。
栅极电极1036和栅极加盖图案1045可以被顺序地层叠。栅极电介质24可以包括布置在栅极电极1036与有源区9之间的一部分，以及布置在栅极加盖图案1045与有源区9之间的一部分。
栅极电极1036可以包括顺序地层叠的下方导电图案1028、第一导电图案1031和第二导电图案1034。
在跨越有源区9形成的栅极沟槽18的第一部分18a内，第一导电图案1031的垂直厚度h2可以大于下方导电图案1028的垂直厚度h1，并且第二导电图案1034的垂直厚度h3可以小于第一导电图案1031的垂直厚度h2。
在栅极沟槽18的第一部分18a内，栅极加盖图案1045的垂直厚度h5可以大于下方导电图案1028的垂直厚度h1。栅极加盖图案1045的垂直厚度h5可以大于第一导电图案1031的垂直厚度h2。栅极加盖图案1045的垂直厚度h5可以大于第二导电图案1034的垂直厚度h3。
在栅极沟槽18的第二部分18b中获得的下方导电图案1028的垂直厚度h4可以大于在栅极沟槽18的第一部分18a中获得的下方导电图案1028的垂直厚度h1。
与栅极加盖图案1045水平重叠的第二源极/漏极区87的第二部分R2的垂直厚度可以大于与第二导电图案1034水平重叠的第二源极/漏极区87的第一部分R1。
在栅极电极1036中，下方导电图案1028可以由例如可以主导晶体管TR的阈值电压的导电材料形成，第一导电图案1031可以由具有低电阻率导电材料形成以便减小已接通的晶体管TR的栅极电极的电阻，并且第二导电图案1034可以由被形成为减小或抑制已关断的晶体管TR中的漏电流的导电材料形成。
晶体管TR可以是NMOS晶体管或PMOS晶体管。
在晶体管TR的栅极电极1036中，下方导电图案1028可以被定义为下方栅极电极，第一导电图案1031可以被定义为中间栅极电极，并且第二导电图案1034可以被定义为上方栅极电极。
假设晶体管TR是NMOS晶体管，下面将参照图33A、图33B和图33C来描述栅极电极1036的各个组件(即下方栅极电极1028、中间栅极电极1031和上方栅极电极1034)。
图33A到图33C是示出了在晶体管TR是NMOS晶体管的情况下的栅极电极1036的各个组件的功函数的示意性能带图。
参照图33A，当晶体管TR是NMOS晶体管时，下方导电图案(即下方栅极电极)1028可以由其费米能EFp接近有源区9的下方沟道区的价带Ev的导电材料形成。“有源区9中的下方沟道区”可以被定义为有源区9的可以邻近下方导电图案1028(即下方栅极电极)并且被用作晶体管TR的沟道的一个区域。当晶体管TR是NMOS晶体管时，第一源极/漏极区60和第二源极/漏极区87可以是N型，而有源区9的沟道区CH1、CH2和CH3则可以是P型。
参照图33B，当晶体管TR是NMOS晶体管时，第一导电图案(即中间栅极电极)1031可以由其费米能EFm接近有源区9的上方沟道区的禁带中央能量Emidgap的导电材料形成。
参照图33C，当晶体管TR是NMOS晶体管时，第二导电图案(即上方栅极电极)1034可以由其费米能EFn接近有源区9中的源极/漏极区60和87的导带Ec的导电材料形成。回到图32、图33A、图33B和图33C，当晶体管TR是NMOS晶体管时，下方导电图案1028的功函数Φp-m可以大于第一导电图案1031的功函数Φmid-m，第二导电图案1034的功函数Φn-m可以小于第一导电图案1031的功函数Φmid-m和下方导电图案1028的功函数Φp-m。
当晶体管TR是NMOS晶体管时，下方导电图案1028可以由可以主导晶体管TR的阈值电压的导电材料(例如P型多晶硅)形成，第一导电图案1031可以由具有低电阻率的导电材料形成，例如TiN、W、Ti-Al合金或WN之类的导电材料，并且第二导电图案1034可以由用于减小或抑制已关断的晶体管TR中的漏电流的导电材料形成，例如其费米能接近有源区9的导带Ec的金属(例如La)或N型多晶硅。
当晶体管TR是NMOS晶体管时，下方导电图案1028可以由掺杂有第III组元素(例如硼(B))的多晶硅形成，第一导电图案1031可以由其电阻率低于下方导电图案1028的金属形成，例如W、Ti-Al合金、WN或TiN之类的金属，并且第二导电图案1034可以由掺杂有第V组元素(例如磷(P)或砷(As))的多晶硅形成。
假设晶体管TR是PMOS晶体管，下面将参照图34A、图34b和图34C来描述栅极电极1036的各个组件。图34A到图34C是示出了在晶体管TR是PMOS晶体管的情况下的栅极电极1036的各个组件的功函数的示意性能带图。
参照图34A，当晶体管TR是PMOS晶体管时，下方导电图案(即下方栅极电极)1028可以由其费米能EFn接近有源区9的下方沟道区的导带Ec的导电材料形成。当晶体管TR是PMOS晶体管时，第一源极/漏极区60和第二源极/漏极区87可以是P型导电类型，而有源区9的沟道区CH1、CH2和CH3则可以是N型导电类型。
参照图34B，当晶体管TR是PMOS晶体管时，第一导电图案(即中间栅极电极)1031可以由其费米能EFm接近有源区9的上方沟道区的禁带中央能量Emidgap的导电材料形成。
参照图34C，当晶体管TR是PMOS晶体管时，第二导电图案1034可以由其费米能EFp接近有源区9的源极/漏极区60和87的价带Ev的导电材料形成。
回到图32、图34A、图34B和图34C，当晶体管TR是PMOS晶体管时，下方导电图案1028可以由其费米能EFn接近有源区9的导带Ec的导电材料形成，第一导电图案1031可以由其电阻率低于下方导电图案1028和第二导电图案1034的导电材料形成，并且第二导电图案1034可以由其费米能EFp接近有源区9的价带Ev的导电材料形成。当晶体管TR是PMOS晶体管时，下方导电图案1028的功函数Φn-m可以小于第一导电图案1031的功函数Φmid-m，第二导电图案1034的功函数Φp-m可以大于第一导电图案1031的功函数Φmid-m和下方导电图案1028的功函数Φn-m。
当晶体管TR是PMOS晶体管时，下方导电图案1028可以由掺杂有第V组元素(例如磷或砷)的多晶硅形成，第一导电图案1031可以由其电阻率低于下方导电图案1028的导电材料形成，例如W、Ti-Al合金、WN或TiN，并且第二导电图案1034可以由掺杂有第III组元素(例如硼)的多晶硅形成。
在一些实施例中，栅极结构1048(GS)可以包括含金属绝缘材料层。下面将参照图35A和图35B来描述包括含金属绝缘材料层的栅极结构1048(GS)。
参照图35A，可以提供包括覆盖绝缘栅极加盖图案1045'的底表面和侧表面的含金属材料层1039a的栅极结构1048a(GS)。
含金属材料层1039a可以包括布置在栅极加盖图案1045'与有源区9之间的第一部分、布置在栅极加盖图案1045'与栅极电极1036之间的第二部分以及布置在栅极加盖图案1045'与场区7的绝缘材料图案5的第三部分。含金属材料层1039a可以由于参照图3描述的含金属材料层39基本上相同的材料形成。
接下来参照图35B，可以提供包括形成在绝缘栅极加盖图案1045'的一个侧表面上的含金属材料层1039b的栅极结构1048b(GS)。
含金属材料层1039b可以包括形成在栅极加盖图案1045'与有源区9之间的栅极电介质24'中的第一部分，以及形成在邻近栅极加盖图案1045'的绝缘图案5中的第二部分。含金属材料层1039b可以包括与参照图5描述的含金属材料层139基本上相同的材料。
接下来将参照图1、图2和图36描述根据本发明构思的一个实施例的半导体器件。
参照图1、图2和图36，图2的栅极结构GS可以是包括栅极电介质24、栅极电极1136和栅极加盖图案1145的栅极结构1148(GS)。
栅极电极1136和栅极加盖图案1145可以被顺序地层叠。栅极电介质24可以包括布置在栅极电极1136与有源区9之间的一部分，以及布置在栅极加盖图案1145与有源区9之间的一部分。
栅极电极1136可以包括顺序地层叠的下方导电图案1128、第一导电图案1131和第二导电图案1134。
在栅极电极1136中，下方导电图案1128可以包括可以主导晶体管TR的阈值电压的导电材料，第一导电图案1131可以由具有低电阻率的导电材料形成以便减小已接通的晶体管TR的栅极电极的电阻，并且第二导电图案1134可以由被形成为减小或抑制已关断晶体管TR中的漏电流的导电材料形成。
下方导电图案1128可以包括第一下方导电图案1127a和第二下方导电图案1127b。第一下方导电图案1127a可以被共形地形成在栅极电介质24上，并且第二下方导电图案1127b可以被形成在第一下方导电图案1127a上。第一下方导电图案1127a可以被形成为覆盖第二下方导电图案1127b的底表面和侧表面。
第一下方导电图案1127a可以由其功函数不同于第二下方导电图案1127b的导电材料形成，并且第二下方导电图案1127b可以由其电阻率低于第一下方导电图案1127a的导电材料形成。
当晶体管TR是NMOS晶体管时，第一下方导电图案1127a可以由能够提高NMOS晶体管的阈值电压的P型多晶硅形成。在另一种情况下，当晶体管TR是PMOS晶体管时，第一下方导电图案1127a可以由N型多晶硅形成。
第二下方导电图案1127b可以由其电阻率低于第一下方导电图案1127a的导电材料形成，例如TiN、WN、W或Ti-Al合金。
第一导电图案1131可以由其电阻率低于第一下方导电图案1127a的导电材料形成，例如TiN、WN、W或Ti-Al合金。
当晶体管TR是NMOS晶体管时，第二导电图案1134可以由其费米能EFn接近有源区9的导带Ec的导电材料形成，以便减小或抑制已关断的NMOS晶体管中的漏电流。在另一种情况下，当晶体管TR是PMOS晶体管时，第二导电图案1134可以由其费米能EFp接近有源区9的价带Ev的导电材料形成。也就是说，第二导电图案1134可以由与参照图32描述的导电图案1034相同的材料形成。
在一些实施例中，栅极结构1148a(GS)可以包括含金属绝缘材料层。下面将参照图37A和图37B来描述包括含金属绝缘材料层的栅极结构1148a(GS)。
首先参照图37A，可以提供包括覆盖栅极加盖图案1145'的底表面和侧表面的含金属材料层1139a的栅极结构1148a(GS)。含金属材料层1139a可以包括布置在栅极加盖图案1145'与有源区9之间的一部分、布置在栅极电极1136与栅极加盖图案1145'之间的一部分以及布置在栅极电极1136与绝缘图案5之间的一部分。含金属材料层1139a可以由与参照图3描述的含金属材料层39基本上相同的材料形成。
接下来参照图37B，可以提供包括形成在栅极加盖图案1145的一个侧表面上的含金属材料层1139b的栅极结构1148b(GS)。
含金属材料层1139b可以包括形成在布置于栅极加盖图案1145与有源区9之间的栅极电介质24'中的第一部分，以及形成在邻近栅极加盖图案1145的侧表面布置的绝缘图案5中的第二部分。含金属材料层1139b可以包括与参照图5描述的含金属材料层139基本上相同的材料。
接下来将参照图38和图39描述根据本发明构思的一个实施例的半导体器件。
图38是根据本发明构思的一个实施例的半导体器件的平面图，图39是根据本发明构思的一个实施例的半导体器件的剖面图。在图39中，部分“D”标示沿着图38的IV-IV'线取得的截面，部分“E”标示沿着图38的V-V'线取得的截面，部分“F”标示沿着图38的VI-VI'线取得的截面。
参照图38和图39，可以制备参照图1和图2描述的衬底1。可以在衬底1中形成限定有源区1209的场区7。场区7可以包括形成在衬底1中的场沟槽3和填充场沟槽3的绝缘材料图案5。绝缘材料图案5可以包括氧化硅。
可以在衬底1中形成栅极沟槽1218。栅极沟槽1218可以包括跨越有源区1209形成的第一部分1218a，以及布置在场区7中的第二部分1218b。栅极沟槽1218的第一部分1218a和第二部分1218b可以具有不同于布置在不同水平的底部区的宽度。举例来说，在栅极沟槽1218内，布置在有源区1209中的第一部分1218a的底部区1219a可以被布置在高于布置于场区7中的第二部分1218b的底部区1219b的水平。在栅极沟槽1218中，第一部分1218a可以具有第一宽度W1，第二部分1218b可以具有大于第一宽度W1的第二宽度W2。
有源区1209的第一侧部1209s_1可以由于栅极沟槽1218的第一部分1218a和第二部分1218b的底部区1219a与1219b之间的高度差而被暴露出来。
有源区1209的第二侧部1209s_2可以由于栅极沟槽1218的第一部分1218a和第二部分1218b的宽度W1与W2之间的差异而被暴露出来。
可以在栅极沟槽1218内形成栅极结构GS'。举例来说，正如参照图1和图2所描述的那样，一个有源区1209可以包括通过彼此邻近地布置的由一对栅极结构GS'分开的三个柱。举例来说，所述一个有源区1209可以包括一个第一有源柱1209a和跨过第一有源柱1209a彼此相对地布置的两个第二有源柱1209b。
第一有源柱1209a和第二有源柱1209b可以被布置在有源区1209的上方区域中。第一有源柱1209a和第二有源柱1209b可以被布置在栅极结构GS'旁边。第一有源柱1209a和第二有源柱1209b可以通过有源区1209的下方区域彼此电连接。
通过栅极沟槽1218暴露出的有源区1209的第一侧部1209s_1和第二侧部1209s_2可以被栅极结构GS'覆盖。
可以在有源区1209的第一有源柱1209a中形成第一源极/漏极区1260。可以在有源区1209的第二有源柱1209b中形成第二源极/漏极区1287。
第一源极/漏极区1260、第二源极/漏极区1287和布置在第一源极/漏极区1260与第二源极/漏极区1287之间的栅极结构GS'可以构成晶体管TR'。有源区1209的布置在第一源极/漏极区1260和第二源极/漏极区1287下方并且邻近栅极结构GS'的一部分可以被定义为晶体管TR'的沟道区。
位线结构69可以被形成在第一源极/漏极区1260上，正如图2中所示出的那样。位线结构69可以包括顺序地层叠的位线63和位线加盖图案66，以及布置在位线63与第一源极/漏极区1260之间的第一接触插头54。电容器结构98可以被形成在第二源极/漏极区1287上，正如图2中所示出的那样。第二接触插头90可以被形成在电容器结构98与第二源极/漏极区1287之间。
在晶体管TR'中，栅极结构GS'可以被形成为覆盖布置在第一有源柱1209a与第二有源柱1209b之间的有源区1209的第一侧部1209s_1。相应地，晶体管TR'可以包括鳍式场效应晶体管(FinFET)结构。
此外，栅极结构GS'可以覆盖有源区1209的第二侧部1209s_2。栅极结构GS'可以覆盖第一有源柱1209a和第二有源柱1209b的侧部1209s_2。
在栅极沟槽1218的第一部分1218a中，栅极结构GS'可以具有与参照图2描述的栅极结构GS基本上相同的结构。
布置在栅极沟槽1218的第一部分1218a中的栅极结构GS'可以具有与参照图2描述的布置在栅极结构18的第一部分18a中的栅极结构GS基本上相同的结构。相应地，布置在栅极沟槽1218的第一部分1218a中的栅极结构GS'可以具有与参照图2到图37B描述的布置在栅极结构18的第一部分18a中的栅极结构GS基本上相同的结构。
下面将参照图40A到图62B来描述包括栅极结构GS'的半导体器件。
由于栅极结构GS'具有与参照图2到图37B描述的布置在栅极结构18的第一部分18a中的栅极结构GS基本上相同的结构，因此将省略其重复描述。
首先将参照图38、图39和图40A描述根据本发明构思的一个实施例的半导体器件。
参照图38、图39和图40A，图39的栅极结构GS'可以是包括栅极电介质1224、栅极电极1236、含金属绝缘材料层1239和栅极加盖图案1245的栅极结构1248(GS')。栅极结构1248可以被形成在栅极沟槽1218内。
栅极结构1248(GS')可以覆盖有源区1209的第一侧部1209s_1和第二侧部1209s_2。
栅极电极1236可以被形成为部分地填充栅极沟槽1218。栅极电极1236可以包括第一栅极导电图案1227和第二栅极导电图案1230。第一栅极导电图案1227可以被共形地形成在栅极沟槽1218内，第二栅极导电图案1230可以被形成在第一栅极导电图案1227上以便部分地填充栅极沟槽1218。栅极电极1236可以由与参照图3描述的栅极电极36相同的材料形成。
栅极加盖图案1245可以被形成在栅极电极1236上。栅极电介质1224可以被布置在栅极电极1236与有源区1209之间。此外，栅极电介质1224可以从布置在栅极电极1236与有源区1209之间的一部分延伸到栅极加盖图案1245与有源区1209之间的一部分。
含金属材料层1239可以包括布置在栅极加盖图案1245与有源区1209之间的一部分，以及布置在栅极电极1236与栅极加盖图案1245之间的一部分。含金属材料层1239可以由与参照图3描述的含金属材料层39相同的材料形成。
在第二源极/漏极区1287中，与第一栅极导电图案1227水平重叠的第一部分R1的垂直厚度可以小于与含金属材料层1239水平重叠的第二部分R2。
含金属材料层1239可以覆盖通过跨越有源区1209布置的第一部分1218a暴露出的第二源极/漏极区1287，并且覆盖有源区1209的第二部分1209b的第二侧部1209s_2。
可以形成包括栅极结构1248以及第一源极/漏极区1260和第二源极/漏极区1287的晶体管TR'。类似于参照图3描述的晶体管TR，晶体管TR'可以抑制关断状态下的漏电流。
下面将参照图40B描述第二源极/漏极区1287和含金属材料层1239。图40B是图38的区“G”的放大平面图，其中示出了第二源极/漏极区1287和含金属材料层1239。
参照图38、图39、图40A和图40B，形成在有源区1209的第二有源柱1209b中的第二源极/漏极区1287可以具有与含金属材料层1239相对布置的第一侧面S1、第二侧面S2以及第三侧面S3。第二源极/漏极区1287的第二侧面S2和第三侧面S3可以被布置成彼此相对且平行。
第二源极/漏极区1287的第一侧面S1可以是跨越有源区1209形成的栅极沟槽1218的第一部分1218a的侧壁的一部分。
第二源极/漏极区1287的第二侧面S2和第三侧面S3可以是有源区1209的第二侧部1209s_2的一部分。
含金属材料层1239可以包括能够形成偶极的材料，正如参照图3所描述的那样。
正如参照图3所描述的那样，当晶体管TR'被关断时，第一正电压可以被施加到第一源极/漏极区1260，并且第二正电压可以被施加到第二源极/漏极区1287。在这种情况下，与第二源极/漏极区1287相对布置的含金属材料层1239可以减小或抑制晶体管TR'的第二源极/漏极区1287中的漏电流。举例来说，偶极1241可以被形成在含金属材料层1239中，并且减小或抑制第二源极/漏极区1287中的电荷泄漏。
与此同时，含金属材料层1239可以被形成为与第二源极/漏极区1287的第一到第三侧面S1、S2和S3相对。相应地，含金属材料层1239可以3维覆盖第二源极/漏极区1287，并且减小或抑制第二源极/漏极区1287中的漏电流。
接下来将参照图38、图39和图41来描述根据本发明构思的一个实施例的半导体器件。
参照图38、图39和图41，图39的栅极结构GS'可以是包括栅极电介质1224'、栅极电极1336、含金属绝缘材料层1339和绝缘栅极加盖图案1345的栅极结构1348(GS')。
栅极结构1348(GS')可以被形成在栅极沟槽1218内。栅极加盖图案1345可以被形成在栅极电极1336上。
栅极电极1336可以由与参照图40A描述的栅极电极1236基本上相同的材料形成并且具有与之相同的结构。
与图5的栅极电极24'类似，栅极电极1224'可以包括布置在栅极电极1336与有源区1209之间的第一部分，以及布置在栅极加盖图案1345与有源区1209之间的第二部分。
栅极结构1348(GS')可以覆盖有源区1209的第一侧部1209s_1和第二侧部1209s_2。
含金属材料层1339可以被布置在栅极加盖图案1345与有源区1209之间。正如参照图5所描述的那样，含金属材料层1339可以是通过把金属扩散到布置在栅极加盖图案1345与有源区1209之间的栅极电介质1224'的第二部分中而形成的一个区。
与图40B的含金属材料层1239类似，含金属材料层1339可以覆盖第二源极/漏极区1287的第一侧面S1、第二侧面S2和第三侧面S3。类似于图40B的含金属材料层1239，含金属材料层1339可以3维覆盖第二源极/漏极区1287，并且减小或抑制晶体管TR'中的漏电流。
与此同时，金属掺杂区1340可以被形成在被布置成与栅极加盖图案1345邻近或与之接触的场区7的绝缘材料图案5中。形成在场区7的绝缘材料图案5中的掺杂有金属的区1340可以包括与含金属材料层1339相同的金属。
接下来将参照图38、图39和图42描述根据本发明构思的一个实施例的半导体器件。
参照图38、图39和图42，图39的栅极结构GS'可以是包括栅极电介质1224、栅极电极1436、含金属材料层1439和栅极加盖图案1445的栅极结构1448(GS')。
在一些实施例中，栅极电极1436可以具有其边缘部分从中间部分向上突出的顶表面。
栅极电介质1224可以被布置在栅极电极1436与有源区1209之间，并且被布置在栅极加盖图案1445与有源区1209之间。
类似于图40B的含金属材料层1239，含金属材料层1439可以覆盖第二源极/漏极区1287的第一侧面S1、第二侧面S2和第三侧面S3。类似于图40B的含金属材料层1239，含金属材料层1439可以3维覆盖第二源极/漏极区1287，并且减小或抑制晶体管TR'中的漏电流。
接下来将参照图38、图39和图43来描述根据本发明构思的一个实施例的半导体器件。
参照图38、图39和图43，图39的栅极结构GS'可以是包括栅极电介质1224、栅极电极1536、含金属绝缘材料层1539和绝缘栅极加盖图案1545的栅极结构1548(GS')。
在一些实施例中，栅极电极1536可以具有凹陷的顶表面，其中间部分比边缘部分更加下凹。栅极结构1536的顶表面可以具有从中间部分相对突出的边缘部分。
与图5的栅极电介质24'类似，栅极电介质1224可以包括布置在栅极电极1536与有源区1209之间的第一部分，以及布置在栅极加盖图案1545与有源区1209之间的第二部分。
含金属材料层1539可以被布置在栅极加盖图案1545与有源区1209之间。与参照图5所描述的情况类似，含金属材料层1539可以是通过把金属扩散到布置在栅极加盖图案1545与有源区1209之间的栅极电介质1224'的第二部分中而形成的一个区。
与图40B的含金属材料层1239类似，含金属材料层1539可以覆盖第二源极/漏极区1287的第一侧面S1、第二侧面S2和第三侧面S3。与图40B的含金属材料层1239类似，含金属材料层1539可以3维覆盖第二源极/漏极区1287并且减小或抑制晶体管TR'中的漏电流。
接下来将参照图38、图39和图44来描述根据本发明构思的一个实施例的半导体器件。
参照图38、图39和图44，图39的栅极结构GS'可以是包括栅极电介质1224、栅极电极1636、含金属材料层1639和栅极加盖图案1645的栅极结构1648(GS')。
布置在栅极沟槽1218的第一部分1218a中的栅极结构1648(GS')可以具有与参照图11描述的布置在栅极沟槽1218的第一部分18a中的栅极结构448(GS)基本上相同的材料和结构。
在栅极沟槽1218内，栅极电极1636、含金属材料层1639和栅极加盖图案1645被顺序地层叠，正如在图11中所示出的那样。
与图40B的含金属材料层1239类似，含金属材料层1639可以3维覆盖第二源极/漏极区1287，以便减小或抑制晶体管TR'中的漏电流。
接下来将参照图38、图39和图45来描述根据本发明构思的一个实施例的半导体器件。
参照图38、图39和图45，图39的栅极结构GS'可以是包括栅极电介质1224、栅极电极1736和栅极加盖图案1745的栅极结构1748(GS')。栅极结构1748(GS')可以覆盖有源区1209的第一侧部1209s_1和第二侧部1209s_2。
栅极电极1736可以由与参照图12描述的栅极电极536基本上相同的材料形成。举例来说，如图12中所示，栅极电极1736可以包括顺序层叠的第一导电图案1728和第二导电图案1734。
栅极电极1736的第二导电图案1734可以3维覆盖在其中形成第二源极/漏极区1287的有源区1209的第二有源柱1209b。第二导电图案1734可以被形成为与图40B中所示的第二源极/漏极区1287的第一侧面S1、第二侧面S2和第三侧面S3相对。
为了减小或抑制由于第二导电图案1734导致的源极/漏极区1287中的漏电流，第二导电图案1734可以由其费米能离有源区1209的导带Ec或价带Ev比离有源区1209的禁带中央能量更近的导电材料形成。
当晶体管TR'是NMOS晶体管时，第二导电图案1734可以由其费米能接近有源区1209的导带Ec的导电材料形成，正如参照图15A所描述的那样。
当晶体管TR'是PMOS晶体管时，第二导电图案1734可以由其费米能接近有源区1209的价带Ev的导电材料形成，正如参照图15B所描述的那样。
在一些实施例中，栅极结构1748(GS')可以包括含金属绝缘材料层。下面将参照图46A和图46B来描述包括含金属绝缘材料层的栅极结构1748(GS')。
首先参照图46A，可以提供包括覆盖栅极加盖图案1745的底表面和侧表面的含金属材料层1739'的栅极结构1748'(GS')。
含金属材料层1739'可以包括布置在跨越有源区1209布置的栅极沟槽1218的第一部分1218a的侧壁与栅极加盖图案1745之间的第一部分1740a，布置在栅极加盖图案1745与栅极电极1736之间的第二部分1740b，布置在栅极加盖图案1745与绝缘材料图案5之间的第三部分1740c，以及布置在有源区1209的一个侧表面与栅极加盖图案1745之间的第四部分1740d。含金属材料层1739'可以由与参照图3描述的含金属材料层39基本上相同的材料形成。
接下来参照图46B，可以提供包括形成在栅极加盖图案1745的一个侧表面上的含金属材料层1739”的栅极结构1748”(GS')。含金属材料层1739”可以包括形成在栅极电介质1224'(其被布置在跨越有源区1209布置的栅极沟槽1218的第一部分1218a的侧壁上)中的第一部分1740a'，形成在被布置成与栅极加盖图案1745的侧表面邻近或与之接触的绝缘材料图案5中的第二部分1740b'，以及形成在被形成于有源区1209的侧表面上的栅极电介质1224'中的第三部分1740c'。含金属材料层1739”可以由与参照图5描述的含金属材料层139基本上相同的材料形成。
接下来将参照图38、图39和图47来描述根据本发明构思的一个实施例的半导体器件。
参照图38、图39和图47，图39的栅极结构GS'可以是包括栅极电介质1224、栅极电极1736a和栅极加盖图案1745的栅极结构1748(GS')。栅极结构1748(GS')可以覆盖有源区1209的第一侧部1209s_1和第二侧部1209s_2。
栅极电极1736a可以包括下方势垒导电图案1725、第一导电图案1728a、缓冲导电图案1730和第二导电图案1734。第一导电图案1728a、缓冲导电图案1730和第二导电图案1734可以被顺序地层叠。下方势垒导电图案1725可以覆盖第一导电图案1728a的底表面和侧表面，并且延伸到缓冲导电图案1730的一个侧表面上。下方势垒导电图案1725可以被布置在低于第二导电图案1734的水平。
缓冲导电图案1730可以由其电阻率低于第二导电图案1734并且高于第一导电图案1728a的导电材料形成。第一导电图案1728a可以由其电阻率低于第二导电图案1734的导电材料形成。下方势垒导电图案1725可以由其电阻率高于第一导电图案1728a的导电材料形成。举例来说，第二导电图案1734可以由其导电类型与第一源极/漏极区1260和第二源极/漏极区1287相同的多晶硅形成，第一导电图案1728可以由例如钨之类的具有低电阻率的导电材料形成，缓冲导电图案1730可以由例如氮化钨或氮化钛之类的金属氮化物形成。此外，下方势垒导电图案1725可以由例如氮化钨或氮化钛之类的金属氮化物形成。
在一些实施例中，栅极结构1748(GS')可以包括含金属绝缘材料层。下面将参照图48A和图48B来描述包括含金属绝缘材料层的栅极结构1748。
首先参照图48A，可以提供包括覆盖栅极加盖图案1745的底表面和侧表面的含金属材料层1739a'的栅极结构1748a'。栅极结构1748a'(GS')可以覆盖有源区1209的第一侧部1209s_1和第二侧部1209s_2。
含金属材料层1739a'可以包括布置在跨越有源区1209布置的栅极沟槽1218的第一部分1218a的侧壁与栅极加盖图案1745之间的第一部分，布置在栅极加盖图案1745与栅极电极1736a之间的第二部分，布置在栅极加盖图案1745与绝缘材料图案5之间的第三部分，以及布置在栅极加盖图案1745与有源区1209的一个侧表面之间的第四部分。含金属材料层1739a'可以由与参照图3描述的含金属材料层39基本上相同的材料形成。相应地，与图40B的含金属材料层1239类似，含金属材料层1739a'可以3维覆盖第二源极/漏极区1287，并且减小或抑制晶体管TR'中的漏电流。
接下来参照图48B，可以提供包括形成在栅极加盖图案1745的一个侧表面上的含金属材料层1739a”的栅极结构1748a”(GS')。栅极结构1748a”(GS')可以覆盖有源区1209的第一侧部1209s_1和第二侧部1209s_2。
含金属材料层1739a”可以包括形成在栅极电介质1224'(其被布置在跨越有源区1209布置的栅极沟槽1218的第一部分1218a的侧壁上)中的第一部分，形成在被布置成与栅极加盖图案1745的一个侧表面邻近或与之接触的绝缘材料图案5中的第二部分，以及形成在被布置于有源区1209的一个侧表面上的栅极电介质1224'中的第三部分。含金属材料层1739a”可以包括与参照图5描述的含金属材料层139基本上相同的材料。与图40B的含金属材料层1239类似，含金属材料层1739a”可以3维覆盖第二源极/漏极区1287，并且减小或抑制晶体管TR'中的漏电流。
接下来将参照图38、图39和图49来描述根据本发明构思的一个实施例的半导体器件。
参照图38、图39和图49，图39的栅极结构GS'可以是包括栅极电介质1224、栅极电极1736b和栅极加盖图案1745的栅极结构1748b(GS')。栅极结构1748b(GS')可以覆盖有源区1209的第一侧部1209s_1和第二侧部1209s_2。栅极电极1736和栅极加盖图案1745可以被顺序地层叠。
栅极电极1736b可以包括顺序层叠的第一导电图案1728、第二导电图案1734b和上方附属导电图案1735。第二导电图案1734b的垂直厚度可以小于第一导电图案1728。第二导电图案1734b可以被形成为覆盖上方附属导电图案1735的底表面和侧表面。
第一导电图案1728可以由其费米能EFm接近有源区1209的禁带中央能量Emidgap的导电材料形成，例如TiN、W、Ti-Al合金和WN的至少其中之一。
第二导电图案1734b可以三维面对源极/漏极区1287。相应地，为了减小或抑制源极/漏极区1287中的漏电流，与源极/漏极区1287水平重叠的第二导电图案1734b可以由其费米能离有源区1209的导带Ec或价带Ev比离有源区1209的禁带中央能量Emidgap更近的导电材料形成。当晶体管TR'是NMOS晶体管时，第二导电图案1734b可以由其费米能EFn接近有源区1209的导带Ec的导电材料(例如包含La的导电材料或N型多晶硅)形成，正如参照图15A所描述的那样。当晶体管TR'是PMOS晶体管，第二导电图案1734a可以由其费米能EFp接近有源区1209的价带Ev的导电材料(例如包含铝、钽或铱的导电材料，或者P型多晶硅)形成。
上方附属导电图案1735可以由其电阻率低于第二导电图案1734b的导电材料形成。举例来说，第二导电图案1734b可以由多晶硅形成，并且上方附属导电图案1735可以包括TiN、W、Ti-Al合金和WN的至少其中之一。
在一些实施例中，栅极结构1748b(GS')可以包括含金属绝缘材料层。下面将参照图50A和图50B当中的每一个来描述包括含金属绝缘材料层的栅极结构1748b(GS')。
首先参照图50A，可以提供包括覆盖栅极加盖图案1745的底表面和侧表面的含金属材料层1739b的栅极结构1748b'(GS')。栅极结构1748b'(GS')可以覆盖有源区1209的第一侧部1209s_1和第二侧部1209s_2。含金属材料层1739b可以包括布置在跨越有源区1209布置的栅极沟槽1218的第一部分1218a的侧壁与栅极加盖图案1745之间的第一部分，布置在栅极加盖图案1745与栅极电极1736b之间的第二部分，布置在栅极加盖图案1745与绝缘材料图案5之间的第三部分，以及布置在栅极加盖图案1745与有源区1209的一个侧表面之间的第四部分。含金属材料层1739b可以由与参照图3描述的含金属材料层39基本上相同的材料形成。与图40B的含金属材料层1239类似，含金属材料层1739b可以3维覆盖第二源极/漏极区1287，并且减小或抑制晶体管TR'中的漏电流。
接下来参照图50B，可以提供包括形成在栅极加盖图案1745的一个侧表面上的含金属材料层1739b'的栅极结构1748b”(GS')。
含金属材料层1739b'可以包括形成在栅极电介质1224'(其被布置在跨越有源区1209布置的栅极沟槽1218的第一部分1218a的侧壁上)中的第一部分，形成在被布置成邻近栅极加盖图案1745的一个侧表面或与之接触的绝缘材料图案5中的第二部分，以及形成在布置于有源区1209的一个侧表面上的栅极电介质1224'中的第三部分。含金属材料层1739b'可以包括与参照图5描述的含金属材料层139基本上相同的材料。
与图40B的含金属材料层1239类似，含金属材料层1739b'可以3维覆盖第二源极/漏极区1287，并且减小或抑制晶体管TR中的漏电流。
接下来将参照图38、图39和图51来描述根据本发明构思的一个实施例的半导体器件。
参照图38、图39和图51，图39的栅极结构GS'可以是包括栅极电介质1224、栅极电极1836和栅极加盖图案1845的栅极结构1848(GS')。栅极结构1848(GS')可以覆盖有源区1209的第一侧部1209s_1和第二侧部1209s_2。栅极电极1836和栅极加盖图案1845可以被顺序地层叠。
栅极电极1836可以被布置在低于有源区1209的顶表面的水平。栅极电介质1224可以包括布置在栅极电极1836与有源区1209之间的一部分。栅极电介质1224可以包括布置在栅极电极1836与有源区1209之间的第一部分，以及布置在栅极加盖图案1845与有源区1209之间的第二部分。
栅极电极1836可以包括第一导电图案1828、第二导电图案1834和下方势垒导电图案1825。第二导电图案1834可以包括布置在第一导电图案1828的上方侧表面与有源区1209之间的一部分，以及布置在第一导电图案1828的上方侧表面与布置在场区7中的绝缘图案5之间的一部分。下方势垒导电图案1825可以覆盖第一导电图案1828的底表面、延伸到第一导电图案1828的一个侧表面上并且被布置在低于第二导电图案1834的水平。
正如参照图14所描述的那样，第一导电图案1828可以包括其费米能EFm离禁带中央能量Emidgap比离有源区1209的导带或价带更近的导电材料，例如TiN、W、Ti-Al合金和WN当中的任一种。第二导电图案1834可以包括不同于第一导电图案1828的材料，例如其费米能接近有源区1209的能带边缘的材料，正如参照图15A和15B所描述的那样。第一导电图案1828可以由其电阻率低于第二导电图案1834的导电材料形成。例如第一导电图案1828可以由多晶硅形成，第二导电图案1834可以由TiN、W、Ti-Al合金和WN的至少其中之一形成。
在一些实施例中，栅极结构1848(GS')可以包括含金属绝缘材料层。下面将参照图52A和图52B当中的每一个来描述包括含金属绝缘材料层的栅极结构1848(GS')。
首先参照图52A，可以提供包括覆盖栅极加盖图案1845的底表面和侧表面的含金属材料层1839a的栅极结构1848a(GS')。栅极结构1848a(GS')可以覆盖有源区1209的第一侧部1209s_1和第二侧部1209s_2。含金属材料层1839a可以包括布置在跨越有源区1209布置的栅极沟槽1218的第一部分1218a的侧壁与栅极加盖图案1845之间的第一部分，布置在栅极加盖图案1845与栅极电极1836之间的第二部分，布置在栅极加盖图案1845与绝缘材料图案5之间的第三部分，以及布置在栅极加盖图案1845与有源区1209的一个侧表面之间的第四部分。含金属材料层1839a可以由与参照图3描述的含金属材料层39基本上相同的材料形成。
接下来参照图52B，可以提供包括形成在栅极加盖图案1845的一个侧表面上的含金属材料层1839b的栅极结构1848b(GS')。
含金属材料层1839b可以包括形成在栅极电介质1224'(其被布置在跨越有源区1209布置的栅极沟槽1218的第一部分1218a的侧壁上)中的第一部分，形成在被布置成与栅极加盖图案1845的侧表面邻近或与之接触的绝缘材料图案5中的第二部分，以及形成在被布置于有源区1209的一个侧表面上的栅极电介质1224'中的第三部分。含金属材料层1839b可以包括与参照图5描述的含金属材料层139基本上相同的材料。接下来将参照图38、图39和图53来描述根据本发明构思的一个实施例的半导体器件。
参照图38、图39和图53，图39的栅极结构GS'可以是包括栅极电介质1224、栅极电极1936和栅极加盖图案1945的栅极结构1948(GS')。栅极结构1948(GS')可以覆盖有源区1209的第一侧部1209s_1和第二侧部1209s_2。栅极电极1936和栅极加盖图案1945可以被顺序地层叠。
栅极电极1936可以被布置在低于有源区1209的顶表面的水平。栅极电介质1224可以包括布置在栅极电极1936与有源区1209之间的第一部分，以及布置在栅极加盖图案1945与有源区1209之间的第二部分。
栅极电极1936可以包括下方势垒导电图案1925、第一导电图案1928、第二导电图案1934和上方势垒导电图案1935。第二导电图案1934可以包括布置在第一导电图案1928的上方侧表面与有源区1209之间的一部分，以及布置在第一导电图案1928的上方侧表面与场区7中的绝缘图案5之间的一部分。下方势垒导电图案1925可以覆盖第一导电图案1928的底表面、延伸到第一导电图案1928的一个侧表面上并且被布置在低于第二导电图案1934的水平。上方势垒导电图案1935可以包括布置在第二导电图案1934与第一导电图案1928之间的一部分。上方势垒导电图案1935可以被形成为覆盖第二导电图案1934的底表面和侧表面。第一导电图案1928的水平宽度可以大于第二导电图案1934。第一导电图案1928的布置在低于第二导电图案1934的水平的一部分的水平宽度可以大于第一导电图案1928的布置在与第二导电图案1934相同的水平的一部分。
正如参照图14所描述的那样，第一导电图案1928可以包括其费米能EFm离禁带中央能量Emidgap比离有源区1209的导带或价带更近的导电材料，例如TiN、W、Ti-Al合金和WN当中的任一种。第二导电图案1934可以包括不同于第一导电图案1928的材料，例如其费米能接近有源区1209的能带边缘的材料，正如参照图15A和15B所描述的那样。第一导电图案1928可以由其电阻率低于第二导电图案1934的导电材料形成。
在一些实施例中，栅极结构1948(GS')可以包括含金属绝缘材料层。下面将参照图54A和图54B来描述包括含金属绝缘材料层的栅极结构。
首先参照图54A，可以提供包括覆盖栅极加盖图案1945的底表面和侧表面的含金属材料层1939a的栅极结构1948a(GS')。栅极结构1948a(GS')可以覆盖有源区1209的第一侧部1209s_1和第二侧部1209s_2。含金属材料层1939a可以包括布置在跨越有源区1209布置的栅极沟槽1218的第一部分1218a的侧壁与栅极加盖图案1945之间的第一部分，布置在栅极加盖图案1945与栅极电极1936之间的第二部分，布置在栅极加盖图案1945与绝缘材料图案5之间的第三部分，以及布置在栅极加盖图案1945与有源区1209的一个侧表面之间的第四部分。含金属材料层1939a可以由与参照图3描述的含金属材料层39基本上相同的材料形成。
接下来参照图54B，可以提供包括形成在栅极加盖图案1945的一个侧表面上的含金属材料层1939b的栅极结构1948b(GS')。
含金属材料层1939b可以包括形成在栅极电介质1224'(其被布置在跨越有源区1209布置的栅极沟槽1218的第一部分1218a的侧壁上)中的第一部分，形成在被布置成与栅极加盖图案1945的侧表面邻近或与之接触的绝缘材料图案5中的第二部分，以及形成在被布置于有源区1209的一个侧表面上的栅极电介质1224'中的第三部分。含金属材料层1939b可以包括与参照图5描述的含金属材料层139基本上相同的材料。
接下来将参照图38、图39和图55来描述根据本发明构思的一个实施例的半导体器件。
参照图38、图39和图55，图39的栅极结构GS'可以是包括栅极电介质1224、栅极电极2036和栅极加盖图案2045的栅极结构2048(GS')。栅极结构2048(GS')可以覆盖有源区1209的第一侧部1209s_1和第二侧部1209s_2。
栅极电极2036可以包括下方势垒导电图案2025、第一导电图案2028、第二导电图案2034和上方附属导电图案2035。
下方势垒导电图案2025可以被共形地形成在栅极电介质1224上，第一导电图案2028可以被形成在下方势垒导电图案2025上并且部分地填充栅极沟槽1218。上方附属导电图案2035可以被形成在第一导电图案2028上。上方附属导电图案2035可以被形成在第一导电图案2028上并且与第一导电图案2028接触。第二导电图案2034可以被形成在上方附属导电图案2035的一个部分侧表面上。第二导电图案2034可以被布置在高于第一导电图案2028的水平，并且与第一导电图案2028间隔开。第二导电图案2034可以被布置在高于下方势垒导电图案2025的水平。上方附属导电图案2035的布置在低于第二导电图案2034的水平的一部分的宽度可以大于上方附属导电图案2035的布置在与第二导电图案2034相同的水平的一部分。
正如参照图14所描述的那样，第一导电图案2028可以由其费米能EFm接近有源区1209的禁带中央能量Emidgap并且其电阻率低于下方势垒导电图案2025的金属形成。
第二导电图案2034可以由不同于第一导电图案2028的材料形成，例如其费米能接近有源区1209的能带边缘的导电材料，正如参照图15A和15B所描述的那样。上方附属导电图案2035可以由其电阻率低于第二导电图案2034的金属形成，以便改进晶体管TR'的电流可驱动性。
在一些实施例中，栅极结构2048(GS')可以包括含金属绝缘材料层。下面将参照图56A和图56B来描述包括含金属绝缘材料层的栅极结构2048(GS')。
首先参照图56A，可以提供包括覆盖栅极加盖图案2045的底表面和侧表面的含金属材料层2039a的栅极结构2048a(GS')。栅极结构2048a(GS')可以覆盖有源区1209的第一侧部1209s_1和第二侧部1209s_2。含金属材料层2039a可以包括布置在跨越有源区1209形成的栅极沟槽1218的第一部分1218a的侧壁与栅极加盖图案2045之间的第一部分，布置在栅极加盖图案2045与栅极电极2036之间的第二部分，布置在栅极加盖图案2045与绝缘材料图案5之间的第三部分，以及布置在栅极加盖图案2045与有源区1209的一个侧表面之间的第四部分。含金属材料层2039a可以由与参照图3描述的含金属材料层39基本上相同的材料形成。
接下来参照图56B，可以提供包括形成在栅极加盖图案2045的一个侧表面上的含金属材料层2039b的栅极结构2048b(GS')。
含金属材料层2039b可以包括形成在栅极电介质1224'(其被布置在跨越有源区1209形成的栅极沟槽1218的第一部分1218a的一个侧表面上)中的第一部分，形成在被布置成与栅极加盖图案2045的侧表面邻近或与之接触的绝缘材料图案5中的第二部分，以及形成在被布置于有源区1209的一个侧表面上的栅极电介质1224'中的第三部分。含金属材料层2039b可以包括与参照图5描述的含金属材料层139基本上相同的材料。
接下来将参照图38、图39和图57来描述根据本发明构思的一个实施例的半导体器件。
参照图38、图39和图57，图30的栅极结构GS'可以是包括栅极电介质1224、栅极电极2136和栅极加盖图案2145的栅极结构2148(GS')。栅极结构2148(GS')可以覆盖有源区1209的第一侧部1209s_1和第二侧部1209s_2。栅极电极2136和栅极加盖图案2145可以被顺序地层叠。
栅极电极2136可以包括第一导电图案2128、第二导电图案2134和上方附属导电图案2135。第一导电图案2128和上方附属导电图案2135可以被顺序地层叠。上方附属导电图案2135的宽度可以小于第一导电图案2128。第二导电图案2134可以在高于第一导电图案2128的水平被形成在上方附属导电图案2135的一个侧表面上。第二导电图案2134可以被布置在上方附属导电图案2135与栅极电介质1224之间。
正如参照图28所描述的那样，第一导电图案2128可以由其费米能EFm接近有源区1209的禁带中央能量Emidgap的导电材料形成，例如TiN、W、Ti-Al合金和WN的至少其中之一。
第二导电图案2134可以三维面对源极/漏极区1287。相应地，为了减小或抑制源极/漏极区1287中的漏电流，与源极/漏极区1287水平重叠的第二导电图案2134可以由其费米能离有源区1209的导带Ec或价带Ev比离有源区1209的禁带中央能量Emidgap更近的导电材料形成。上方附属导电图案2135可以由其电阻率低于第二导电图案2134的导电材料形成。
在一些实施例中，栅极结构2148(GS')可以包括含金属绝缘材料层。举例来说，如图58A中所示，可以提供包括覆盖栅极加盖图案2145的底表面和侧表面的含金属材料层2139a的栅极结构2148a(GS')。在另一种情况下，如图58B中所示，可以提供包括含金属材料层2139b的栅极结构2148b(GS')，含金属材料层2139b被形成在布置于栅极加盖图案2145的一个侧表面上的栅极电介质1224'中，并且也被形成在邻近栅极加盖图案2145的侧表面布置的绝缘材料图案5中。接下来将参照图38、图39和图59来描述根据本发明构思的一个实施例的半导体器件。
参照图38、图39和图59，图39的栅极结构GS'可以是包括栅极电介质1224、栅极电极2236和栅极加盖图案2245的栅极结构2248(GS')。栅极结构2248(GS')可以覆盖有源区1209的第一侧部1209s_1和第二侧部1209s_2。栅极电极2236和栅极加盖图案2245可以被顺序地层叠。
栅极电极2236可以由与参照图32描述的栅极电极1036基本上相同的材料形成。栅极电极2236可以包括下方导电图案2228、第一导电图案2231和第二导电图案2234，其可以按照与参照图32描述的下方导电图案1028、第一导电图案1031和第二导电图案1034相同的方式顺序地层叠。正如参照图32所描述的那样，在栅极电极2236中，下方导电图案2228可以由可以主导晶体管TR'的阈值电压的导电材料形成，第一导电图案2231可以由具有低电阻率的导电材料形成以便减小已接通的晶体管TR'的栅极电极的电阻，并且以3维方式跨越源极/漏极区1287布置的第二导电图案2234可以由用于减小或抑制已关断晶体管TR'中的漏电流的导电材料形成。
在一些实施例中，栅极结构2248(GS')可以包括含金属绝缘材料层。举例来说，如图60A中所示，可以提供包括覆盖栅极加盖图案2245的底表面和侧表面的含金属材料层2239a的栅极结构2248a(GS')。在另一种情况下，如图60B中所示，可以提供包括含金属材料层2239b的栅极结构2248b(GS')，含金属材料层2239b被形成在布置于栅极加盖图案2245的一个侧表面上的栅极电介质1224'中，并且还被形成在邻近栅极加盖图案2245的侧表面布置的绝缘材料图案5中。
接下来将参照图38、图39和图61来描述根据本发明构思的一个实施例的半导体器件。
参照图38、图39和图61，图39的栅极结构GS'可以是包括栅极电介质1224、栅极电极2336和栅极加盖图案2345的栅极结构2348(GS')。栅极结构2348(GS')可以覆盖有源区1209的第一侧部1209s_1和第二侧部1209s_2。栅极电极2336和栅极加盖图案2345可以被顺序地层叠。
栅极电极2336可以包括顺序地层叠的下方导电图案2328、第一导电图案2331和第二导电图案2334。栅极电极2336可以由与参照图36描述的栅极电极1136基本上相同的材料形成。
下方导电图案2328可以包括第一下方导电图案2327a和第二下方导电图案2327b。第一下方导电图案2327a可以被共形地形成在栅极电介质1224上，第二下方导电图案2327b可以被形成在第一下方导电图案2327a上。第一下方导电图案2327a可以被形成为覆盖第二下方导电图案2327b的底表面和侧表面。下方导电图案2328可以由与参照图36描述的下方导电图案1128基本上相同的材料形成。
在一些实施例中，栅极电极2348(GS')可以包括含金属绝缘材料层。如图62A中所示，可以提供包括覆盖栅极加盖图案2345的底表面和侧表面的含金属材料层2339a的栅极结构2348a(GS')。在另一种情况下，如图62B中所示，可以提供包括含金属材料层2339b的栅极结构2348b(GS')，含金属材料层2339b被形成在布置于栅极加盖图案2345的一个侧表面上的栅极电介质1224'中，并且还被形成在邻近栅极加盖图案2345的侧表面布置的绝缘材料图案5中。
接下来将参照图63和图64来描述根据本发明构思的一个实施例的半导体器件。图63是根据本发明构思的一个实施例的半导体器件的平面图，图64是图63中所示的半导体器件的剖面图。在图64中，部分“H”标示沿着图63的I-I'线取得的截面，部分“I”标示沿着图63的II-II'线取得的截面，部分“J”标示沿着图63的VII-VII'线取得的截面。
参照图63和图64，可以制备具有单元阵列区CR和外围电路区PR的衬底1。可以形成限定单元阵列区CR的单元有源区9以及外围电路区PR的外围有源区3009的场区7。场区7可以包括场沟槽3和填充场沟槽3的绝缘材料图案5。
在单元阵列区CR中，可以形成参照图2描述的单元栅极沟槽18。单元栅极沟槽18可以跨越单元有源区9，并且延伸到场区7中。
可以形成栅极结构GS以填充单元栅极沟槽18。栅极结构GS可以是参照图1到图37B描述的任一种栅极结构GS。举例来说，如图65中所示，栅极结构GS可以是包括含金属材料层39的栅极结构(其在图3中被标为48，GS)。与此同时，形成在单元阵列区CR中的栅极结构GS可以是参照图38到图62B描述的任一种栅极结构GS'。
单元源极/漏极区60和87可以被形成在有源区9中的栅极结构GS的全部两侧。
相应地，可以在单元阵列区CR中形成包括单元栅极结构GS以及单元源极/漏极区60和87的单元晶体管CTR。
可以在单元阵列区CR的单元晶体管CTR上形成参照图2描述的位线结构69和电容器结构98。
位线结构69可以包括可以顺序地层叠的位线63和位线加盖图案66，以及布置在位线63与第一源极/漏极区60之间的位线接触结构54。
可以在外围有源区3009上形成包括顺序地层叠的外围栅极电介质3015a、外围栅极电极3030和绝缘外围栅极加盖图案3035的外围栅极结构3037。外围栅极加盖图案3035可以由例如氧化硅和/或氮化硅之类的绝缘材料形成。
外围源极/漏极区3150可以被形成在外围有源区3009中的外围栅极结构3037的全部两侧。
可以在外围电路区PR中形成包括外围栅极结构3037和外围源极/漏极区3050的外围晶体管PTR。
外围栅极电极3030可以包括多层。举例来说，外围栅极电极3030可以包括顺序地层叠的下方外围栅极电极3020和上方外围栅极电极3025。
在一些实施例中，下方外围栅极电极3020可以由与单元阵列区CR的位线接触结构69基本上相同的材料形成。举例来说，位线插头54和下方外围栅极电极3020可以由多晶硅形成。
在一些实施例中，上方外围栅极电极3025和位线63可以由相同的材料形成并且具有相同的厚度。举例来说，上方外围栅极电极3025和位线63可以被形成为在垂直于衬底1的方向上具有相同的厚度。上方外围栅极电极3025和位线63可以包括金属氮化物(例如TiN或WN)、金属-半导体化合物(例如硅化钨)和金属(例如W)当中的任一种。
可以在外围栅极结构3037的一个侧表面上形成外围栅极间隔物3045。外围栅极间隔物3045可以由例如氮化硅或氧化硅之类的绝缘材料形成。
外围含金属材料层3039a可以被形成在外围栅极电极3030和外围栅极加盖图案3035的侧表面上，并且延伸到布置于栅极电极3030的全部两侧的外围有源区3009。
在一些实施例中，外围含金属材料层3039a可以由与参照图3描述的含金属材料层39相同的材料形成。外围含金属材料层3039a可以是偶极层。外围含金属材料层3039a可以包括这样一部分，该部分可以被形成在布置于外围栅极电极3030的全部两侧的外围源极/漏极区3050上，并且延伸到外围栅极电极3030的一个侧表面上。外围含金属材料层3039a可以覆盖外围栅极电极3030和外围栅极加盖图案3035的侧表面，并且覆盖形成在布置于外围栅极电极3030的全部两侧的外围有源区3009上的外围栅极电介质3015a。
在另一个实施例中，如图66中所示，外围栅极电介质3015b可以被定义在栅极电极3030之下。此外，外围含金属材料层3039b可以覆盖外围栅极电极3030和外围栅极加盖图案3035的侧表面，并且延伸到布置在外围栅极电极3030的全部两侧的外围有源区3009上。
外围含金属材料层3039b可以被布置在外围栅极结构3037与外围栅极间隔物3045之间，并且被布置在外围栅极间隔物3045与外围源极/漏极区3050之间。
当外围晶体管PTR是NMOS晶体管时，外围含金属材料层3039a可以包括含有N型金属的电介质材料。举例来说，当外围晶体管PTR是NMOS晶体管时，含金属材料层3039a可以包括其费米能接近外围有源区3009的价带或导带的金属(例如镧或镁)，并且由能够形成偶极的电介质材料形成。举例来说，含金属材料层3039a可以包括含有LaO、MgO、LaON和MgON的至少其中之一的偶极层。
当外围晶体管PTR是PMOS晶体管时，含金属材料层3039a可以包括其费米能接近外围有源区3009的导带或价带的P型金属(例如铝、钽或铱)，并且由能够形成偶极的电介质材料形成。举例来说，含金属材料层3039a可以包括含有AlO、AlON、TaO、TaON、IrO和IrON的其中之一的偶极层。可以在具有外围晶体管PTR和单元位线结构69的衬底上形成层间绝缘层75。
外围插头3060可以被形成为穿过层间绝缘层75并且电连接到外围源极/漏极区3050。
外围插头3060可以由与单元接触结构90相同的材料形成，单元接触结构90可以穿透层间绝缘层75并且电连接到单元晶体管CTR的第二源极/漏极区87。举例来说，外围插头3060和单元接触结构90可以由多晶硅形成。
接下来将参照图67来描述根据本发明构思的一个实施例的半导体器件。图67是根据本发明构思的一个实施例的半导体器件的剖面图。在图67中，部分“H”标示沿着图63的I-I'线取得的截面，部分“I”标示沿着图63的II-II'线取得的截面，部分“J”标示沿着图63的VII-VII'线取得的截面。
参照图63和图67，可以制备具有单元阵列区CR和外围电路区PR的衬底1。可以形成限定单元阵列区CR的单元有源区9以及外围电路区PR的外围有源区3009的场区7。场区7可以包括场沟槽3和填充场沟槽3的绝缘材料图案5。在单元阵列区CR中可以形成参照图2描述的单元栅极沟槽18。单元栅极沟槽18可以跨越单元有源区9，并且延伸到场区7中。可以形成栅极结构GS以填充单元栅极沟槽18。栅极结构GS可以是参照图1到图37B描述的任一种栅极结构GS。与此同时，形成在单元阵列区CR中的栅极结构GS可以是参照图38到图62B描述的任一种栅极结构GS'。单元源极/漏极区60和87可以被形成在有源区9中的栅极结构GS的全部两侧。相应地，可以在单元阵列区CR中形成包括单元栅极结构GS以及单元源极/漏极区60和87的单元晶体管CTR。可以在单元阵列区CR的单元晶体管CTR上形成参照图2描述的位线结构69和电容器结构98。位线结构69可以包括顺序地层叠的位线63和位线加盖图案66，以及布置在位线63与第一源极/漏极区60之间的位线接触结构54。
可以在外围有源区3009上形成包括顺序地层叠的外围栅极电介质3115、外围栅极电极3130和绝缘外围栅极加盖图案3135的外围栅极结构3137。外围栅极加盖图案3135可以由例如氧化硅和/或氮化硅之类的绝缘材料形成。外围栅极电介质3115可以被形成为覆盖外围有源区3009。外围源极/漏极区3150可以在外围栅极电极3130的全部两侧被形成在外围有源区3009中。外围栅极电介质3115可以包括与外围栅极电极3130垂直重叠的第一部分3115a，以及在栅极电极3130的全部两侧被布置在源极/漏极区3150上的第二部分3115b。
可以在外围电路区PR中形成包括外围栅极结构3137和外围源极/漏极区3150的外围晶体管PTR。外围栅极电极3130可以包括顺序地层叠的下方外围栅极电极3120和上方外围栅极电极3125。
可以在外围栅极结构3137的一个侧表面上形成外围栅极间隔物3145。外围栅极间隔物3145可以由例如氮化硅或氧化硅之类的绝缘材料形成。
外围含金属绝缘材料层3139a可以被形成在布置于外围栅极电极3130的全部两侧的栅极电介质3115的第二部分3115b中。含金属材料层3139a的一部分可以被布置在外围栅极间隔物3145之下并且处在外围栅极电极3130之下。外围含金属材料层3139a可以具有与外围栅极电极3130的一部分垂直重叠的一部分。外围含金属材料层3139a可以包括不同于外围栅极电介质3115的材料。
在另一个实施例中，如图68中所示，形成在栅极电介质3115中的外围含金属材料层3139b可以在外围栅极电极3130的全部两侧被形成在栅极电介质3115的第二部分中，并且与外围栅极电极3130间隔开。外围含金属材料层3139b可以具有与外围栅极间隔物3145的一部分垂直重叠的一部分。
当外围晶体管PTR是NMOS晶体管时，外围含金属材料层3139a可以包括含有N型金属的电介质材料。举例来说，当外围晶体管PTR是NMOS晶体管时，含金属材料层3139a可以包括其费米能离外围有源区3009的导带比离外围有源区3009的价带更近的金属(例如镧或镁)，并且由能够形成偶极的电介质材料形成。举例来说，含金属材料层3139a可以包括含有LaO、MgO、LaON和MgON的至少其中之一的偶极层。
当外围晶体管PTR是PMOS晶体管时，含金属材料层3139a可以包括其费米能离有源区9的价带比离外围有源区3009的导带更近的P型金属(例如铝、钽或铱)，并且由能够形成偶极的电介质材料形成。举例来说，含金属材料层3039可以包括含有AlO、AlON、TaO、TaON、IrO和IrON的其中之一的偶极层。
可以在具有外围晶体管PTR和单元位线结构69的衬底1上形成层间绝缘层75。外围插头3160可以被形成为穿过层间绝缘层75、外围含金属材料层3139a和外围栅极电介质3115，并且电连接到外围源极/漏极区3150。
外围插头3160可以由与单元接触结构90相同的材料形成，单元接触结构90穿过层间绝缘层75形成并且电连接到单元晶体管CTR的第二源极/漏极区87。
本发明构思的实施例不限于其中外围晶体管PTR由平面晶体管具体实现的情况。举例来说，外围晶体管PTR可以由3维晶体管具体实现。
下面将参照图69描述由3维晶体管具体实现的外围晶体管PTR'。在图69中，部分“H”标示沿着图63的I-I'线取得的截面，部分“I”标示沿着图63的II-II'线取得的截面，部分“J”标示沿着图63的VII-VII'线取得的截面。
参照图63和图69，可以制备具有单元阵列区CR和外围电路区的衬底1，正如参照图64所描述的那样。如图64中所示，可以在单元阵列区CR中形成单元晶体管CTR。可以跨越外围电路区PR的外围有源区3009形成外围栅极沟槽3212。
外围栅极结构3237可以被形成为填充外围栅极沟槽3212，并且从外围有源区3009向上突出。
可以在外围栅极结构3237的全部两侧在外围有源区3009中形成外围源极/漏极区3250。
可以在外围电路区PR中形成包括外围栅极结构3237和外围源极/漏极区3250的外围晶体管PTR'。
外围栅极结构3237可以包括外围栅极电介质3215a、外围栅极电极3230和外围栅极加盖图案3235。
外围栅极电介质3215a可以被形成在外围栅极沟槽3212的内部上。
外围栅极电极3230可以包括这样一部分，该部分可以被形成在外围栅极电介质3215a上、填充外围栅极沟槽3212并且从外围有源区3009的顶表面突出。
外围栅极电极3230可以包括顺序地层叠的下方外围栅极电极3218和上方外围栅极电极3224。下方外围栅极电极3218可以由多晶硅形成，上方外围栅极电极3224可以包括例如氮化钨或氮化钛之类的金属。
外围栅极间隔物3245可以被形成在外围栅极结构3237的布置在高于外围有源区3009的水平的一部分的一个侧表面上。
可以在具有外围栅极结构3237的衬底1上形成外围含金属绝缘材料层3239a。外围栅极电介质3215a可以包括布置在外围栅极电极3230之下的第一部分，以及在外围栅极电极3230的全部两侧布置在外围有源区3009上的第二部分。外围含金属材料层3239a可以覆盖外围栅极电极3230的一个侧表面和外围栅极加盖图案3245的一个侧表面(其被布置在高于外围有源区3009的水平)，并且覆盖在外围栅极电极3230的全部两侧布置在在外围有源区3009上的外围栅极电介质3215a的第二部分。外围含金属材料层3239a可以被共形地形成。
当外围晶体管PTR'是NMOS晶体管时，外围含金属材料层3239a可以由含有N型金属的电介质材料形成。举例来说，当外围晶体管PTR'是NMOS晶体管时，含金属材料层3239a可以包括其费米能离外围有源区3009的导带比离外围有源区3009的价带更近的金属(例如镧或镁)，并且由能够形成偶极的电介质材料形成。举例来说，含金属材料层3239a可以包括含有LaO、MgO、LaON和MgON的至少其中之一的偶极层。
当外围晶体管PTR'是PMOS晶体管时，含金属材料层3239a可以包括其费米能离外围有源区3009的价带比离外围有源区3009的导带更近的P型金属(例如铝、钽或铱)，并且由能够形成偶极的电介质材料形成。举例来说，含金属材料层3239a可以包括含有AlO、AlON、TaO、TaON、IrO和IrON的其中之一的偶极层。与此同时，正如参照图64所描述的那样，可以在单元阵列区CR中的单元晶体管CTR上形成位线结构69。
位线结构69可以包括顺序地层叠的位线63和位线加盖图案66，以及布置在位线63与第一源极/漏极区60之间的位线接触结构54。
外围栅极电极3230的上方外围栅极电极3224在垂直于位线63和衬底1的表面的方向上可以具有基本上相同的厚度。外围栅极电极3224可以由与位线63相同的导电材料形成。
位线63和外围栅极电极3224可以包括金属-半导体化合物(例如硅化钨)、金属氮化物(例如TiN或WN)和金属(例如钨)的至少其中之一。
外围栅极加盖图案3235和位线加盖图案66可以由相同的材料形成，并且在垂直于衬底1的表面的方向上具有相同的厚度。外围栅极加盖图案3235和位线加盖图案66可以由例如氮化硅或氧化硅之类的绝缘材料形成。
正如参照图64所描述的那样，可以在具有外围晶体管PTR和单元位线结构69的衬底1上形成层间绝缘层75。外围插头3260可以被形成为穿过层间绝缘层75并且电连接到外围源极/漏极区3250。
在另一个实施例中，如图70中所示，栅极电介质3215b可以被定义在外围栅极电极3230之下。此外，外围含金属材料层3239b可以覆盖外围栅极电极3230的一个侧表面和外围栅极加盖图案3245的一个侧表面(其被布置在高于外围有源区3009的水平)，并且覆盖布置在外围栅极电极3230的全部两侧的外围有源区3009。
在另一个实施例中，如图71中所示，栅极电介质3215c可以包括布置在外围栅极电极3230之下的第一部分，以及在外围栅极电极3230的全部两侧布置在外围有源区3009之下的第二部分。外围栅极电介质3215c的第一部分可以与外围栅极电极3230垂直重叠。此外，外围含金属材料层3239c可以包括这样一部分，其可以被形成在外围栅极电介质3215c的第二部分(其在外围栅极电极3230的全部两侧被布置于外围有源区3009上)中并且与外围栅极电极3230垂直重叠。
在另一个实施例中，如图72中所示，外围含金属材料层3239d可以被形成在外围栅极电介质3215的第二部分(其在外围栅极电极3230的全部两侧被布置于外围有源区3009上)中，并且与外围栅极电极3230间隔开。下面将描述前述半导体器件的制作方法。
首先将参照图73A到图83描述前面参照图1到图37B描述的根据本发明构思的一个实施例的半导体器件的制作方法。在图73A到图83中将省略对于参照图1到图37B所描述的相同方法的重复描述。
下面将参照图1、图73A到图73C以及图74A到图74O来描述根据本发明构思的一个实施例的半导体器件的制作方法。图73A到图73C是示出了根据本发明构思的一个实施例的半导体器件的制作方法的处理流程图，图74A到图74O是示出了根据本发明构思的一个实施例的半导体器件的制作方法的剖面图。在图74A到图74O中，部分“A”标示沿着图1的I-I'线取得的截面，部分“B”标示沿着图1的II-II'线取得的截面，部分“C”标示沿着图1的III-III'线取得的截面。
参照图1、图73A和图74A，可以制备衬底1。衬底1可以是半导体衬底。衬底1可以包括含有硅的半导体。举例来说，衬底1可以是硅晶片。
可以在衬底1中形成限定有源区9的场区7(操作S7)。场区7可以是沟槽隔离区。举例来说，场区7的形成可以包括在衬底1中形成沟槽3，以及形成绝缘材料图案5以填充沟槽3。
可以在有源区9中形成源极/漏极区12。举例来说，源极/漏极区12的形成可以包括利用离子注入处理将杂质注入到有源区1中。源极/漏极区12可以具有与有源区9相反的导电类型。举例来说，当有源区9具有第一导电类型时，源极/漏极区12可以具有不同于第一导电类型的第二导电类型。举例来说，有源区9可以具有P型导电类型，源极/漏极区12可以具有N型导电类型。举例来说，源极/漏极区12可以通过将第V组元素(比如磷或砷)注入到有源区9中而实现。
可以在形成场区7之后形成源极/漏极区12。在另一种情况下，可以在形成场区7之前形成源极/漏极区12。
参照图1和图74B，掩模图案15可以被形成在具有有源区9和场区7的衬底1上。掩模图案15可以包括关于绝缘材料图案7具有蚀刻选择性的材料。掩模图案15可以具有开口15a，其可以跨越有源区9并且延伸到场区7中。
参照图1、图73A和图74C，可以在衬底1中形成栅极沟槽18(操作S18)。栅极沟槽18可以包括跨越有源区9的第一部分18a，以及布置在场区7中的第二部分18b。举例来说，栅极沟槽18的形成可以包括利用掩模图案15作为蚀刻掩模部分地蚀刻有源区9和场区7。形成在场区7中的栅极沟槽18的第二部分18b的底部区域18b可以被布置在低于形成在有源区9中的栅极沟槽18的第一部分18a的底部区域19a的水平。举例来说，为了形成栅极沟槽18，当利用掩模图案15作为蚀刻掩模部分地蚀刻有源区9和场区7时，可以将场区7的绝缘材料图案5蚀刻到大于有源区9的深度。
一个有源区9可以包括通过一对彼此邻近地布置的栅极结构GS分开的三个柱。举例来说，一个有源区9可以包括一个第一有源柱9a以及跨越第一有源柱9a彼此相对布置的两个第二有源柱9b。
参照图1、图73A和图74D，可以形成栅极电介质24(操作S24)。栅极电介质24可以被形成在通过栅极沟槽18暴露出的有源区9上。
栅极电介质24可以被形成在栅极沟槽18的第一部分18a的侧壁上，并且还被形成在由于栅极沟槽18的第一部分18a的底部区域19a与第二部分18b的底部区域19b之间的阶梯差而被暴露出的有源区9的一个侧表面上。举例来说，栅极电介质24的形成可以包括在通过栅极沟槽18暴露出的有源区9上形成氧化物，这是通过在具有栅极沟槽18的衬底1上执行氧化处理而实现的。
栅极电介质24可以包括氧化硅。栅极电介质24可以由氧化硅或氮掺杂氧化硅形成。利用氮掺杂氧化硅形成栅极电介质24可以包括在通过栅极沟槽18暴露出的有源区9上形成氧化硅，并且通过对氧化硅进行氮化而将氮注入到氧化硅中。
参照图1和74E，可以在具有栅极电介质24的衬底1上顺序地形成第一导电层26和第二导电层29。第一导电层26可以被共形地形成在具有栅极电介质24的衬底1上。第二导电层29可以被形成在第一导电层26上以填充栅极沟槽18。第二导电层29可以由其电阻率低于第一导电层26的材料形成。举例来说，第一导电层26可以由金属氮化物(例如TiN或WN)形成，第二导电层29可以由其电阻率低于金属氮化物的金属(例如W或TiAl)形成。
参照图1、图73A和图74F，可以形成栅极电极36(操作S36)。栅极电极36可以被形成为部分地填充栅极沟槽18。栅极电极36可以包括第一栅极导电图案27和第二栅极导电图案30。栅极电极36的形成可以包括通过部分地蚀刻第一导电层26和第二导电层29而形成第一栅极导电图案27和第二栅极导电图案30。第一栅极导电图案27可以通过部分地蚀刻第一导电层26而形成，第二栅极导电图案30则可以通过部分地蚀刻第二导电层29而形成。
在一些实施例中，第一导电层26和第二导电层29可以被部分地蚀刻，从而使得第一栅极导电图案27的顶表面处在低于第二栅极导电图案30的顶表面的水平。举例来说，在对于第二导电层29的部分蚀刻之后可以是对于第一导电层26的部分蚀刻。
在一些实施例中，在部分地蚀刻了第一导电层26和第二导电层29之后，可以对通过部分蚀刻的第一导电层和第二导电层暴露出的栅极电介质进行选择性地蚀刻，并且可以对部分蚀刻的第一导电层26进行部分地蚀刻。其结果是可以形成图4C中所示的栅极结构48c。
在一些实施例中，可以形成单个导电层而不是第一导电层26和第二导电层29，并且对其进行部分地蚀刻从而形成图7和图8中所示的栅极电极236。
参照图1、图73A和图74G，可以形成含金属材料层39(操作S39)。含金属材料层39可以被形成在具有栅极电极36的衬底1上。含金属材料层39可以利用原子层沉积(ALD)处理被共形地形成。含金属材料层39可以被共形地形成在具有栅极电极36的衬底1上。
正如参照图3所描述的那样，含金属材料层39可以由含金属电介质材料形成，该金属的费米能接近有源区9的能带图的价带和导带当中的任一个的水平。举例来说，含金属材料层39可以包括含有LaO、MgO、LaON和MgON的至少其中之一的偶极层，以便改进NMOS晶体管的漏电流特性。在另一种情况下，含金属材料层39可以包括含有AlO、AlON、TaO、TaON、IrO和IrON的其中之一的偶极层，以便改进PMOS晶体管的漏电流特性。
参照图1、图73A和图74H，可以形成栅极加盖图案45(操作S45)。举例来说，栅极加盖图案45的形成可以包括在具有含金属材料层39的衬底1上形成加盖绝缘层，并且将加盖绝缘层平面化。栅极加盖图案45可以被形成在含金属材料层39上并且处在栅极沟槽18内。在对于加盖绝缘层的平面化期间可以去除掩模图案15。在另一种情况下，可以在形成栅极加盖图案45之后通过进行蚀刻来去除掩模图案15。含金属材料层39可以保留，从而覆盖栅极加盖图案45的侧表面和底表面。栅极电介质24、栅极电极36、含金属材料层39和栅极加盖图案45可以构成栅极结构48(GS)。
参照图1、图73B和图74I，可以形成下方绝缘层51(操作S51)。下方绝缘层51可以被形成在具有栅极结构48(GS)的衬底1上。下方绝缘层51可以被形成为覆盖具有栅极结构48(GS)的衬底1。下方绝缘层51可以由绝缘材料形成，比如氧化硅或氮化硅。可以形成第一接触孔洞52以便暴露出有源区9的第一区9a(操作S52)。有源区9的第一区9a可以是由栅极沟槽18形成的第一有源柱9a。第一接触孔洞52可以穿透下方绝缘层51并且暴露出有源区9的第一区9a。
参照图1、图73B和图74J，第一源极/漏极区60可以被形成在通过第一接触孔洞52暴露出的有源区9的第一区9a中。可以利用第一离子注入处理57将例如磷或砷之类的杂质注入到通过第一接触孔洞52暴露出的有源区9的第一区9a中，从而形成第一源极/漏极区60。可以在第一接触孔洞52内形成位线接触插头54(操作S54)。位线接触插头54可以由具有N型导电类型的多晶硅形成。
参照图1、图73B和图74K，可以形成导电线63(操作S63)。导电线63可以被形成在下方绝缘层51上，以便覆盖位线接触插头54。举例来说，导电线63的形成可以包括在具有位线接触插头54的衬底1上形成导电层，在导电层上形成位线加盖图案66，以及通过利用位线加盖图案66作为蚀刻掩模执行蚀刻处理而蚀刻导电层。导电线63和位线加盖图案66可以被顺序地层叠。导电线63可以由包含多晶硅、金属氮化物、金属-半导体化合物或金属的至少其中之一的导电材料形成。举例来说，导电线63可以包括钨。位线加盖图案66可以由绝缘材料形成，比如氧化硅或氮化硅。
导电线63可以是例如DRAM之类的存储器器件的位线。栅极电极36可以是例如DRAM之类的存储器器件的字线。
绝缘间隔物层可以被形成在具有导电线63和掩模图案66的衬底1上并且利用各向异性蚀刻处理来蚀刻，从而形成间隔物图案72。间隔物图案72可以被形成在顺序地层叠的导电线63和掩模图案66的侧表面上。
参照图1、图73C和图74L，可以形成上方绝缘层75(操作S75)。上方绝缘层75可以被形成在具有间隔物图案72的衬底1上。上方绝缘层75可以由氧化硅形成。
参照图1、图73C和图74M，第二接触孔洞72可以被形成为暴露有源区9的第二区9b(操作S78)。有源区9的第二区9b可以是由栅极沟槽18形成的第二有源柱9b。
第二接触孔洞72可以穿透上方绝缘层75和下方绝缘层51，并且暴露出有源区9的第二区9b。
在一些实施例中，可以把杂质注入到通过第二接触孔洞78暴露出的有源区9的第二区9b中。相应地，第二源极/漏极区87可以被定义在通过第二接触孔洞78暴露出的有源区9的第二区9b中。第二源极/漏极区87可以形成浅于第一源极/漏极区60的结。
参照图1、图73C和图74N，可以在第二接触孔洞78内形成电容器接触插头90(操作S90)。电容器接触插头90可以由多晶硅形成。在NMOS晶体管的情况下，电容器接触插头90可以由具有N型导电类型的多晶硅形成。在另一种情况下，电容器接触结构90可以具有多晶硅和金属的层叠结构。
参照图1、图73C和图74O，可以形成第一电极93(操作S93)。第一电极93可以被形成在上方绝缘层75上，并且电连接到电容器接触插头90。
接下来将回头参照图2来描述形成电容器结构的方法。
参照图1、图2和图73C，存储电介质材料95可以被形成为覆盖第一电极93(操作S93)。第二电极97可以被形成在存储电介质材料95上(操作S97)。第一电极93、存储电介质材料95和第二电极97可以构成电容器结构98。电容器结构98可以是DRAM单元的电容器。
接下来将参照图1、图75和图76A到图76C来描述根据本发明构思的一个实施例的半导体器件的制作方法。在图76A到图76C中，部分“A”标示沿着图1的I-I'线取得的截面，部分“B”标示沿着图1的II-II'线取得的截面，部分“C”标示沿着图1的III-III'线取得的截面。
参照图1、图75和图76A，可以制备具有栅极电极36的衬底1，正如参照图74F所描述的那样。在具有栅极电极36的衬底1中，可以暴露出布置在高于栅极电极36的水平的栅极电介质24'的一部分。可以形成金属源层137(操作S137)。金属源层137可以利用原子层沉积(ALD)处理共形地形成。金属源层137可以被共形地形成在具有栅极电极36的衬底1上。金属源层137可以覆盖栅极电极36的顶表面和栅极电介质24的被暴露部分。
当要根据本发明构思的一个实施例形成的晶体管是NMOS晶体管时，金属源层137可以由其费米能离有源区9的导带比离有源区9的价带更近的金属形成。举例来说，金属源层137可以由包含镧的材料层形成。举例来说，金属源层137可以由镧层形成，但是本发明构思不限于此。举例来说，金属源层137可以由包含镁的材料层形成。
当要根据本发明构思的一个实施例形成的晶体管是PMOS晶体管时，金属源层137可以由其费米能离有源区9的价带比离有源区9的导带更近的金属形成。举例来说，金属源层137可以由包含铝、钽或铱的金属形成。
可以执行退火处理138，以便将金属从金属源层137扩散到栅极电介质24中，从而形成含金属材料层139(操作S139)。可以在大约800℃或更高温度下的处理氛围中、在退火腔室中执行退火处理138。
在退火处理138期间，金属可以从金属源层137的一部分扩散到栅极电介质24'中，并且金属源层137的剩余部分可以不发生反应而是得到保留。
相应地，含金属材料层139可以是通过将金属注入到栅极电介质24'中而形成的一层。含金属材料层139可以由包含金属的电介质材料形成。
参照图1、图75和图76B，可以去除未发生反应的金属源层137(操作S140)。可以利用蚀刻处理去除未发生反应的金属源层137。相应地，可以暴露出含金属材料层139。
参照图1、图75和图76C，可以形成栅极加盖图案145(操作S45)。栅极加盖图案145的形成可以包括在具有含金属材料层139的衬底1上形成一个绝缘材料层，以及对绝缘材料层进行平面化，直到暴露出有源区9为止。
接下来将参照图1、图77和图78A到图78D来描述根据本发明构思的一个实施例的半导体器件的制作方法。在图78A到图78D中，部分“A”标示沿着图1的I-I'线取得的截面，部分“B”标示沿着图1的II-II'线取得的截面，部分“C”标示沿着图1的III-III'线取得的截面。
参照图1、图77和图78A，可以按照参照图73A和图74A到图74D所描述的那样在衬底1中形成栅极沟槽18(操作S18)，并且可以形成栅极电介质24(操作S24)。可以形成栅极电极436(操作S36)。栅极电极436可以被形成在具有栅极电介质24的衬底1上，以便部分地填充栅极沟槽18。栅极电极436可以由导电材料形成，例如多晶硅、金属氮化物(例如TiN或WN)、金属(例如W或TiAl)和金属-半导体化合物(例如WSi)的至少其中之一。
参照图1、图77和图78B，可以形成含金属材料层438(操作S438)。含金属材料层438可以被形成在具有栅极电极436的衬底1上。
含金属材料层438可以由绝缘材料形成。
当要根据本发明构思的一个实施例形成的晶体管是NMOS晶体管时，含金属材料层438可以包括例如La或Mg之类的N型金属，并且由能够形成偶极的电介质材料形成。举例来说，含金属材料层438可以包括LaO、MgO、LaON和MgON的至少其中之一。
当要根据本发明构思的一个实施例形成的晶体管是NMOS晶体管时，含金属材料层438可以包括例如铝、钽或铱之类的P型金属，并且由能够形成偶极的电介质材料形成。举例来说，含金属材料层438可以包括AlO、AlON、TaO、TaON、IrO和IrON的其中之一。
参照图1、图77和图78C，含金属材料层438可以被部分地蚀刻并且保留在栅极沟槽18内(操作S439)。保留在栅极沟槽18内的含金属材料层439可以被布置在低于有源区9的顶表面的水平。
参照图1、图77和图78D，可以形成栅极加盖图案445(操作S45)。栅极加盖图案445的形成可以包括在具有含金属材料层439的衬底上形成一个绝缘材料层，并且对绝缘材料层进行平面化，直到暴露出有源区9为止。
接下来将参照图1、图79和图80A到图80E来描述根据本发明构思的一个实施例的半导体器件的制作方法。在图80A到图80E中，部分“A”标示沿着图1的I-I'线取得的截面，部分“B”标示沿着图1的II-II'线取得的截面，部分“C”标示沿着图1的III-III'线取得的截面。
参照图1、图79和图80A，正如参照图73A和图74A到图74D所描述的那样，可以在衬底1中形成栅极沟槽18(操作S18)，并且可以形成栅极电介质24(操作S24)。可以形成第一栅极导电层527(操作S527)。第一栅极导电层527可以被形成在具有栅极电介质24的衬底1上。
参照图1、图79和图80B，第一栅极导电层527可以被部分地蚀刻，从而形成第一导电图案528(操作S528)。
第一导电图案528可以被形成为部分地填充栅极沟槽18。第一导电图案528可以被布置在低于有源区9的顶表面的水平。
参照图1、图79和图80C，可以形成具有不同于第一导电图案528的功函数的第二栅极导电层533(操作S533)。
第二栅极导电层533可以由能带边缘导电材料形成，并且第一导电图案528可以由禁带中央导电材料形成。在这里，能带边缘导电材料可以是指其费米能离价带或导带比离有源区9的能带图的禁带中央能量更近的材料。
参照图1、图79和图80D，第二栅极导电层533可以被部分地蚀刻，从而形成第二导电图案534(操作S534)。第二导电图案534的顶表面可以与源极/漏极区12水平重叠。
第二导电图案534可以被布置在低于有源区9的顶表面的水平，并且被形成在栅极沟槽18内。
参照图1、图79和图80E，可以形成栅极加盖图案545(操作S45)。栅极加盖图案545的形成可以包括在具有第二导电图案534的衬底上形成一个绝缘材料层，并且对绝缘材料层进行平面化，直到暴露出有源区9为止。
接下来将参照图1、图81和图82A到图82E来描述根据本发明构思的一个实施例的半导体器件的制作方法。在图82A到图82E中，部分“A”标示沿着图1的I-I'线取得的截面，部分“B”标示沿着图1的II-II'线取得的截面，部分“C”标示沿着图1的III-III'线取得的截面。
参照图1、图81和图82A，正如参照图74A到图74D所描述的那样，可以在衬底1中形成栅极沟槽18(操作S18)，并且可以形成栅极电介质24(操作S24)。
可以形成下方势垒导电层524(操作S624)。下方势垒导电层524可以被形成在具有栅极电介质24的衬底1上。下方势垒导电层524可以是可以由例如氮化钛或氮化钨之类的金属氮化物形成的势垒栅极导电层。
可以形成第一导电层(操作S626)。第一导电层可以被形成在具有下方势垒导电层524的衬底1上，从而填充栅极沟槽18。
第一导电层可以由其电阻率低于下方势垒导电层524的金属形成。举例来说，第一导电层可以由例如W或Ti-Al合金之类的金属形成。
第一导电层可以被部分地蚀刻，从而形成第一导电图案528(操作S627)。第一导电图案528可以被形成在下方势垒导电层524上，从而部分地填充栅极沟槽18。
参照图1、图81和图82B，可以形成缓冲导电层529(操作S628)。缓冲导电层529可以被形成在具有第一导电图案528的衬底1上。
缓冲导电层529可以被形成在具有第一导电图案528的衬底1上从而形成栅极沟槽18的未被填充的部分，其被布置在第一导电图案528上。
参照图1、图81和图82C，缓冲导电层529和下方势垒导电层524可以被部分地蚀刻，从而分别形成缓冲导电图案530和下方势垒导电图案525(操作S629)。
在一些实施例中，下方势垒导电图案525和缓冲导电图案530可以由不同材料层形成。举例来说，下方势垒导电图案525可以由氮化钛形成，缓冲导电图案530可以由氮化钨形成。
对于缓冲导电层529和下方势垒导电层524的部分蚀刻可以包括部分地蚀刻缓冲导电层529以形成缓冲导电图案530，以及蚀刻下方势垒导电层524。在另一种情况下，缓冲和下方势垒导电层524和529可以同时被部分地蚀刻。
在另一个实施例中，缓冲导电层529和下方势垒导电层524可以由相同材料形成。举例来说，缓冲导电层529和下方势垒导电层524可以由氮化钛和氮化钨形成。缓冲导电层529和下方势垒导电层524可以同时被部分地蚀刻。
参照图1、图81和图82D，可以形成具有不同于第一导电图案528a的功函数的第二导电层(操作S633)。第二导电层可以被形成为填充布置在第一导电图案528a上的栅极沟槽18的一部分。第一导电图案528a可以由禁带中央导电材料形成，而上方栅极导电层则可以由能带边缘导电材料形成。
第二导电层可以被部分地蚀刻，以便形成第二导电图案534。(操作S634)。
下方势垒导电图案525、第一导电图案528a、缓冲导电图案530和第二导电图案534可以构成栅极电极536a。
参照图1、图81和图82E，可以形成绝缘栅极加盖图案545(操作S45)。栅极加盖图案545的形成可以包括在具有第二导电图案534的衬底1上形成一个绝缘材料层，并且对绝缘材料层进行平面化，直到暴露出有源区9为止。相应地，可以形成参照图16描述的栅极结构548a(GS)。
接下来将参照图1、图83A和图83B来描述根据本发明构思的一个实施例的半导体器件的制作方法。在图83A和图83B中，部分“A”标示沿着图1的I-I'线取得的截面，部分“B”标示沿着图1的II-II'线取得的截面，部分“C”标示沿着图1的III-III'线取得的截面。
参照图1和图83A，可以制备参照图82A到图82D描述的具有栅极电极536a的衬底1。含金属材料层539a可以被形成在具有栅极电极536a的衬底1上。含金属材料层539a可以被共形地形成在具有栅极电极536a的衬底1上。含金属材料层539a可以利用ALD处理形成。
正如参照图3所描述的那样，含金属材料层539a可以由包含其费米能接近有源区9的能带图的价带或导带当中的任一个水平的金属的电介质材料形成。
参照图1和图83B，可以在具有含金属材料层539a的衬底1上形成一个绝缘材料层并且对其进行平面化，直到暴露出有源区9为止，从而形成栅极加盖图案545'。
接下来将参照图1、图84A和图84B来描述根据本发明构思的一个实施例的半导体器件的制作方法。在图84A和图84B中，部分“A”标示沿着图1的I-I'线取得的截面，部分“B”标示沿着图1的II-II'线取得的截面，部分“C”标示沿着图1的III-III'线取得的截面。
参照图1和图84A，可以制备参照图82A到图82D描述的具有栅极电极536a的衬底1。可以在具有栅极电极536a的衬底1上形成一个金属源层537。金属源层537可以被共形地形成在具有栅极电极536a的衬底1上。
可以在具有金属源层537的衬底1上执行退火处理538。由于退火处理538，金属可以从金属源层537扩散到栅极电介质24'中。包括金属的栅极电介质24'可以被定义为含金属材料层539a”。退火处理538和含金属材料层539a”可以与参照图76A描述的退火处理138和含金属材料层139基本上相同。
参照图84B，可以去除未发生反应的金属源层537，正如参照图76B所描述的那样。随后可以在具有含金属材料层539a”的衬底1上形成一个绝缘材料层并且对其进行平面化，直到暴露出有源区9为止，从而形成栅极加盖图案545。
接下来将参照图1、图85、图86A到图86C描述根据本发明构思的一个实施例的半导体器件的制作方法。在图86A到图86C中，部分“A”标示沿着图1的I-I'线取得的截面，部分“B”标示沿着图1的II-II'线取得的截面，部分“C”标示沿着图1的III-III'线取得的截面。
参照图1、图85和图86A，正如参照图74A到图74D所描述的那样，可以在衬底1中形成栅极沟槽18(操作S18)，并且可以形成栅极电介质24(操作S24)。
可以形成第一导电图案528(操作S728)。第一导电图案528可以被形成为部分地填充栅极沟槽18。第一导电图案528可以由单层或双层形成。可以形成具有不同于第一导电图案528的功函数的栅极导电层531(操作S731)。栅极导电层531可以被共形地形成在具有第一导电图案528的衬底1上。
参照图1、图85和图86B，可以形成附属导电层(操作S732)。附属导电层可以被形成在具有栅极导电层531的衬底1上。栅极导电层531和附属导电层可以被蚀刻，从而形成第二导电图案534b和附属导电图案535(操作S733)。第二导电图案534b可以被形成到附属导电图案535的侧表面和底表面。相应地，可以形成参照图18描述的栅极电极536b。
参照图1、图85和图86C，可以形成栅极加盖图案545(操作S45)。栅极加盖图案545的形成可以包括在具有栅极电极536b的衬底1上形成一个绝缘材料层，并且对绝缘材料层进行平面化，直到暴露出有源区9为止。
接下来将参照图1和图87描述根据本发明构思的一个实施例的半导体器件的制作方法。在图87中，部分“A”标示沿着图1的I-I'线取得的截面，部分“B”标示沿着图1的II-II'线取得的截面，部分“C”标示沿着图1的III-III'线取得的截面。
参照图1和图87，可以制备具有栅极电极536b的衬底1，正如参照图86A和图86B所描述的那样。可以在具有栅极电极536b的衬底1上形成含金属材料层539b'。含金属材料层539b'可以被共形地形成在具有栅极电极536b的衬底1上。正如参照图3所描述的那样，含金属材料层539b可以由其费米能接近有源区9的能带图的价带和导带当中的任一个的金属形成。可以在具有所述含金属材料层539b'的衬底1上形成一个绝缘材料层并且对其进行平面化，直到暴露出有源区9为止，从而形成栅极加盖图案545。
接下来将参照图1和图88来描述根据本发明构思的一个实施例的半导体器件的制作方法。在图88中，部分“A”标示沿着图1的I-I'线取得的截面，部分“B”标示沿着图1的II-II'线取得的截面，部分“C”标示沿着图1的III-III'线取得的截面。
参照图1和图88，可以制备具有栅极电极536b的衬底1，正如参照图86A和图86B所描述的那样。可以在具有栅极电极536b的衬底1上形成金属源层。可以执行退火处理，以便将金属从金属源层扩散到栅极电介质24'中，从而形成含金属材料层539b”。含金属材料层539b”的形成可以与参照图76A描述的形成含金属材料层139的处理基本上相同。随后可以去除未发生反应的金属源层。可以在具有所述含金属材料层539b”的衬底1上形成一个绝缘材料层并且对其进行平面化，直到暴露出有源区9为止，从而形成栅极加盖图案545。
接下来将参照图1和图89A到图89E来描述根据本发明构思的一个实施例的半导体器件的制作方法。在图89A到图89C中，部分“A”标示沿着图1的I-I'线取得的截面，部分“B”标示沿着图1的II-II'线取得的截面，部分“C”标示沿着图1的III-III'线取得的截面。
参照图1和图89A，正如参照图74A到图74D所描述的那样，可以在衬底1中形成栅极沟槽18(操作S18)，并且可以形成栅极电介质24。下方势垒导电层624可以被共形地形成具有栅极电介质24的衬底上。栅极导电层627可以被形成在下方势垒导电层624上。下方势垒导电层624可以由金属氮化物形成，栅极导电层627可以由其费米能对应于有源区9的能带图的禁带中央能量的金属(例如钨)形成，正如参照图14所描述的那样。
参照图1和图89B，下方势垒导电层624和栅极导电层627可以被蚀刻，从而分别形成初步下方势垒导电图案625和第一导电图案628。初步下方势垒导电图案624'可以覆盖第一导电图案628的底表面和侧表面。
参照图1和图89C，初步下方势垒导电图案624'可以被部分地蚀刻，从而形成下方势垒导电图案625。相应地，第一导电图案628的顶端部分可以被布置在高于下方势垒导电图案625的水平。初步下方势垒导电图案624'可以被部分地蚀刻，从而形成未用空间626。第一导电图案628的上方侧表面可以通过未用空间626被暴露出来。
参照图1和图89D，可以形成第二导电图案634a以便填充通过部分地蚀刻初步下方势垒导电图案624'而形成的未用空间626。第二导电图案634a的形成可以包括在具有未用空间626的衬底1上形成上方栅极导电层，并且对上方栅极导电层进行蚀刻，从而使得上方栅极导电层保留在未用空间626内。
第二导电图案634a可以由其费米能接近有源区9的能带边缘的材料形成。举例来说，当晶体管TR是NMOS晶体管时，第二导电图案634a可以由其费米能EFn接近有源区9的导带Ec的导电材料(例如含有La的导电材料或N型多晶硅)形成，正如参照图15A所描述的那样。当晶体管TR是PMOS晶体管时，第二导电图案634a可以由其费米能EFp接近有源区9的价带Ev的导电材料(例如含有铝、钽或铱的导电材料或者P型多晶硅)形成，正如参照图15B所描述的那样。相应地，可以形成参照图20描述的栅极电极636a。
在一些实施例中，为了形成图22中所示的栅极电极636a，可以在形成第二导电图案634a之前形成上方势垒导电层。
参照图1和图89E，可以在具有第二导电图案634a的衬底1上形成一个绝缘材料层，并且对其进行平面化直到暴露出有源区9为止，从而形成栅极加盖图案645。
在一些实施例中，在形成栅极加盖图案645之前，可以执行形成含金属材料层的处理，以便形成参照图21A和图21B描述的栅极结构648a'和648a”。由于前面参照图74G和78A详细描述了形成含金属材料层的处理，因此下面将省略其详细描述。
接下来将参照图1、图90A和图90B来描述根据本发明构思的一个实施例的半导体器件的制作方法。在图90A和图90B中，部分“A”标示沿着图1的I-I'线取得的截面，部分“B”标示沿着图1的II-II'线取得的截面，部分“C”标示沿着图1的III-III'线取得的截面。
参照图1和图90A，正如参照图74A到图74D所描述的那样，可以在衬底1中形成栅极沟槽18(操作S18)，并且可以形成栅极电介质24。下方势垒导电层可以被共形地形成在具有栅极电介质24的衬底上。栅极导电层可以被形成在下方势垒导电层上。可以对下方势垒导电层和栅极导电层进行蚀刻，从而分别形成下方势垒导电图案725和第一导电图案728。
下方势垒导电图案725和第一导电图案728的形成可以包括利用主要蚀刻处理对下方势垒导电层和栅极导电层同时进行蚀刻，并且利用次要蚀刻处理对下方势垒导电层进行蚀刻，其中次要蚀刻处理关于下方势垒导电层的蚀刻速率高于关于栅极导电层的蚀刻速率。在次要蚀刻处理期间，可以对下方势垒导电层进行蚀刻以便蚀刻栅极导电层的一部分，从而形成未用空间726。可以顺序地执行主要蚀刻处理和次要蚀刻处理。
未用空间726的水平宽度可以大于下方势垒导电图案725的水平宽度或厚度。相应地，由于未用空间726，第一导电图案728可以具有其宽度小于下方区域的上方区域。
可以参照图90B形成填充未用空间726的第二导电图案734。下方势垒导电图案725、第一导电图案728和第二导电图案734可以构成参照图24描述的栅极电极736a。
在一些实施例中，为了形成图26中所示的栅极电极736b，可以在形成第二导电图案734之前形成上方势垒导电层。
可以在具有第二导电图案734的衬底1上形成一个绝缘材料层并且对其进行平面化，直到暴露出有源区9为止，从而形成栅极加盖图案745。相应地，可以形成参照图24描述的栅极结构748a(GS)。
在一些实施例中，在形成栅极加盖图案745之前，可以执行形成含金属材料层的处理，以便形成参照图25A和25B描述的栅极结构748a'和748a”。由于前面参照图74G和78A详细描述了形成含金属材料层的处理，因此下面将省略其详细描述。
接下来将参照图1、图91和图92A到图92C来描述根据本发明构思的一个实施例的半导体器件的制作方法。在图92A到图92C中，部分“A”标示沿着图1的I-I'线取得的截面，部分“B”标示沿着图1的II-II'线取得的截面，部分“C”标示沿着图1的III-III'线取得的截面。
参照图1、图91和图92A，正如参照图74A到图74D所描述的那样，可以在衬底1中形成栅极沟槽18(操作S18)，并且可以形成栅极电介质24(操作S24)。可以形成第一导电图案828(操作S828)，并且第一导电图案828可以被形成为部分地填充栅极沟槽18。第一导电图案828可以包括单层或多层。可以形成具有不同于第一导电图案828的功函数的栅极导电层(操作S830)。栅极导电层可以被蚀刻以形成初步栅极导电图案831(操作S831)。初步栅极导电图案831可以通过各向异性地蚀刻栅极导电层而形成。相应地，初步栅极导电图案831可以被形成在栅极沟槽18的侧壁上。
参照图1、图91和图92B，可以形成附属导电层(操作S832)。附属导电层可以被形成在具有初步栅极导电图案831的衬底1上。
初步栅极导电图案831和附属导电层可以被蚀刻以形成第二导电图案834和附属导电图案835(操作S833)。第二导电图案834可以被形成在附属导电图案835与有源区9之间。相应地，可以形成参照图28描述的栅极电极836。
参照图1、图91和图92C，可以形成栅极加盖图案845(操作S45)。栅极加盖图案845的形成可以包括在具有栅极电极836的衬底1上形成一个绝缘材料层，并且对绝缘材料层进行平面化直到暴露出有源区9为止。
接下来将参照图1和图93来描述根据本发明构思的一个实施例的半导体器件的制作方法。在图93中，部分“A”标示沿着图1的I-I'线取得的截面，部分“B”标示沿着图1的II-II'线取得的截面，部分“C”标示沿着图1的III-III'线取得的截面。
参照图1和图93，可以制备具有栅极电极836的衬底1，正如参照图92A和92B所描述的那样。可以在具有栅极电极836的衬底1上形成含金属材料层839a。含金属材料层839a被可以共形地形成在具有栅极电极836的衬底1上。正如参照图3所描述的那样，含金属材料层839a可以由包括其费米能接近有源区9的能带图的价带和导带当中的任一个的金属的电介质材料形成。
可以在具有所述含金属材料层839a的衬底1上形成一个绝缘材料层并且对其进行平面化，直到暴露出有源区9为止，从而形成栅极加盖图案845。
接下来将参照图1和图94来描述根据本发明构思的一个实施例的半导体器件的制作方法。在图94中，部分“A”标示沿着图1的I-I'线取得的截面，部分“B”标示沿着图1的II-II'线取得的截面，部分“C”标示沿着图1的III-III'线取得的截面。
参照图1和图94，可以制备参照图92A和图92B描述的具有栅极电极836的衬底1。
可以在具有栅极电极836的衬底1上形成金属源层。
可以执行退火处理以便将金属从金属源层扩散到栅极电介质24'中，从而形成含金属材料层839b。形成含金属材料层839b的处理可以与参照图76A描述的形成含金属材料层139的处理基本上相同。
随后可以去除未发生反应的金属源层。可以在具有所述含金属材料层839b的衬底1上形成一个绝缘材料层并且对其进行平面化，直到暴露出有源区9为止，从而形成栅极加盖图案845。
接下来将参照图1、图95和图96A到图96F来描述根据本发明构思的一个实施例的半导体器件的制作方法。在图96A到图96F中，部分“A”标示沿着图1的I-I'线取得的截面，部分“B”标示沿着图1的II-II'线取得的截面，部分“C”标示沿着图1的III-III'线取得的截面。
参照图1、图95和图96A，正如参照图74A到图74D所描述的那样，可以在衬底1中形成栅极沟槽18(操作S18)，并且可以形成栅极电介质24(操作S24)。可以形成下方势垒导电层(操作S926)。下方势垒导电层可以被共形地形成在具有栅极电介质24的衬底1上。
可以形成下方栅极导电层(操作S927)。下方栅极导电层可以被形成在下方势垒导电层上，从而填充栅极沟槽18。可以对下方势垒导电层和下方栅极导电层进行蚀刻，从而分别形成下方势垒导电图案925和第一导电图案928(操作S928)。
参照图1、图95和图96B，可以形成具有不同于第一导电图案928的功函数的上方栅极导电层930(操作S930)。上方栅极导电层930可以被共形地形成在具有第一导电图案928的衬底1上。
参照图1、图95和图96C，可以对上方栅极导电层930进行蚀刻，从而形成初步上方栅极导电图案931(操作S931)。初步上方栅极导电图案931可以通过各向异性地蚀刻上方栅极导电层930而形成。上方栅极导电层930可以被各向异性地蚀刻，从而暴露出第一导电图案928的顶表面。初步上方栅极导电图案931可以被形成在布置于第一导电图案928上的栅极沟槽18的侧壁上。
参照图1和图96D，第一导电图案928可以被部分地蚀刻。第一导电图案928可以被部分地蚀刻，并且与初步上方栅极导电图案931间隔开。第一导电图案928可以利用各向同性蚀刻处理而被部分地蚀刻。由于所述部分蚀刻，第一导电图案928的顶表面可以变得低于下方势垒导电图案925的顶端部分。
参照图1、图95和图96E，可以形成附属导电层(操作S932)。附属导电层可以被形成为填充彼此间隔开的初步上方栅极导电图案931与第一导电图案928之间的空间。
附属导电层和初步上方栅极导电图案931可以被蚀刻，从而分别形成附属导电图案935和第二导电图案934(操作S933)。相应地，可以形成参照图30描述的栅极电极936。
参照图1、图95和图96F，可以形成栅极加盖图案945(操作S45)。栅极加盖图案945的形成可以包括在具有栅极电极936的衬底1上形成一个绝缘材料层，并且对绝缘材料层进行平面化，直到暴露出有源区9为止。
接下来将参照图1和图97来描述根据本发明构思的一个实施例的半导体器件的制作方法。在图97中，部分“A”标示沿着图1的I-I'线取得的截面，部分“B”标示沿着图1的II-II'线取得的截面，部分“C”标示沿着图1的III-III'线取得的截面。
参照图1和图97，可以制备参照图96A到图96E描述的具有栅极电极936的衬底1。可以在具有栅极电极936的衬底1上形成含金属材料层939a。含金属材料层939a可以被共形地形成在栅极电极936上。正如参照图3所描述的那样，含金属材料层939a可以由含有其费米能接近有源区9的能带图的价带和导带当中的任一个的水平的金属的电介质材料形成。可以在具有所述含金属材料层939a的衬底1上形成一个绝缘材料层并且对其进行平面化，直到暴露出有源区9为止，从而形成栅极加盖图案945。
接下来将参照图1和图98来描述根据本发明构思的一个实施例的半导体器件的制作方法。在图98中，部分“A”标示沿着图1的I-I'线取得的截面，部分“B”标示沿着图1的II-II'线取得的截面，部分“C”标示沿着图1的III-III'线取得的截面。
参照图1和图98，可以制备参照图96A到图96E描述的具有栅极电极936的衬底1。可以在具有栅极电极936的衬底1上形成金属源层。可以执行退火处理，以便将金属从金属源层扩散到栅极电介质24'中，从而形成含金属材料层939b。形成含金属材料层939b的处理可以与参照图76A描述的形成含金属材料层139的处理基本上相同。随后可以去除未发生反应的金属源层。可以在具有所述含金属材料层939b的衬底1上形成一个绝缘材料层并且对其进行平面化，直到暴露出有源区9为止，从而形成栅极加盖图案945。
接下来将参照图1、图99和图100A到图100D来描述根据本发明构思的一个实施例的半导体器件的制作方法。在图100A到100D中，部分“A”标示沿着图1的I-I'线取得的截面，部分“B”标示沿着图1的II-II'线取得的截面，部分“C”标示沿着图1的III-III'线取得的截面。
参照图1、图99和图100A，正如参照图74A到图74D所描述的那样，可以在衬底1中形成栅极沟槽18(操作S18)，并且可以形成栅极电介质24(操作S24)。可以形成下方导电图案1028(操作S1028)。下方导电图案1028的形成可以包括在具有栅极电介质24的衬底1上形成下方栅极导电层，并且对下方栅极导电层进行部分地蚀刻。下方导电图案1028可以被形成为部分地填充栅极沟槽18。
参照图1、图99和图100B，可以形成具有不同于下方导电图案1028的功函数的第一导电图案1031(操作S1031)。举例来说，下方导电图案1028可以由具有与有源区9相同的导电类型的多晶硅形成，并且第一导电图案1031可以由金属氮化物或金属形成。
第一导电图案1031可以被形成在栅极沟槽18内的下方导电图案1028上。第一导电图案1031的形成可以包括在具有下方导电图案1028的衬底1上形成第一栅极导电层，并且部分地蚀刻第一栅极导电层。
参照图1、图99和图100C，可以形成具有不同于第一导电图案1031的功函数的第二导电图案1034(操作S1034)。相应地，可以形成包括下方导电图案1028、第一导电图案1031和第二导电图案1034的栅极电极1036，正如参照图32所描述的那样。
第二导电图案1034可以由具有与源极/漏极区12相同导电类型的多晶硅形成，第一导电图案1031可以由金属氮化物或金属形成。举例来说，在NMOS晶体管的情况下，第二导电图案1034可以由N型多晶硅形成，第一导电图案1031可以由TiN、W、Ti-Al合金和WN当中的任一种形成。
第二导电图案1034可以由具有与下方导电图案1028不同的导电类型的多晶硅形成。举例来说，在NMOS晶体管的情况下，下方导电图案1028可以由P型多晶硅形成，第二导电图案1034可以由N型多晶硅形成。下方导电图案1028以及第一导电图案1031和第二导电图案1034可以构成栅极电极1036。
参照图1、图99和图100D，可以形成栅极加盖图案1045(操作S45)。栅极加盖图案1045的形成可以包括在具有栅极电极1036的衬底1上形成一个绝缘材料层，并且对绝缘材料层进行平面化，直到暴露出有源区9为止。
接下来将参照图1和图101来描述根据本发明构思的一个实施例的半导体器件的制作方法。在图101中，部分“A”标示沿着图1的I-I'线取得的截面，部分“B”标示沿着图1的II-II'线取得的截面，部分“C”标示沿着图1的III-III'线取得的截面。
参照图1和图101，可以制备具有栅极电极1036的衬底1，正如参照图100A到图100C所描述的那样。可以在具有栅极电极1036的衬底1上形成含金属材料层1039a。含金属材料层1039a可以被共形地形成在具有栅极电极1036的衬底1上。正如参照图3所描述的那样，含金属材料层1039a可以由包括其费米能接近有源区9的能带图的价带和导带当中的任一个的金属的电介质材料形成。
可以在具有所述含金属材料层1039a的衬底1上形成一个绝缘材料层并且对其进行平面化，直到暴露出有源区9为止，从而形成栅极加盖图案1045'。
接下来将参照图1和图102来描述根据本发明构思的一个实施例的半导体器件的制作方法。在图102中，部分“A”标示沿着图1的I-I'线取得的截面，部分“B”标示沿着图1的II-II'线取得的截面，部分“C”标示沿着图1的III-III'线取得的截面。
参照图1和图102，可以制备具有栅极电极1036的衬底1，正如参照图100A到图100C所描述的那样。
可以在具有栅极电极1036的衬底1上形成金属源层。可以执行退火处理以便把来自金属源层的金属扩散到栅极电介质24'中，从而形成含金属材料层1039b。形成含金属材料层1039b的处理可以与参照图76A描述的形成含金属材料层139的处理基本上相同。
随后可以去除未发生反应的金属源层。可以在具有所述含金属材料层1039b的衬底1上形成一个绝缘材料层并且对其进行平面化，直到暴露出有源区9为止，从而形成栅极加盖图案1045'。
接下来将参照图1、图103和图104A到图104C来描述根据本发明构思的一个实施例的半导体器件的制作方法。在图104A到图104C中，部分“A”标示沿着图1的I-I'线取得的截面，部分“B”标示沿着图1的II-II'线取得的截面，部分“C”标示沿着图1的III-III'线取得的截面。
参照图1、图103和图104A，正如参照图74A到图74D所描述的那样，可以在衬底1中形成栅极沟槽18(操作S18)，并且可以形成栅极电介质24(操作S24)。可以形成第一下方栅极导电层(操作S1126)。第一下方栅极导电层可以被共形地形成在具有栅极电介质24的衬底1上。可以形成第二下方栅极导电层(操作S1127)。第二下方栅极导电层可以被形成在具有第一下方栅极导电层的衬底1上。第二下方栅极导电层可以由具有不同于第一下方栅极导电层的功函数的材料形成。第一下方栅极导电层和第二下方栅极导电层可以被蚀刻以分别形成第一下方导电图案1127a和第二下方导电图案1127b(操作S1128)。第一下方导电图案1127a可以被形成为覆盖第二下方导电图案1127b的侧表面和底表面。第一下方导电图案1127a和第二下方导电图案1127b可以构成下方导电图案1128。
参照图1、图103和图104B，可以形成第一栅极导电层(操作S1130)。第一栅极导电层可以被形成在具有下方导电图案1128的衬底1上。第一栅极导电层可以被部分地蚀刻以形成第一导电图案1131(操作S1131)。第一导电图案1131可以被形成在下方导电图案1128上。
可以形成第二栅极导电层(操作S1133)。第二栅极导电层可以被形成在具有第一导电图案1131的衬底1上。第二栅极导电层可以被部分地蚀刻以形成第二导电图案1134(操作S1134)。下方导电图案1128、第一导电图案1131和第二导电图案1134可以被顺序地层叠。下方导电图案1128、第一导电图案1131和第二导电图案1134可以构成栅极电极1136。
参照图1、图103和图104C，可以形成栅极加盖图案1145(操作S45)。栅极加盖图案1145的形成可以包括在具有栅极电极1136的衬底1上形成一个绝缘材料层，并且对绝缘材料层进行平面化，直到暴露出有源区9为止。
接下来将参照图1和图105来描述根据本发明构思的一个实施例的半导体器件的制作方法。在图105中，部分“A”标示沿着图1的I-I'线取得的截面，部分“B”标示沿着图1的II-II'线取得的截面，部分“C”标示沿着图1的III-III'线取得的截面。
参照图1和图105，可以制备参照图104A和图104B描述的具有栅极电极1136的衬底1。可以在具有栅极电极1136的衬底1上形成含金属材料层1139a。含金属材料层1139a可以被共形地形成在具有栅极电极1136的衬底1上。含金属材料层1139a可以由包含其费米能接近有源区9的能带图的价带或导带当中的任一个的金属的导电材料形成，正如参照图3所描述的那样。
可以在具有所述含金属材料层1139a的衬底1上形成一个绝缘材料层并且对其进行平面化，直到暴露出有源区9为止，从而形成栅极加盖图案1145。
下面将参照图1和图106来描述根据本发明构思的一个实施例的半导体器件的制作方法。在图106中，部分“A”标示沿着图1的I-I'线取得的截面，部分“B”标示沿着图1的II-II'线取得的截面，部分“C”标示沿着图1的III-III'线取得的截面。
参照图1和图106，可以制备参照图104A和图104B描述的具有栅极电极1136的衬底1。可以在具有栅极电极1136的衬底1上形成金属源层。包含在金属源层中的金属可以利用退火处理扩散到栅极电介质24'中，从而形成含金属材料层1139b。随后可以去除未发生反应的金属源层。可以在具有所述含金属材料层1139b的衬底1上形成一个绝缘材料层并且对其进行平面化，直到暴露出有源区9为止，从而形成栅极加盖图案1145。
接下来将参照图107、图108A和图108B来描述根据本发明构思的一个实施例的半导体器件的制作方法。
参照图107和图108A，正如参照图74A所描述的那样，可以在衬底1中形成限定有源区9的场区7(操作S7)。
可以在具有场区7的衬底1上形成掩模1215。随后可以利用掩模1215作为蚀刻掩模来对有源区9和场区7进行蚀刻。其结果是，可以跨越有源区9形成栅极沟槽1218，并且栅极沟槽1218延伸到场区7中(操作S1218)。
栅极沟槽1218在有源区9中可以具有第一宽度W1，并且在场区7中可以具有大于第一宽度W1的第二宽度W2。
参照图107和图108B，可以形成栅极电介质(操作S1224)，可以形成栅极电极结构(操作S1236)，可以形成含金属材料层(操作S1239)，并且可以形成栅极加盖图案(操作S1245)。栅极电介质、栅极电极结构、含金属材料层和栅极加盖图案可以构成栅极结构GS'。栅极电介质、栅极电极结构、含金属材料层和栅极加盖图案可以利用参照图73A到图106所描述的基本上相同的半导体器件制作方法来形成。
接下来将参照图109来描述根据本发明构思的一个实施例的半导体器件的制作方法。图109是示出了参照图64到图72描述的半导体器件的制作方法的处理流程图。
参照图64和图109，可以制备具有单元阵列区CR和外围电路区PR的衬底1(操作S3000)。
场区7可以被形成为分别限定单元阵列区CR和外围电路区PR中的单元有源区9和外围有源区3009(操作S3007)。
可以在单元阵列区CR中形成单元晶体管CTR。单元晶体管CTR可以利用参照图73A到图108B描述的方法来形成。举例来说，单元晶体管CTR的形成可以包括在单元阵列区CR中形成单元栅极沟槽18(操作S3018)，形成单元栅极电介质(操作S3024)，形成单元栅极电极(操作S3037)，以及形成单元栅极加盖图案(操作S3045)。
位线结构69可以被形成在单元阵列区CR的单元晶体管CTR上，外围栅极结构3037可以被形成在外围电路区PR上(操作S3050)。
举例来说，下方绝缘层51可以被形成在单元阵列区CR上，外围栅极电介质3015a可以被形成在外围有源区3009上。随后可以形成穿过下方绝缘层51的位线插头54，并且可以在外围栅极电介质3015a上形成下方导电层以用于形成下方外围栅极电极3020。
随后可以在具有位线插头54和下方导电层的衬底1上形成上方导电层。上方导电层可以是用于形成位线63和上方外围栅极电极3025的一层。
可以在上方导电层上形成位线加盖图案66和外围栅极加盖图案3035。可以利用位线加盖图案66作为蚀刻掩模对上方导电层进行蚀刻以形成位线63，并且可以利用外围栅极加盖图案3035作为蚀刻掩模对上方和下方导电层进行蚀刻以形成顺序地层叠的下方外围栅极电极3020和上方外围栅极电极3025。
可以在具有外围栅极结构3037的衬底1上形成含金属材料层3039a。可以在覆盖有含金属材料层3039a的外围栅极结构3037的侧壁上形成外围栅极间隔物3045。
可以在外围栅极结构3037的全部两侧在外围有源区3009中形成外围源极/漏极区3050(操作S3055)。
上方绝缘层75可以被形成在具有外围晶体管PTR和单元位线结构69的衬底1上。
可以形成穿过上方绝缘层75并且电连接到外围源极/漏极区3150的外围插头3060，并且可以形成电连接到单元晶体管CTR的源极/漏极区87的单元插头90。
单元电容器结构98可以被形成在上方绝缘层75上(操作S3060)。
与此同时，可以通过图69中示出的3维晶体管PTR'来具体实现图64中所示的具有平面形状的外围晶体管PTR。下面将描述通过图69中所示的3维晶体管具体实现的外围晶体管PTR。
参照图69，正如参照图64所描述的那样，可以制备具有单元阵列区CR和外围电路区PR的衬底1，正如参照图64所描述的那样。如图69中所示，可以在单元阵列区CR中形成单元晶体管CTR。可以在单元阵列区CR上形成下方绝缘层51。可以跨越外围电路区PR的外围有源区3009形成外围栅极沟槽3212。可以形成外围栅极结构3237以填充外围栅极沟槽3212，并且从外围有源区3009向上突出。外围栅极结构3237可以包括外围栅极电介质3215a、外围栅极电极3230和外围栅极加盖图案3235。外围栅极电介质3215a可以被形成在外围栅极沟槽3212的内壁上。外围栅极电极3230可以包括这样一部分，该部分可以被形成在外围栅极电介质3215a上、填充外围栅极沟槽3212并且从外围有源区3009的顶表面向上突出。外围栅极电极3230可以包括顺序地层叠的下方外围栅极电极3218、中间外围栅极电极3221和上方外围栅极电极3224。下方外围栅极电极3218的形成可以包括形成下方导电层并且部分地蚀刻下方导电层。下方外围栅极电极3218可以被形成为部分地填充外围栅极沟槽3212。可以穿过单元阵列区CR的下方绝缘层51形成位线接触孔洞。
中间导电层可以被形成在具有下方外围栅极电极3218的衬底1上。中间导电层可以被平面化，从而形成保留在位线接触孔洞内的位线插头54，并且在外围电路区PR上形成平面化中间导电层。
可以在所得到的结构上形成上方导电层。可以在上方导电层上形成位线加盖图案66和外围栅极加盖图案3235。可以利用位线加盖图案66作为蚀刻掩模对上方导电层进行蚀刻以形成位线63，并且可以利用外围栅极加盖图案3235作为蚀刻掩模对上方和中间导电层进行蚀刻以形成顺序地层叠的中间外围栅极电极3221和上方外围栅极电极3224。
可以在具有外围栅极结构3237的衬底1上形成含金属材料层3239a。可以在外围栅极结构3237的一个侧表面上形成外围栅极间隔物3245，其可以被含金属材料层3239a覆盖并且被布置在高于有源区3009的水平。可以在外围栅极结构3237的全部两侧在外围有源区3009中形成外围源极/漏极区3250。
根据本发明构思的一个实施例的半导体器件可以包括具有能够减小或抑制漏电流的栅极结构的晶体管。栅极结构可以填充形成在有源区中的栅极沟槽。可以在有源区中的栅极结构的全部两侧形成源极/漏极区。栅极结构可以包括与源极/漏极区相对布置的漏电流抑制图案。漏电流抑制图案可以是含金属绝缘材料层，其包括具有接近有源区的能带图的导带或价带的费米能的金属。含金属材料层可以减小或抑制晶体管中的漏电流。
与此同时，在栅极结构中，栅极电极可以包括具有不同功函数的至少两个导电材料层。因此可以减小晶体管中的漏电流，并且可以改进包括晶体管的栅极电极的互连的电阻特性。
图110是包括根据本发明构思的一个实施例的半导体器件的存储器模块4100的示意图。
参照图110，存储器模块4100可以包括存储器模块基板4110、布置在存储器模块基板4110上的多个存储器器件4120以及多个端子4130。
存储器模块基板4110可以包括印刷电路板(PCB)或晶片。
每一个存储器器件4120可以是参照图1到图109描述的根据本发明构思的实施例的任一种半导体器件，或者是包括所述半导体器件的半导体封装件。端子4130可以包括导电金属。端子4130可以电连接到存储器器件4120。由于存储器模块4100可以包括具有改进的漏电流特性的半导体器件，因此存储器模块4100的性能可以得到增强。
图111是包括根据本发明构思的一个实施例的半导体器件的半导体模块4200的示意图。
参照图111，半导体模块4200可以包括安放在模块基板4210上的半导体器件4230。半导体器件4230可以是参照图1到109描述的根据本发明构思的实施例的任一种半导体器件，或者是包括所述半导体器件的半导体封装件。
模块4200还可以包括安放在模块基板4210上的MP 4220。I/O端子4240可以被布置在模块基板4210的至少一侧。
图112是包括根据本发明构思的各个实施例的各种半导体包装的电子系统4300的概念方框图。
参照图112，电子系统4300可以包括主体4310。主体4310可以包括MP单元4320、电力单元4330、功能单元4340和/或显示控制器单元4350。主体4310可以是具有PCB的系统板或主板。
MP单元4320、电力单元4330、功能单元4340和显示控制器单元4350可以被安放在主体4310上。
显示单元4360可以被布置在主体4310的顶表面上或主体4310的外部。举例来说，显示单元4360可以被布置在主体4310的一个表面上，并且显示由显示控制器单元4350处理的图像。
电力单元4330可以接收来自外部电源的预定电压，将所述预定电压划分成各个电压水平，并且将划分后的电压传送到MP单元4320、功能单元4340和显示控制器单元4350。
MP单元4320可以接收来自电力单元4330的电压，并且控制功能单元4340和显示单元4360。
功能单元4340可以实现电子系统4300的各种功能。举例来说，当电子系统4300是例如便携式电话之类的移动电子产品时，功能单元4340可以包括能够通过拨号或者与外部单元4370通信而实现无线通信功能(比如将图像输出到显示单元4360或者将语音输出到扬声器)的几个元件。当功能单元4340包括摄影机时，功能单元4340可以充当图像处理器。在另一个实施例中，当电子系统4300连接到存储器卡以便增大电子系统4300的容量时，功能单元4340可以是存储器卡控制器。功能单元4340可以通过有线或无线通信单元4380与外部设备4370交换信号。
此外，当电子系统4300需要通用串行总线(USB)来扩展其功能时，功能单元4340可以充当接口控制器。
根据本发明构思的一个实施例的半导体器件可以被包括在MP单元4320和功能单元4340的至少其中之一当中。
图113是包括根据本发明构思的一个实施例的半导体器件的另一个电子系统4400的示意性方框图。
参照图113，电子系统4400可以包括根据本发明构思的一个实施例的半导体器件。电子系统4400可以被用来制作移动器件或计算机。举例来说，电子系统4400可以包括存储器系统4412、MP 4414、随机存取存储器(RAM)4416和被配置成利用总线4420传送数据的用户接口4418。MP 4414可以对电子系统4400进行编程及控制。RAM 4416可以被用作MP 4414的操作存储器。MP 4414、RAM 4416和/或其他元件可以被组装在单一封装件内。MP 4414和/或RAM 4416可以包括根据本发明构思的一个实施例的半导体器件。
用户接口4418可以被用来向电子系统4400输入数据或者从电子系统4400输出数据。存储器系统4412可以存储用于操作MP 4414的代码、由MP 4414处理的数据或者外部输入数据。存储器系统4412可以包括控制器和存储器。
图114是包括根据本发明构思的一个实施例的半导体器件的移动无线电话4500的示意图。移动无线电话4500可以被解释成平板个人计算机(PC)。此外，根据本发明构思的一个实施例的半导体器件不仅可以被用于平板PC，而且还可以被用于例如膝上型计算机之类的便携式计算机、MPEG-1音频层3(MP3)播放器、MP4播放器、导航器件、固态盘(SSD)、台式计算机或者用于汽车和家庭使用的电子器件。
前面公开的主题内容可以被视为说明性而非限制性的，并且所附权利要求书意图涵盖落在其真实精神和范围内的所有此类修改、增强和其他实施例。因此，在法律允许的最大范围内，本发明的范围将由对于所附权利要求书及其等效表述的所允许的最宽泛解释来决定，并且不应当受到前面的详细描述的约束或限制。

Claims (24)

1.一种半导体器件，包括：
衬底中的用于限定有源区的场区；
所述有源区中的第一源极/漏极区和第二源极/漏极区；
所述有源区和所述场区中的栅极沟槽，其中所述栅极沟槽处于所述第一源极/漏极区和第二源极/漏极区之间；以及
所述有源区和所述场区中的栅极沟槽内的栅极结构，
其中，所述栅极结构包括：
栅极电极,其包括位于所述栅极沟槽内的第一导电图案和所述第一导电图案上的第二导电图案；
所述栅极电极上的绝缘栅极加盖图案；
至少位于所述绝缘栅极加盖图案的侧表面上的含金属绝缘层；以及
所述栅极电极与所述有源区之间的栅极电介质；
其中，形成所述第一导电图案的导电材料的电阻率低于形成所述第二导电图案的导电材料的电阻率，并且
其中，所述第二源极/漏极区具有邻近所述第二导电图案的第一部分和邻近所述绝缘栅极加盖图案的第二部分，并且所述第一部分比所述第二部分具有更低的掺杂剂浓度。
2.根据权利要求1所述的半导体器件，其中，所述第一导电图案包括钨，第二导电图案包括掺入杂质的多晶硅。
3.根据权利要求2所述的半导体器件，其中，所述第一源极/漏极区、第二源极/漏极区和所述杂质具有相同的导电类型。
4.根据权利要求1所述的半导体器件，其中，所述第一导电图案的垂直厚度大于所述第二导电图案的垂直厚度。
5.根据权利要求1所述的半导体器件，其中，所述第一导电图案的垂直厚度小于所述绝缘栅极加盖图案的垂直厚度。
6.根据权利要求1所述的半导体器件，其中，与距离所述有源区的能带图的导带或价带相比，所述第一导电图案的费米能级更靠近所述有源区的禁带中央能量。
7.根据权利要求1所述的半导体器件，其中，所述第一部分的垂直厚度小于所述第二部分的垂直厚度。
8.根据权利要求1所述的半导体器件，其中，形成所述第一导电图案的材料的功函数与形成所述第二导电图案的材料的功函数不同。
9.一种半导体器件，包括：
衬底中的用于限定有源区的场区；
所述有源区中的第一源极/漏极区和第二源极/漏极区；
所述有源区和所述场区中的栅极沟槽，其中所述栅极沟槽处于所述第一源极/漏极区和第二源极/漏极区之间；以及
所述有源区和所述场区中的栅极沟槽内的栅极结构，
其中，所述栅极结构包括：
栅极电极,其包括位于所述栅极沟槽内的第一导电图案和所述第一导电图案上的第二导电图案；
所述栅极电极上的绝缘栅极加盖图案；
至少位于所述绝缘栅极加盖图案的侧表面上的含金属绝缘层；以及
所述栅极电极与所述有源区之间的栅极电介质；
其中，与距离所述有源区的能带图的导带或价带相比，所述第一导电图案的费米能级更靠近所述有源区的禁带中央能量，并且
其中，所述第二源极/漏极区具有邻近所述第二导电图案的第一部分和邻近所述绝缘栅极加盖图案的第二部分，并且所述第一部分比所述第二部分具有更低的掺杂剂浓度。
10.根据权利要求9所述的半导体器件，其中，形成所述第一导电图案的导电材料的电阻率低于形成所述第二导电图案的导电材料的电阻率。
11.根据权利要求9所述的半导体器件，其中，所述第一导电图案包括钨，第二导电图案包括掺入杂质的多晶硅。
12.根据权利要求11所述的半导体器件，其中，所述第一源极/漏极区、第二源极/漏极区和所述杂质具有相同的导电类型。
13.根据权利要求9所述的半导体器件，其中，所述第一导电图案的垂直厚度大于所述第二导电图案的垂直厚度。
14.根据权利要求9所述的半导体器件，其中，所述第一导电图案的垂直厚度小于所述绝缘栅极加盖图案的垂直厚度。
15.根据权利要求9所述的半导体器件，其中，所述第一部分的垂直厚度小于所述第二部分的垂直厚度。
16.一种半导体器件，包括：
衬底中的用于限定有源区的场区；
所述有源区中的第一源极/漏极区和第二源极/漏极区；
所述有源区和所述场区中的栅极沟槽，其中所述栅极沟槽处于所述第一源极/漏极区和第二源极/漏极区之间；以及
所述有源区和所述场区中的栅极沟槽内的栅极结构，
其中，所述栅极结构包括：
栅极电极,其包括位于所述栅极沟槽内的第一导电图案和所述第一导电图案上的第二导电图案；
所述栅极电极上的绝缘栅极加盖图案；
至少位于所述绝缘栅极加盖图案的侧表面上的含金属绝缘层；以及
所述栅极电极与所述有源区之间的栅极电介质；
其中，所述有源区中的所述第一导电图案的底表面的水平高于所述场区中的所述第一导电图案的底表面的水平，并且
其中，所述第二源极/漏极区具有邻近所述第二导电图案的第一部分和邻近所述绝缘栅极加盖图案的第二部分，并且所述第一部分比所述第二部分具有更低的掺杂剂浓度。
17.根据权利要求16所述的半导体器件，其中，所述有源区中的所述第一导电图案的顶表面的水平与所述场区中的所述第一导电图案的顶表面的水平相同。
18.根据权利要求16所述的半导体器件，其中，形成所述第一导电图案的导电材料的电阻率低于形成所述第二导电图案的导电材料的电阻率。
19.根据权利要求18所述的半导体器件，其中，所述第一导电图案包括钨，第二导电图案包括掺入杂质的多晶硅。
20.根据权利要求16所述的半导体器件，其中，所述第一导电图案的垂直厚度大于所述第二导电图案的垂直厚度。
21.根据权利要求16所述的半导体器件，其中，所述第一导电图案的垂直厚度小于所述绝缘栅极加盖图案的垂直厚度。
22.根据权利要求16所述的半导体器件，其中，与距离所述有源区的能带图的导带或价带相比，所述第一导电图案的费米能级更靠近所述有源区的禁带中央能量。
23.根据权利要求22所述的半导体器件，其中，所述第一部分的垂直厚度小于所述第二部分的垂直厚度。
24.根据权利要求16所述的半导体器件，其中，形成所述第一导电图案的材料的功函数与形成所述第二导电图案的材料的功函数不同。
CN201710696917.3A 2012-03-29 2013-03-29 晶体管、半导体器件以及半导体模块 Active CN107256889B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR10-2012-0032685 2012-03-29
KR1020120032685A KR101853316B1 (ko) 2012-03-29 2012-03-29 반도체 소자
CN201310108221.6A CN103367401B (zh) 2012-03-29 2013-03-29 晶体管、半导体器件以及半导体模块

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201310108221.6A Division CN103367401B (zh) 2012-03-29 2013-03-29 晶体管、半导体器件以及半导体模块

Publications (2)

Publication Number Publication Date
CN107256889A CN107256889A (zh) 2017-10-17
CN107256889B true CN107256889B (zh) 2021-05-18

Family

ID=49233734

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201710696917.3A Active CN107256889B (zh) 2012-03-29 2013-03-29 晶体管、半导体器件以及半导体模块
CN201310108221.6A Active CN103367401B (zh) 2012-03-29 2013-03-29 晶体管、半导体器件以及半导体模块

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201310108221.6A Active CN103367401B (zh) 2012-03-29 2013-03-29 晶体管、半导体器件以及半导体模块

Country Status (3)

Country Link
US (1) US8901630B2 (zh)
KR (1) KR101853316B1 (zh)
CN (2) CN107256889B (zh)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140106270A (ko) * 2013-02-26 2014-09-03 삼성전자주식회사 집적 회로 장치 및 그 제조 방법
KR101847630B1 (ko) * 2013-04-01 2018-05-24 삼성전자주식회사 반도체 소자 및 반도체 모듈
KR102162733B1 (ko) 2014-05-29 2020-10-07 에스케이하이닉스 주식회사 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
KR102180049B1 (ko) * 2014-08-21 2020-11-18 에스케이하이닉스 주식회사 패싱 게이트를 갖는 반도체 장치 및 그 제조 방법
KR102202603B1 (ko) 2014-09-19 2021-01-14 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20160067618A (ko) * 2014-12-04 2016-06-14 삼성전자주식회사 트랜지스터들을 포함하는 반도체 소자
KR102250583B1 (ko) 2014-12-16 2021-05-12 에스케이하이닉스 주식회사 듀얼일함수 게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102336033B1 (ko) * 2015-04-22 2021-12-08 에스케이하이닉스 주식회사 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
US9425097B1 (en) * 2015-04-29 2016-08-23 Globalfoundries Inc. Cut first alternative for 2D self-aligned via
KR102381342B1 (ko) * 2015-09-18 2022-03-31 삼성전자주식회사 게이트를 갖는 반도체 소자의 형성 방법
KR102410919B1 (ko) * 2015-10-29 2022-06-21 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체구조물 및 그 제조 방법, 그를 구비한 메모리셀
KR102455869B1 (ko) * 2015-12-23 2022-10-20 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀
KR20170099444A (ko) 2016-02-23 2017-09-01 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102481478B1 (ko) 2016-06-16 2022-12-26 삼성전자 주식회사 반도체 장치들 및 그 형성 방법
CN108807384B (zh) * 2017-05-04 2019-10-18 联华电子股份有限公司 半导体元件及其制作方法
KR102399497B1 (ko) * 2017-05-29 2022-05-19 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체장치 및 그 제조 방법
KR102342550B1 (ko) * 2017-06-09 2021-12-23 삼성전자주식회사 반도체 장치
KR102279732B1 (ko) 2017-07-21 2021-07-22 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR102404645B1 (ko) 2017-08-28 2022-06-03 삼성전자주식회사 반도체 장치
KR102377358B1 (ko) 2017-10-16 2022-03-23 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR102515429B1 (ko) 2017-11-29 2023-03-28 삼성전자주식회사 반도체 장치
KR102657070B1 (ko) 2019-01-03 2024-04-16 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR20200144182A (ko) 2019-06-17 2020-12-29 에스케이하이닉스 주식회사 매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법
US11515311B2 (en) * 2019-12-12 2022-11-29 Micron Technology, Inc. Semiconductor structure formation at differential depths
US11791218B2 (en) * 2020-05-20 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Dipole patterning for CMOS devices
KR20220014588A (ko) * 2020-07-29 2022-02-07 삼성전자주식회사 반도체 소자
US11424360B1 (en) * 2021-02-04 2022-08-23 Nanya Technology Corporation Semiconductor device and method for manufacturing the same
KR20230021198A (ko) * 2021-08-04 2023-02-14 삼성전자주식회사 반도체 소자 및 이의 제조방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090081615A (ko) * 2008-01-24 2009-07-29 삼성전자주식회사 이중 일함수를 갖는 매립 게이트 반도체 장치
CN101621074A (zh) * 2008-07-04 2010-01-06 海力士半导体有限公司 半导体器件及其制造方法
JP2011192800A (ja) * 2010-03-15 2011-09-29 Elpida Memory Inc 半導体装置及びその製造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4860022B2 (ja) * 2000-01-25 2012-01-25 エルピーダメモリ株式会社 半導体集積回路装置の製造方法
US6518106B2 (en) 2001-05-26 2003-02-11 Motorola, Inc. Semiconductor device and a method therefor
DE10125967C1 (de) * 2001-05-29 2002-07-11 Infineon Technologies Ag DRAM-Zellanordnung mit vertikalen MOS-Transistoren und Verfahren zu deren Herstellung
KR100574497B1 (ko) 2004-12-24 2006-04-27 주식회사 하이닉스반도체 비대칭 리세스된 게이트를 갖는 ｍｏｓｆｅｔ 및 그 제조방법
KR100558047B1 (ko) 2004-12-28 2006-03-07 주식회사 하이닉스반도체 반도체 장치의 제조방법
KR100745894B1 (ko) 2005-06-30 2007-08-02 주식회사 하이닉스반도체 반도체 소자의 리세스 게이트 형성 방법
JP2007227615A (ja) 2006-02-23 2007-09-06 Toyota Central Res & Dev Lab Inc 半導体装置
US8008144B2 (en) 2006-05-11 2011-08-30 Micron Technology, Inc. Dual work function recessed access device and methods of forming
US20070262395A1 (en) 2006-05-11 2007-11-15 Gibbons Jasper S Memory cell access devices and methods of making the same
US8860174B2 (en) 2006-05-11 2014-10-14 Micron Technology, Inc. Recessed antifuse structures and methods of making the same
JP2008153567A (ja) 2006-12-20 2008-07-03 Elpida Memory Inc 半導体メモリ及びその製造方法
JP4609814B2 (ja) 2006-12-28 2011-01-12 エルピーダメモリ株式会社 半導体装置の製造方法
KR101374335B1 (ko) * 2007-09-10 2014-03-17 삼성전자주식회사 국부적으로 두꺼운 유전막을 갖는 리세스 채널트랜지스터의 제조방법 및 관련된 소자
KR101374323B1 (ko) 2008-01-07 2014-03-17 삼성전자주식회사 반도체 소자 및 그 제조방법
JP2009224520A (ja) 2008-03-14 2009-10-01 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
KR100985412B1 (ko) * 2008-03-21 2010-10-06 주식회사 하이닉스반도체 저 시트저항 워드라인과 수직채널트랜지스터를 구비한반도체장치 및 그 제조 방법
KR20100001815A (ko) 2008-06-27 2010-01-06 주식회사 하이닉스반도체 반도체소자의 트랜지스터 및 그 형성방법
US8044469B2 (en) * 2008-09-19 2011-10-25 Samsung Electronics Co., Ltd. Semiconductor device and associated methods
KR101094373B1 (ko) 2009-07-03 2011-12-15 주식회사 하이닉스반도체 랜딩플러그 전치 구조를 이용한 매립게이트 제조 방법
US8436404B2 (en) * 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
KR101061296B1 (ko) 2010-07-01 2011-08-31 주식회사 하이닉스반도체 반도체 소자 및 그 형성 방법
US9461143B2 (en) * 2012-09-19 2016-10-04 Intel Corporation Gate contact structure over active gate and method to fabricate same
KR102008318B1 (ko) * 2012-12-06 2019-08-08 삼성전자주식회사 반도체 소자

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090081615A (ko) * 2008-01-24 2009-07-29 삼성전자주식회사 이중 일함수를 갖는 매립 게이트 반도체 장치
CN101621074A (zh) * 2008-07-04 2010-01-06 海力士半导体有限公司 半导体器件及其制造方法
JP2011192800A (ja) * 2010-03-15 2011-09-29 Elpida Memory Inc 半導体装置及びその製造方法

Also Published As

Publication number Publication date
CN107256889A (zh) 2017-10-17
US20130256770A1 (en) 2013-10-03
CN103367401B (zh) 2017-08-25
US8901630B2 (en) 2014-12-02
KR101853316B1 (ko) 2018-04-30
CN103367401A (zh) 2013-10-23
KR20130110599A (ko) 2013-10-10

Similar Documents

Publication Publication Date Title
CN107256889B (zh) 晶体管、半导体器件以及半导体模块
US10685959B2 (en) Electrode structure, method of fabricating the same, and semiconductor device including the electrode structure
US20210151467A1 (en) Semiconductor devices and methods for forming the same
US10204913B2 (en) Method for forming buried bit line, semiconductor device having the same, and fabricating method thereof
US9178039B2 (en) Semiconductor device
KR101792778B1 (ko) 비휘발성 메모리 장치 및 그 형성 방법
US8987811B2 (en) Semiconductor devices including a vertical channel transistor and methods of fabricating the same
CN104934377A (zh) 制造半导体器件的方法
KR20150114102A (ko) 반도체 장치 및 그 제조 방법
KR20120017966A (ko) 3차원 반도체 장치
KR20110068590A (ko) 반도체 장치 및 그 제조 방법
US9337199B2 (en) Semiconductor device and method of fabricating the same
KR20130106159A (ko) 매립비트라인을 구비한 반도체장치 및 제조 방법
US9318566B2 (en) Method of fabricating semiconductor device having grooved source contact region
KR20140003206A (ko) 매립비트라인을 구비한 반도체 장치 및 그 제조방법
US20150031195A1 (en) Method of Fabricating a Semiconductor Device
KR101898653B1 (ko) 수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법
KR101868401B1 (ko) 반도체 장치 및 그 제조 방법
US20130087842A1 (en) Semiconductor devices including a vertical channel transistor and methods of fabricating the same
KR20140083745A (ko) 매립비트라인을 구비한 반도체장치 및 그 제조 방법
CN117915661A (zh) 半导体结构及半导体结构的制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant