CN117915661A - 半导体结构及半导体结构的制造方法 - Google Patents
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Abstract
本公开实施例提供一种半导体结构及半导体结构的制造方法，半导体结构包括：基底；多个有源柱，多个有源柱在基底上沿第一方向和第二方向间隔排布，多个有源柱均沿第三方向延伸，第一方向、第二方向及第三方向两两相交；位线，位于基底与多个有源柱之间，位线沿第一方向延伸，且与沿第一方向排布的多个有源柱朝向基底的一端电连接，位线包括沿第三方向相连的第一部分及第二部分，第一部分与有源柱的底面接触，在沿第二方向上，第二部分的宽度小于第一部分的宽度；隔离结构，位于相邻有源柱之间，且位于相邻位线之间。本公开实施例至少能够减少相邻位线之间产生的寄生电容。
Description
技术领域
本公开实施例涉及半导体技术领域，特别涉及一种半导体结构及半导体结构的制造方法。
背景技术
存储器是用来存储程序和各种数据信息的记忆部件。一般计算机系统使用的随机存取内存(Random Access Memory，RAM)可分为动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)与静态随机存取存储器(Static Random-Access Memory，SRAM)两种，动态随机存取存储器是计算机中常用的半导体存储器件，由许多重复的存储单元组成。存储单元通常包括存储元件和晶体管，晶体管的漏极与位线结构相连、源极与存储元件相连，存储单元的字线结构能够控制晶体管的沟道区的打开或关闭，进而通过位线结构读取存储在存储元件中的数据信息，或者通过位线结构将数据信息写入到存储元件中进行存储。
随着存储器的集成密度朝着更高的方向发展，对存储器中晶体管的排布方式以及晶体管尺寸产生了更高的要求。在对动态存储器结构的排布方式以及如何缩小动态存储器结构的尺寸进行研究的同时，也需要提高小尺寸的存储器的电学性能。例如，随着动态随机存取存储器结构尺寸的缩小，动态随机存取存储器结构中，在垂直于位线的厚度方向上，相邻位线之间的间隔距离也越来越小，间隔距离较小的位线可能产生较大的寄生电容，影响动态随机存取存储器的电学性能。
发明内容
本公开实施例提供一种半导体结构及半导体结构的制造方法，至少有利于减少相邻位线之间的寄生电容。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：基底；多个有源柱，多个所述有源柱在所述基底上沿第一方向和第二方向间隔排布，多个所述有源柱均沿第三方向延伸，所述第一方向、所述第二方向及所述第三方向两两相交；位线，位于所述基底与多个所述有源柱之间，所述位线沿所述第一方向延伸，且与沿所述第一方向排布的多个所述有源柱朝向所述基底的一端电连接，所述位线包括沿所述第三方向相连的第一部分及第二部分，所述第一部分与所述有源柱的底面接触，在沿所述第二方向上，所述第二部分的宽度小于所述第一部分的宽度；隔离结构，位于相邻所述有源柱之间，且位于相邻所述位线之间。
在一些实施例中，在沿所述第二方向上，所述第一部分的宽度与所述第二部分的宽度的差值范围为10nm～20nm。
在一些实施例中，所述第二部分包括沿所述第三方向相连的第一子段和第二子段，所述第二子段位于所述第一部分与所述第一子段之间，在沿所述第二方向上，所述第二子段的宽度不大于所述第一子段的宽度，且小于所述第一部分的宽度；其中，在沿所述第二方向上，所述第一部分的宽度与所述第二子段的宽度的比值范围为3-5。
在一些实施例中，所述位线沿所述第二方向相对的两个表面为朝向所述位线内凹陷的曲面，或者，所述位线沿垂直于所述第一方向上的剖面形状包括倒梯形。
在一些实施例中，所述位线包括朝向远离所述基底方向依次设置的掺杂导电层和金属硅化物层；其中，所述掺杂导电层和所述有源柱具有相同的半导体元素，所述掺杂导电层掺杂有N型掺杂元素或P型掺杂元素。
在一些实施例中，所述位线与所述基底之间还形成有阻挡层，所述阻挡层的材料包括掺杂有与所述掺杂导电层相反的导电类型元素的半导体材料。
在一些实施例中，所述位线沿所述第二方向上相对的两个表面上设置有介质层，所述介质层的材料包括低介电常数材料。
在一些实施例中，所述半导体结构还包括：多条字线结构，多条所述字线结构沿所述第一方向间隔排布且均沿所述第二方向延伸，每一条所述字线结构绕沿所述第二方向排布的一列所述有源柱的侧壁设置；多个存储节点结构，所述存储节点结构位于所述有源柱背离所述基底一侧，且与所述有源柱背离所述基底的一端电连接。
根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制造方法，包括：提供基底；在所述基底上形成第一隔离层及沿第二方向间隔排布的多个初始半导体层，多个所述初始半导体层均沿第一方向延伸，所述初始半导体层包括沿第三方向相连的第一半导体层和第二半导体层，所述第一半导体层位于所述第二半导体层与所述基底之间，所述第一隔离层填充满相邻所述第一半导体层之间的间隙，所述第一方向、所述第二方向及所述第三方向两两相交；刻蚀去除相邻所述第一半导体层之间的所述第一隔离层，并沿所述第一半导体层由所述第一隔离层露出的侧壁刻蚀所述第一半导体层，以形成位于剩余相邻所述第一半导体层之间的第一凹槽，剩余所述第一半导体层包括沿所述第三方向相连的第一半导体部和第二半导体部，所述第二半导体部位于所述第一半导体部背离所述第二半导体层一侧，在沿所述第二方向上，所述第一半导体部的宽度大于所述第二半导体部的宽度；刻蚀所述第二半导体层，以形成沿所述第一方向和所述第二方向间隔排布的多个有源柱；采用离子注入工艺或半导体金属化工艺将所述第一半导体部转换为第一部分，并将所述第二半导体部转换为第二部分，所述第一部分和所述第二部分共同构成位线；形成隔离结构，所述隔离结构填充满相邻所述位线之间的间隙，并填充满相邻所述有源柱之间的间隙。
在一些实施例中，形成所述第一凹槽的步骤中，所述第一半导体层和所述第一隔离层的刻蚀选择比范围为5-9。
本公开实施例提供的技术方案至少具有以下优点：
本公开实施例提供的半导体结构，半导体结构中的位线包括沿第三方向相连的第一部分和第二部分，第一部分与有源柱的底面接触，且沿第二方向上，第二部分的宽度小于第一部分的宽度，通过设置第一部分的宽度大于第二部分的宽度，以保证第一部分与有源柱的接触面的面积较大，有利于降低第一部分与有源柱之间的接触电阻，从而提高半导体结构的电学性能，且设置第二部分较小，有利于增大相邻位线之间的平均距离，从而有利于降低相邻位线之间产生的寄生电容，来提高半导体结构的电学性能。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例提供的一种半导体结构中位线、字线及有源柱的位置关系示意图；
图2为本公开一实施例提供的一种半导体结构沿AA1方向的剖面结构示意图；
图3为本公开一实施例提供的另一种半导体结构沿AA1方向的剖面结构示意图；
图4为本公开一实施例提供的又一种半导体结构沿AA1方向的剖面结构示意图；
图5为本公开一实施例提供的又一种半导体结构沿BB1方向的剖面结构示意图；
图6为本公开一实施例提供的再一种半导体结构沿AA1方向的剖面结构示意图；
图7至图14为本公开另一实施例提供的一种半导体结构的制造方法中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前存储器中相邻位线之间存在较大的寄生电容。
本公开实施例提供一种半导体结构，半导体结构中的位线包括沿第三方向相连的第一部分和第二部分，第一部分与有源柱的底面接触，且沿第二方向上，第二部分的宽度小于第一部分的宽度，第一部分较大的宽度使得第一部分与有源柱的接触面的面积较大，有利于降低第一部分与有源柱之间的接触电阻，从而提高半导体结构的电学性能，且设置第二部分较小，有利于增大相邻位线之间的平均距离，从而有利于降低相邻位线之间产生的寄生电容，来提高半导体结构的电学性能。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
图1为本公开一实施例提供的一种半导体结构中位线、字线及有源柱的位置关系示意图，图2为本公开一实施例提供的一种半导体结构沿AA1方向(参考图1)的剖面结构示意图。
参考图1至图2，半导体结构包括基底100。
半导体结构包括多个有源柱101，多个有源柱101在基底100上沿第一方向Y和第二方向X间隔排布，多个有源柱101均沿第三方向Z延伸，第一方向Y、第二方向X及第三方向Z两两相交。本公开实施例以第一方向、第二方向及第三方向两两相互垂直为实例，本公开实施例并不限制第一方向、第二方向、第三方向中任意两个方向相交的角度。
半导体结构包括位线103，位于基底100与多个有源柱101之间，位线103沿第一方向延伸，且与沿第一方向排布的多个有源柱101朝向基底100的一端电连接，位线103包括沿第三方向相连的第一部分13及第二部分23，第一部分13与有源柱101的底面接触，在沿第二方向上，第二部分23的宽度小于第一部分13的宽度。通过设置第一部分13的宽度大于第二部分23的宽度，使得第一部分13与有源柱101的接触面的面积较大，有利于降低第一部分13与有源柱101之间的接触电阻，从而提高半导体结构的电学性能，且设置第二部分23较小，有利于增大相邻位线103之间的平均距离，从而有利于降低相邻位线103之间产生的寄生电容，来提高半导体结构的电学性能。
其中，平均宽度指的是相邻位线103的第一部分13之间的距离及相邻位线103的第二部分23之间的距离的平均值，相邻位线103的第一部分13的距离可以为：其中一位线103的第一部分13中所有点到另一位线103表面沿第二方向上的距离的平均值，另一位线103的表面为另一位线103与一位线103相对的表面。
需要说明的是，图2、图4及图6中均以虚线划分出位线103的第一部分13和第二部分23。
半导体结构包括隔离结构104，位于相邻有源柱101之间，且位于相邻位线103之间。
基底100的材料可以为半导体材料，半导体材料可以包括硅、锗、碳化硅或者锗化硅的任意一种。在一些实施例中，基底100也可以是绝缘体上硅(SOI)基底100，绝缘体上锗(GOI)基底100。
在一些实施例中，有源柱101的材料包括半导体材料，半导体材料可以包括硅、锗、碳化硅或者锗化硅的任意一种。在一些实施例中，有源柱101的材料包括具有较高的载流子迁移率的氧化物半导体材料，可以降低有源柱101的厚度，在有限的单元面积内，降低半导体结构的线宽，进一步提高半导体结构的存储密度。氧化物半导体材料可以包括IGZO(铟镓锌氧化物，Indium Gallium Zinc Oxide)、IWO(掺钨氧化铟，Indium Tungsten Oxide)或者ITO(氧化铟锡，Indium Tin Oxide)的至少一种。例如，当有源柱101的材料为IGZO时，IGZO的载流子迁移率是多晶硅的载流子迁移率的20～50倍，有利于提高有源柱101中的载流子迁移率，从而有利于降低半导体结构工作时的漏电流，以降低半导体结构的功耗和提高半导体结构的工作效率。
在一些实施例中，基底100的材料与有源柱101的材料相同，基底100与有源柱101由同一原始基底100分别制备而来。在一些实施例中，基底100和有源柱101的材料不同，基底100与有源柱101可以不由同一原始基底100制备而来。
隔离结构104的材料可以包括氧化硅、氮化硅、氮氧化硅中的一种或多种的组合。
在一些实施例中，半导体结构还包括第一隔离层110，第一隔离层由隔离结构104表面朝向基底内延伸，第一隔离层110避免相邻位线邻近基底的部分之间形成漏电通道。第一隔离层110的材料可以包括氧化硅、氮化硅、氮氧化硅中的一种或多种的组合。
位线103的材料可以包括掺杂有N型掺杂元素或者P型掺杂元素的半导体材料；其中，N型掺杂元素可以为磷(P)元素、砷(As)元素、锑(Sb)元素或铋(Bi)元素等Ⅴ族元素，P型掺杂元素可以为硼(B)元素、铝(Al)元素、镓(Ga)元素或铟(In)元素等Ⅲ族元素。例如，位线103的材料可以为掺杂有N型掺杂元素的单晶硅或者多晶硅。掺杂有N型掺杂元素或者P型掺杂元素的半导体材料与有源柱101之间的接触电阻较小，从而能够降低位线103与有源柱101之间的接触电阻，使得半导体结构具有较小的电学损耗，有利于提高半导体结构的电学性能。
在一些实施例中，位线103与有源柱101可以具有相同的半导体元素，例如，半导体元素可以为硅、锗或者其组合。又例如，有源柱101的材料可以为铟镓锌氧化物(IGZO)材料，位线103的材料也可以为IGZO材料。在一些实施例中，位线103与有源柱101可以由同一初始半导体层制备而来。
在一些实施例中，位线103的材料还可以包括金属硅化物。金属硅化物可以为硅化镍、硅化钨、硅化钴、硅化钽、硅化钛的一种或它们的组合。金属硅化物包括钛、钨、钽、镍或者钴中的至少一种金属元素，通过将钛、钴等金属与硅衬底在高温下反应形成金属硅化物，其具有良好的化学稳定性和良好的导电率，从而实现电信号的传输，且相较于掺杂有N型掺杂元素或者P型掺杂元素的半导体材料，金属硅化物与有源柱101之间的接触电阻更小，从而能够进一步降低位线103与有源柱101之间的接触电阻，使得半导体结构具有更小的电学损耗，有利于提高半导体结构的电学性能。
在一些实施例中，第一部分13朝向有源柱101的顶面与有源柱101的底面在沿第三方向上完全重合，以保证第一部分13与有源柱101之间良好接触，且保证第一部分13与有源柱101之间的接触电阻较小，来提高半导体结构的电学性能。在一些实施例中，在沿第三方向上，第一部分13朝向有源柱101的顶面在基底100上的正投影可以小于或者大于有源柱101的底面在基底100上的正投影。
在一些实施例中，沿第三方向上，第一部分13的厚度可以小于或等于第二部分23的厚度。
图3为本公开一实施例提供的另一种半导体结构沿AA1方向(参考图1)的剖面结构示意图。
参考图3，在一些实施例中，位线103可以包括朝向远离基底100方向依次设置的掺杂导电层105和金属硅化物层106；其中，掺杂导电层105和有源柱101具有相同的半导体元素，掺杂导电层掺杂有N型掺杂元素或P型掺杂元素。金属硅化物层也即由金属硅化物材料构成的膜层。金属硅化物层与有源柱101之间的接触电阻较小，且通过形成有掺杂导电层，能够保证位线103具有预设厚度的同时，保使得金属硅化物层的厚度较小，以减轻形成金属硅化物层过程中进行退火处理的时长，以改善退火处理过程中有源柱101及基底受到的热损伤。
在一些实施例中，在沿第三方向上，金属硅化物层106的厚度可以小于掺杂导电层105的厚度，从而可以通过金属硅化物层106降低位线103与有源柱101之间的接触电阻，并保证金属硅化物层的厚度较小，以减轻形成金属硅化物层过程中进行退火处理的时长，以改善退火处理过程中有源柱101及基底受到的热损伤。在一些实施例中，在沿第三方向上，金属硅化物层106的厚度也可以大于或等于掺杂导电层105的厚度。
在沿第二方向X上，第一部分13的宽度与第二部分23的宽度的差值范围可以为10nm～20nm，例如，差值可以为10nm、11.4nm、12nm、14.5nm、15nm、17.8nm、18nm、19.3nm或者20nm。其中，第一部分13的宽度可以为第一部分13沿第二方向X上的最大宽度，第二部分23的宽度可以为第二部分23沿第二方向X上的最大宽度，或者第一部分13的宽度可以为第一部分13中各区域沿第二方向上的宽度的平均值，第二部分23的宽度可以为第二部分23中各区域沿第二方向上的宽度的平均值。
通过设置在沿第二方向上，第一部分13的宽度和第二部分23的宽度在此比值范围内，能够在保证第一部分13宽度较大，第一部分13与有源柱101底面的接触面积较大的同时，保证第二部分23的宽度较小，以提高相邻位线103之间的平均距离，来减小相邻位线103之间的产生的寄生电容；还保证沿第二方向上，第一部分13和第二部分23的宽度比值不会过大，以保证第一部分13和第二部分23形成良好接触。
图4为本公开一实施例提供的又一种半导体结构沿AA1方向(参考图1)的剖面结构示意图，图5为本公开一实施例提供的又一种半导体结构沿BB1方向(参考图1)的剖面结构示意图。
参考图4及图5，在一些实施例中，第二部分23可以包括沿第三方向相连的第一子段231和第二子段232，第二子段232位于第一部分13与第一子段231之间，在沿第二方向上，第二子段232的宽度不大于第一子段231的宽度，且小于第一部分13的宽度。也即，沿第三方向上，位线103的中间部分沿第二方向上的宽度小于位线103两端的宽度，如此，能够保证位线103与有源柱101的接触面的面积较大，位线103与基底100的接触面的面积较大的同时，使得相邻位线103之间的平均距离较大，从而能够在降低位线103与基底100、有源柱101之间接触电阻的同时，减小相邻位线103之间产生的寄生电容，来提高半导体结构的电学性能。
其中，在沿第二方向上，第一部分的宽度与第二子段的宽度的比值范围为3-5。例如，比值可以为3、3.3、3.5、3.8、4.5、4.7或者5。在此比值范围内，能够保证第二子段232在沿第二方向X上的宽度较小的同时，保证第一部分13和第二子段232之间的接触面较大，以保证第一部分13与第二部分23能够形成良好接触。
在一些实施例中，在沿第二方向上，第二子段232的宽度可以为3nm-7nm，例如，3nm、4nm、5nm、6nm、7nm，第一部分13的宽度可以为18nm-22nm，例如，18nm、19nm、20nm、21nm、22nm。
在一些实施例中，第一子段231沿第二方向上的宽度可以小于或等于第一部分13的宽度，以保证第一部分13与有源柱101接触面的面积较大的同时，减小第二部分23沿第二方向上的宽度，从而能够进一步减小相邻位线103之间产生的寄生电容。在一些实施例中，第一子段231沿第二方向上的宽度也可以大于第一部分13的宽度。
在一些实施例中，在沿有源柱101朝向基底100的方向上，位线103沿第二方向X上的宽度可以逐渐减小，也即，在沿第二方向上，第一部分13、第二子段232及第一子段231的宽度依次减小。参考图6，图6为本公开一实施例提供的再一种半导体结构沿AA1方向(参考图1)的剖面结构示意图，例如，位线103沿平行于第一方向和第三方向上的剖面形状可以为倒梯形，也即位线103中，位线103与有源柱101接触的表面沿第二方向上的宽度最大。参考图4，又例如，位线103沿第二方向上相对的两个表面为朝向位线103内凹陷的曲面，且第二子段沿第二方向上的宽度小于第一部分13的宽度，且小于第一子段的宽度。相较于截面形状均为直线段的位线103而言，采用截面形状为弧形的位线103，能够避免位线103出现直角的部分，从而能够避免尖端效应，能够保障半导体结构的电学性能。
参考图2，在一些实施例中，沿平行于第二方向以及第一方向上，第一部分13的剖面可以为矩形，第二部分23的剖面也可以为矩形。也即沿第二方向上，第一部分13的各部分宽度均相等，第二部分23的各部分的宽度均相等。又例如，位线103沿第二方向上相对的两个表面为朝向位线103内凹陷的曲面，且沿有源柱101朝向基底100的方向上，位线103沿第二方向X上的宽度可以逐渐减小。
本公开实施例并不限制位线的形状，沿第二方向上，第一部分的宽度大于第二部分的宽度即可。
参考图2，在一些实施例中，位线103与基底100之间还形成有阻挡层102。
若位线103掺杂有N型掺杂元素或P型掺杂元素，阻挡层102的材料可以包括掺杂有与掺杂导电层相反的导电类型元素的半导体材料。
例如，位线103的材料可以包括掺杂有N型掺杂元素或P型掺杂元素的半导体材料，通过设置有阻挡层，能够抑制位线103中的N型掺杂元素或P型掺杂元素扩散至基底100中，且在采用离子注入工艺向初始半导体层注入N型掺杂元素或P型掺杂元素的过程中，阻挡层能够阻碍N型掺杂元素或P型掺杂元素扩散至基底100中以及减少存储器件与衬底之间形成漏电通道，例如，阻挡层102能够阻止位线103与基底之间形成漏电通道。又例如，位线103的材料可以包括金属硅化物，形成位线103的步骤可以包括：在基底100上依次形成有初始半导体层、金属层，初始半导体层与基底100之间形成有阻挡层；对金属层进行退火，以使得金属层中金属元素扩散至初始半导体层，掺杂有金属元素的初始半导体层作为位线103，通过设置有阻挡层，能够阻碍金属元素扩散至基底100中，从而能够提高形成位线103的位置精度。
参考图3，在一些实施例中，位线103沿第二方向上相对的两个表面上可以设置有介质层109，介质层的材料包括低介电常数材料。低介电常数材料可以包括氮碳化硅或者氧碳化硅。通过设置有低介电常数材料的介质层，有利于进一步减小相邻位线103之间的寄生电容，以提高半导体结构的性能。
参考图1、图4至图5，半导体结构还可以包括多条字线结构108，多条字线结构108沿第一方向Y间隔排布且均沿第二方向X延伸，每一条字线结构108绕沿第二方向排布的一列有源柱101的侧壁设置。字线结构108位于隔离结构104中。
字线结构108可以包括栅导电层18及位于栅导电层18与有源柱101之间的栅介质层28。栅导电层18的材料可以为铜、钨或者氮化钛等导电材料。栅介质层28可以为氧化硅、氮化硅、氮氧化硅、氧化铝、氧化锆或氧化铪等高介电常数材料。
半导体结构还可以包括多个存储节点结构(未图示)，存储节点结构位于有源柱101背离基底100一侧，且与有源柱101背离基底100的一端电连接。在一些实施例中，存储节点结构包括电容、晶体管、磁隧道结、铁电隧道结、相变材料层中至少一种。
相应的，本公开另一实施例还提供一种半导体结构的制造方法，本公开另一实施例提供的半导体结构可制造前述实施例提供的半导体结构。以下将结合附图对本公开另一实施例提供的半导体结构进行详细说明，与前一实施例相同或者相应的部分，可参考前述实施例的相应说明，以下将不做详细赘述。
图1为本公开另一实施例提供的一种半导体结构的制造方法制成的半导体结构中位线、字线及有源柱的位置示意图，图7至图14为本公开另一实施例提供的一种半导体结构的制造方法中各步骤对应的结构示意图。其中，图7为本公开另一实施例提供的一种半导体结构的制造方法中提供基底的步骤对应的半导体结构沿AA1方向(参考图1)的剖面结构示意图，图8为本公开另一实施例提供的一种半导体结构的制造方法中提供基底的步骤对应的半导体结构沿BB1方向(参考图1)的剖面结构示意图。
参考图7及图8，提供基底100；在基底100上形成第一隔离层110及沿第二方向X间隔排布的多个初始半导体层201，多个初始半导体层201均沿第一方向Y延伸，初始半导体层201包括沿第三方向相连的第一半导体层11和第二半导体层21，第一半导体层11位于第二半导体层21与基底100之间，第一隔离层110填充满相邻第一半导体层11之间的间隙，第一方向Y、第二方向X及第三方向Z两两相交。
第一隔离层110的材料可以包括氧化硅、氮化硅、氮氧化硅中的至少一种。
基底的材料可以为半导体材料，半导体材料可以包括硅、锗、碳化硅或者锗化硅的任意一种。在一些实施例中，基底也可以是绝缘体上硅基底，绝缘体上锗基底。
第一半导体层11用于制备位线，第二半导体层21用于制备有源柱。
第一半导体层11的材料和第二半导体层21的材料可以包括硅、锗或其组合。第一半导体层11的材料和第二半导体层21的材料还可以包括碳化硅、锗化硅、IGZO材料、IWO材料或者ITO材料。在一些实施例中，第一半导体层11的材料可以与第二半导体层21的材料相同，可以在同一工艺步骤中形成第一半导体层11和第二半导体层21，有利于减少形成初始半导体层的复杂度，提高制程效率。在一些实施例中，基底100与初始半导体层可以不由同一原始基底制备而来。
在一些实施例中，第一半导体层11的材料与第二半导体层21的材料也可以不同。
可以采用CVD(Chemical Vapor Deposition，化学气相沉积)工艺、PVD(PhysicalVapor Deposition，物理气相沉积)工艺或者ALD(Atomic Layer Deposition，原子层沉积)形成第一半导体层及第二半导体层。
在一些实施例中，第一隔离层110还延伸至基底100中，以将部分厚度的基底分割为沿第二方向X间隔排布的多个第三半导体层。
图9为本公开另一实施例提供的一种半导体结构的制造方法中形成第一凹槽的步骤对应的半导体结构沿AA1方向(参考图1)的剖面结构示意图，图10为本公开另一实施例提供的一种半导体结构的制造方法中形成第一凹槽的步骤对应的半导体结构沿BB1方向(参考图1)的剖面结构示意图。
参考图9及图10，刻蚀去除相邻第一半导体层11之间的第一隔离层110，并沿第一半导体层11由第一隔离层110露出的侧壁刻蚀第一半导体层11，以形成位于剩余相邻第一半导体层11之间的第一凹槽202，剩余第一半导体层11包括沿第三方向Z相连的第一半导体部111和第二半导体部112，第二半导体部112位于第一半导体部111背离第二半导体层21一侧，在沿第二方向上，第一半导体部111的宽度大于第二半导体部112的宽度。
需要说明的是，图9中以位线中的虚线划分出第一半导体部和第二半导体部。
在一些实施例中，第一隔离层110还延伸至基底100中，并将部分厚度的基底分割为第一凹槽沿第二方向X间隔排布的多个第三半导体层。其中，第一凹槽底面与第三半导体层的底面之间的距离可以为40nm-60nm，例如，40nm、45nm、50nm、55nm或60nm。
形成第一凹槽202的步骤可以包括依次进行的第一刻蚀步骤和第二刻蚀步骤，第一刻蚀步骤用于刻蚀去除相邻第一半导体层11之间的部分第一隔离层110，以露出被去除的部分第一隔离层110侧壁的第一半导体层；第二刻蚀步骤用于去除第一刻蚀步骤中露出的第一半导体层，并去除位于剩余相邻第一半导体层11之间的第一隔离层，以形成第一凹槽202。
其中，可以采用各向同性刻蚀工艺去除相邻第一半导体层11之间的第一隔离层，并沿第一半导体层11由第一隔离层110露出的侧壁刻蚀第一半导体层11，以形成第一凹槽，沿平行于第二方向及第三方向上，第一凹槽202的剖面形状为碗状或椭圆。剩余第一半导体层包括沿第三方向依次相连的第一端、中段部分及第二端，第一端与第二半导体层21接触，第二端与基底接触，沿第二方向X上，中段部分的宽度小于第一端的宽度，且小于第二端的宽度，第一端为第一半导体层的第一半导体部111，第二端及中段部分构成第二半导体部112。
在一些实施例中，形成第一凹槽的步骤可以包括依次进行的第一刻蚀工艺和第二刻蚀工艺；其中，第一刻蚀工艺用于形成第一半导体部111，第二刻蚀工艺用于形成第二半导体部112。其中，第一半导体部111沿平行于第二方向及第三方向上的剖面形状可以为矩形，第二半导体部112沿平行于第二方向及第三方向上的剖面形状可以为矩形。第一刻蚀工艺及第二刻蚀工艺采用的工艺均可以为干法刻蚀工艺。
在一些实施例中，第一半导体部111沿平行于第二方向及第三方向上的剖面形状可以为倒梯形，第一半导体部111中与第二半导体层接触的表面沿第二方向上的宽度最大。第二半导体部112沿平行于第二方向及第三方向上的剖面形状可以为倒梯形，第二半导体部112中与第一半导体部接触的表面沿第二方向上的宽度最大。
需要说明的是，本公开实施例以形成的第一凹槽沿平行于第二方向及第三方向上的剖面形状为碗状或椭圆为示例，本公开实施例并不限制形成的第一凹槽及第一凹槽侧壁的第一半导体层的形状。
形成第一凹槽202的步骤中，第一半导体层11和第一隔离层110的刻蚀选择比范围可以为5-9。例如，刻蚀选择比可以为5、6、7.5、8或者9。在此比值范围内，通过同步进行第一隔离层110及第一隔离层110侧壁的第一半导体层11的刻蚀，以形成第一凹槽，且在同一刻蚀工艺步骤中，第一隔离层被刻蚀的速率小于第一半导体层被刻蚀的速率，能够在保证第一半导体层不会被刻断的同时，并控制在一定时间内，刻蚀去除的第一半导体层沿第二方向上的宽度及刻蚀去除的第一隔离层沿第三方向上的厚度，以获得尺寸为预期尺寸的剩余第一半导体层，进而有利于后续获得具有期望尺寸的位线。
在一些实施例中，在形成第一凹槽202之前，还可以形成覆盖第二半导体层侧壁的第一保护层(未图示)，第一保护层用于在形成第一凹槽的步骤中，避免对第二半导体层造成刻蚀损伤。在后续形成隔离结构的步骤中，第一保护层可以作为隔离结构的一部分。
第一保护层的材料可以为氮化硅、氮氧化硅或者其他掩膜层。
图11为本公开另一实施例提供的一种半导体结构的制造方法中形成有源柱的步骤对应的半导体结构沿AA1方向(参考图1)的剖面结构示意图，图12为本公开另一实施例提供的一种半导体结构的制造方法中形成有源柱的步骤对应的半导体结构沿BB1方向(参考图1)的剖面结构示意图。
参考图9至图12，刻蚀第二半导体层21，以形成沿第一方向和第二方向间隔排布的多个有源柱101。
在一些实施例中，在刻蚀第二半导体层之前，还可以形成填充满第一凹槽202及相邻第二半导体层21之间间隙的第二隔离层203。第二隔离层203的材料可以包括氧化硅、氮化硅、氮氧化硅中的一种或多种的组合。
以形成有第二隔离层203为例，形成多个有源柱101的步骤可以包括：形成沿第一方向Y间隔排布的多个掩膜层(未图示)，多个掩膜层均沿第二方向X延伸；以多个掩膜层为掩膜刻蚀第二半导体层，以形成沿第一方向和第二方向间隔排布的多个有源柱101。
图13为本公开另一实施例提供的一种半导体结构的制造方法中形成位线的步骤对应的半导体结构沿AA1方向(参考图1)的剖面结构示意图，图14为本公开另一实施例提供的一种半导体结构的制造方法中形成位线的步骤对应的半导体结构沿BB1方向(参考图1)的剖面结构示意图。
参考图13及图14，采用离子注入工艺或半导体金属化工艺将第一半导体部转换为第一部分13，并将第二半导体部112转换为第二部分23，第一部分13和第二部分23共同构成位线103。
例如，可以采用离子注入工艺将第一半导体层转换为位线103，其中，位线103的材料可以包括掺杂有N型掺杂元素或者P型掺杂元素的半导体材料。N型掺杂元素可以为磷元素、砷元素、锑元素或铋元素等Ⅴ族元素，P型掺杂元素可以为硼元素、铝元素、镓元素或铟元素等Ⅲ族元素。掺杂有N型掺杂元素或者P型掺杂元素的半导体材料与有源柱101之间的接触电阻较小，从而能够降低位线103与有源柱101之间的接触电阻，使得半导体结构具有较小的电学损耗，有利于提高形成的半导体结构的电学性能。
例如，可以采用半导体金属化工艺将第一半导体层转换为位线103。具体地，可以在沿第一方向Y排布的相邻有源柱101之间的第一半导体层11顶面形成金属层(未图示)；对金属层进行退火处理，以使得金属层中的金属元素扩散至第一半导体层中，以形成位线103；去除金属层。其中，第一半导体层的材料可以为硅，则位线103由金属硅化物构成，金属硅化物具有良好的化学稳定性和良好的导电率，从而实现电信号的传输，且相较于掺杂有N型掺杂元素或者P型掺杂元素的半导体材料，金属硅化物与有源柱101之间的接触电阻更小，从而能够进一步降低位线103与有源柱101之间的接触电阻，使得半导体结构具有更小的电学损耗，有利于提高半导体结构的电学性能。
金属层的材料可以包括钛、钨、钽、镍或者钴中的至少一种。
需要说明的是，采用离子注入工艺向第一半导体层11注入N型掺杂元素或者P型掺杂元素的过程中，会由沿第一方向Y排布的相邻有源柱101之间的间隙朝向第一半导体层注入N型掺杂元素或者P型掺杂元素，将沿第一方向Y排布的相邻有源柱101之间的间隙作为第一开口，随着沿第一方向Y和第三方向Z上距离开口越远，掺杂的N型掺杂元素或者P型掺杂元素浓度越低，从而形成的位线沿平行于第一方向Y和第三方向Z上的剖面形状为沿第一方向Y的多个碗状、或者沿第一方向Y相连的多个椭圆。剩余位于位线朝向有源柱一侧且未掺杂的第一半导体层可以作为有源柱101的一部分，剩余位于位线朝向基底一侧且未掺杂的第一半导体层可以作为基底的一部分。
在一些实施例中，可以在沿第一方向Y排布的相邻有源柱101之间的第一半导体层11顶面形成金属层；对金属层进行退火处理，以使得金属层中的金属元素扩散至第一半导体层中，以形成位线103；同理，随着沿第一方向Y和第三方向Z上距离开口越远，掺杂的N型掺杂元素或者P型掺杂元素浓度越低，从而形成的位线沿平行于第一方向Y和第三方向Z上的剖面形状为沿第一方向Y的多个碗状、或者沿第一方向Y相连的多个椭圆。剩余位于位线朝向有源柱一侧且未掺杂的第一半导体层可以作为有源柱101的一部分，剩余位于位线朝向基底一侧且未掺杂的第一半导体层可以作为基底的一部分。
在一些实施例中，金属层也可以形成于第一凹槽202侧壁；对金属层进行退火处理之后，形成的位线沿平行于第一方向Y和第三方向Z上的剖面形状可以为矩形，第一半导体层整体均掺杂有N型掺杂元素或者P型掺杂元素。在一些实施例中，在形成有源柱之前，还形成有填充满第一凹槽202及相邻第二半导体层21之间间隙的第二隔离层203；形成有源柱的步骤中，第二隔离层203沿第一方向Y延伸，并填充第一凹槽及沿第二方向排布的相邻有源柱101的间隙；在形成金属层之前，还去除第二隔离层，以露出第一凹槽侧壁。
在一些实施例中，可以先采用离子注入工艺将邻近基底的部分第一半导体层转换为掺杂导电层，再采用半导体金属化工艺将剩余邻近第二半导体层的第一半导体层转换为金属硅化物层；位线103由掺杂导电层和金属硅化物层构成。如此，金属硅化物层与第二半导体层之间的接触电阻较小，且通过形成有掺杂导电层，能够保证位线103具有预设厚度的同时，保使得金属硅化物层的厚度较小，以减轻形成金属硅化物层过程中进行退火处理的时长，以改善退火处理过程中第二半导体层及基底受到的热损伤。
前述步骤中，还形成有第二隔离层203，第二隔离层203沿第一方向Y延伸，且填充沿第二方向X排布的相邻有源柱103之间的间隙及相邻位线之间的间隙。在一些实施例中，在形成位线之前，还可以在有源柱101沿第一方向相对的侧壁上形成第二保护层204，第二保护层204和第二隔离层用于在采用离子注入工艺将第一半导体层转换位线的步骤中，阻挡N型掺杂元素或者P型掺杂元素扩散至有源柱中，或者，第二保护层和第二隔离层用于在采用半导体金属化工艺将第一半导体层转换位线的步骤中，阻挡金属元素扩散至有源柱中。第二保护层204的材料可以为氧化硅、氮化硅或者氮氧化硅中的一种或多种的组合。
在一些实施例中，也可以不形成第二隔离层。形成第二保护层204的步骤中，第二保护层204还覆盖有源柱沿第二方向上相对的侧壁。
在一些实施例中，在形成第一凹槽的步骤中，剩余第一半导体层包括沿第三方向依次相连的第一端、中段部分及第二端，第一端与第二半导体层21接触，第二端与基底接触，沿第二方向X上，中段部分的宽度小于第一端的宽度，且小于第二端的宽度，第一端为第一半导体层的第一半导体部111，第二端及中段部分构成第二半导体部112，沿平行于第二方向及第三方向上，第一凹槽202的剖面形状为碗状或椭圆；形成位线的步骤中，第一端转换为第一部分13，中段部分及第二端转换为第二部分，从而形成的位线沿第二方向上相对的两个曲面为朝向位线103内凹陷的曲面。
如此，能够保证后续由第一半导体层转换成的位线与有源柱的接触面的面积较大，位线与基底的接触面的面积较大的同时，使得相邻位线之间的平均距离较大，从而能够在降低位线与基底、有源柱之间接触电阻的同时，减小相邻位线之间产生的寄生电容，来提高半导体结构的电学性能。
在一些实施例中，形成第一凹槽的步骤中，第二半导体部112沿平行于第二方向及第三方向上的剖面形状可以为矩形；形成位线的步骤中，第一部分及第二部分沿平行于第二方向及第三方向上的剖面形状均为矩形。
在一些实施例中，形成的位线103沿平行于第二方向及第三方向上的剖面形状可以为倒梯形。
在一些实施例中，在形成位线之前，还可以采用离子注入工艺将邻近基底的部分第一半导体层转换为阻挡层102；形成位线的步骤中，将剩余第一半导体层转换为位线103。其中，阻挡层102中掺杂有N型掺杂元素或P型掺杂元素。若位线掺杂有N型掺杂元素或P型掺杂元素，阻挡层102掺杂的掺杂元素与位线掺杂的掺杂元素类型相反。
通过设置有阻挡层102，能够抑制位线103中的N型掺杂元素或P型掺杂元素扩散至基底100中，且在采用离子注入工艺向第一半导体层注入N型掺杂元素或P型掺杂元素的过程中，阻挡层能够阻碍N型掺杂元素或P型掺杂元素扩散至基底100中，或者，在采用半导体金属化工艺将第一半导体曾转换为位线的过程中，阻挡层能够阻碍金属元素扩散至基底100中，从而能够提高形成位线103的位置精度。
在一些实施例中，形成位线103之后，还可以在位线103沿第二方向上相对的两个表面上形成介质层109，介质层的材料包括低介电常数材料。低介电常数材料可以包括氮碳化硅或者氧碳化硅。通过设置有低介电常数材料的介质层，有利于进一步减小相邻位线103之间的寄生电容，以提高半导体结构的性能。
继续参考图13及图14，形成隔离结构104，隔离结构104填充满相邻位线之间的间隙，并填充满相邻有源柱101之间的间隙。隔离结构104的材料可以参考前述实施例，以下将不再详细赘述。
前述步骤中，还可以形成有第二隔离层203及第二保护层204，第二隔离层203沿第一方向Y延伸，且填充沿第二方向X排布的相邻有源柱103之间的间隙及相邻位线之间的间隙，第二保护层204位于有源柱101沿第一方向Y相对的侧壁上。形成隔离结构的步骤中，隔离材料填充相邻有源柱103之间的剩余间隙区域，隔离材料、第二隔离层203及第二保护层204共同作为隔离结构104。
其中，形成隔离结构的步骤可以包括：形成第三隔离层；第三隔离层填充相邻有源柱101的间隙，且沿第三方向Z上，第三隔离层的顶面低于有源柱101的顶面；在第三隔离层上形成多条字线结构108，多条字线结构108沿第一方向Y间隔排布且均沿第二方向X延伸，每一条字线结构108绕沿第二方向排布的一列有源柱101的侧壁设置；形成第四隔离层，第四隔离层填充满相邻有源柱之间的剩余间隙。第三隔离层和第四隔离层共同构成隔离结构。
字线结构108可以包括栅导电层18及位于栅导电层18与有源柱101之间的栅介质层28。
在一些实施例中，在采用隔离材料填充相邻有源柱103之间的间隙之前，可以不形成第二隔离层及第二保护层，则形成隔离结构的步骤中，隔离结构104填充满相邻位线之间的间隙，并填充满相邻有源柱101之间的间隙。
在形成隔离结构之后，还可以在有源柱的顶面上形成多个存储节点结构(未图示)，存储节点结构与有源柱顶面电连接。在一些实施例中，存储节点结构包括电容、晶体管、磁隧道结、铁电隧道结、相变材料层中至少一种。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各种改动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。
Claims (10)
1.一种半导体结构，其特征在于，包括：
基底；
多个有源柱，多个所述有源柱在所述基底上沿第一方向和第二方向间隔排布，多个所述有源柱均沿第三方向延伸，所述第一方向、所述第二方向及所述第三方向两两相交；
位线，位于所述基底与多个所述有源柱之间，所述位线沿所述第一方向延伸，且与沿所述第一方向排布的多个所述有源柱朝向所述基底的一端电连接，所述位线包括沿所述第三方向相连的第一部分及第二部分，所述第一部分与所述有源柱的底面接触，在沿所述第二方向上，所述第二部分的宽度小于所述第一部分的宽度；
隔离结构，位于相邻所述有源柱之间，且位于相邻所述位线之间。
2.根据权利要求1所述的半导体结构，其特征在于，在沿所述第二方向上，所述第一部分的宽度与所述第二部分的宽度的差值范围为10nm～20nm。
3.根据权利要求1所述的半导体结构，其特征在于，所述第二部分包括沿所述第三方向相连的第一子段和第二子段，所述第二子段位于所述第一部分与所述第一子段之间，在沿所述第二方向上，所述第二子段的宽度不大于所述第一子段的宽度，且小于所述第一部分的宽度；
其中，在沿所述第二方向上，所述第一部分的宽度与所述第二子段的宽度的比值范围为3-5。
4.根据权利要求1所述的半导体结构，其特征在于，所述位线沿所述第二方向相对的两个表面为朝向所述位线内凹陷的曲面，或者，所述位线沿平行于所述第一方向和所述第三方向上的剖面形状包括倒梯形。
5.根据权利要求1所述的半导体结构，其特征在于，所述位线包括朝向远离所述基底方向依次设置的掺杂导电层和金属硅化物层；其中，所述掺杂导电层和所述有源柱具有相同的半导体元素，所述掺杂导电层掺杂有N型掺杂元素或P型掺杂元素。
6.根据权利要求5所述的半导体结构，其特征在于，所述位线与所述基底之间还形成有阻挡层，所述阻挡层的材料包括掺杂有与所述掺杂导电层相反的导电类型元素的半导体材料。
7.根据权利要求1所述的半导体结构，其特征在于，所述位线沿所述第二方向上相对的两个表面上设置有介质层，所述介质层的材料包括低介电常数材料。
8.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
多条字线结构，多条所述字线结构沿所述第一方向间隔排布且均沿所述第二方向延伸，每一条所述字线结构绕沿所述第二方向排布的一列所述有源柱的侧壁设置；
多个存储节点结构，所述存储节点结构位于所述有源柱背离所述基底一侧，且与所述有源柱背离所述基底的一端电连接。
9.一种半导体结构的制造方法，其特征在于，包括：
提供基底；
在所述基底上形成第一隔离层及沿第二方向间隔排布的多个初始半导体层，多个所述初始半导体层均沿第一方向延伸，所述初始半导体层包括沿第三方向相连的第一半导体层和第二半导体层，所述第一半导体层位于所述第二半导体层与所述基底之间，所述第一隔离层填充满相邻所述第一半导体层之间的间隙，所述第一方向、所述第二方向及所述第三方向两两相交；
刻蚀去除相邻所述第一半导体层之间的所述第一隔离层，并沿所述第一半导体层由所述第一隔离层露出的侧壁刻蚀所述第一半导体层，以形成位于剩余相邻所述第一半导体层之间的第一凹槽，剩余所述第一半导体层包括沿所述第三方向相连的第一半导体部和第二半导体部，所述第二半导体部位于所述第一半导体部背离所述第二半导体层一侧，在沿所述第二方向上，所述第一半导体部的宽度大于所述第二半导体部的宽度；
刻蚀所述第二半导体层，以形成沿所述第一方向和所述第二方向间隔排布的多个有源柱；采用离子注入工艺或半导体金属化工艺将所述第一半导体部转换为第一部分，并将所述第二半导体部转换为第二部分，所述第一部分和所述第二部分共同构成位线；
形成隔离结构，所述隔离结构填充满相邻所述位线之间的间隙，并填充满相邻所述有源柱之间的间隙。
10.根据权利要求9所述的半导体结构的制造方法，其特征在于，形成所述第一凹槽的步骤中，所述第一半导体层和所述第一隔离层的刻蚀选择比范围为5-9。
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