KR20170099444A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20170099444A
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김준수
안효신
사토루 야마다
전주현
정문영
정천형
조민희
채교석
최은애
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Abstract

반도체 장치가 제공된다. 반도체 장치는 트렌치를 포함하는 반도체 기판 및 상기 트렌칭를 덮는 절연막을 포함한다. 상기 반도체 기판은 결정 구조를 가지며, 상기 트렌치는 상기 결정 구조의 {320} 면을 갖는 내측벽을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 장치에 관한 것으로, 구체적으로 반도체 기판을 포함하는 반도체 장치에 관한 것이다.
몇몇 반도체 장치들은 반도체 기판과 절연막이 접하는 구조를 포함할 수 있다. 반도체 기판은 결정성 반도체 물질을 포함할 수 있는데, 반도체 기판과 절연막의 계면에서 반도체 기판의 결정 구조의 주기성이 깨진다. 이로 인해, 반도체 기판과 절연막의 계면에서 계면 트랩이 발생할 수 있다. 이러한 계면 트랩은 반도체 장치의 동작 특성을 저하시킬 수 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치는 트렌치를 포함하는 반도체 기판, 상기 반도체 기판은 결정 구조를 갖는 것; 및 상기 트렌치의 내측벽을 덮는 절연막을 포함할 수 있다. 상기 트렌치의 상기 내측벽은 상기 결정 구조의 {320} 면을 가질 수 있다.
일 실시예에 따르면, 상기 반도체 기판의 상면은 상기 결정 구조의 {100} 면을 가질 수 있다.
일 실시예에 따르면, 상기 반도체 기판은 다이아몬드 결정 구조를 가질 수 있다.
일 실시예에 따르면, 상기 반도체 기판은 단결정 실리콘 기판 또는 단결정 게르마늄 기판일 수 있다.
일 실시예에 따르면, 상기 트렌치의 상기 내측벽은 상기 결정 구조의 (320) 면을 가지고, 상기 트렌치는 상기 결정 구조의 [-230] 방향을 따라 연장될 수 있다.
일 실시예에 따르면, 상기 절연막은 상기 트렌치의 상기 내측벽과 접하고, 상기 절연막은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치는 트렌치를 포함하는 반도체 기판, 상기 반도체 기판은 결정 구조를 가지며, 상기 반도체 기판의 상면은 상기 결정 구조의 {100} 면을 갖는 것; 및 상기 트렌치의 내측벽을 덮는 절연막을 포함할 수 있다. 상기 트렌치는 상기 결정 구조의 <230> 방향을 따라 연장될 수 있다.
일 실시예에 따르면, 상기 트렌치는 상기 결정 구조의 {320} 면을 갖는 내측벽을 포함할 수 있다.
일 실시예에 따르면, 상기 트렌치의 상기 내측벽은 상기 결정 구조의 (320) 면을 가지고, 상기 트렌치는 상기 결정 구조의 [-230] 방향을 따라 연장될 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 소자 분리막에 의해 정의되는 활성 영역 및 상기 활성 영역을 가로질러 상기 소자 분리막으로 연장되는 트렌치를 포함하는 반도체 기판, 상기 반도체 기판은 결정 구조를 갖는 것; 상기 트렌치 내에 배치되는 게이트 전극; 상기 게이트 전극과 상기 반도체 기판 사이에 개재되는 게이트 절연막; 및 상기 트렌치의 양 측의 소스/드레인 영역들을 포함할 수 있다. 상기 트렌치는 상기 결정 구조의 {320} 면을 갖는 내측벽을 포함을 포함할 수 있다.
일 실시예에 따르면, 상기 반도체 기판의 상면은 상기 결정 구조의 {100} 면을 가질 수 있다.
일 실시예에 따르면, 상기 반도체 기판은 다이아몬드 결정 구조를 가질 수 있다.
일 실시예에 따르면, 상기 반도체 기판은 단결정 실리콘 기판 또는 단결정 게르마늄 기판일 수 있다.
일 실시예에 따르면, 상기 게이트 절연막은 상기 반도체 기판과 접하며, 상기 게이트 절연막은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다.
일 실시예에 따르면, 평면적 관점에서, 상기 트렌치는 상기 결정 구조의 [-230] 방향을 따라 연장될 수 있다.
일 실시예에 따르면, 평면적 관점에서, 상기 트렌치는 제1 방향을 따라 연장되고, 상기 활성 영역은 제2 방향으로 장축을 갖는 장방형이되, 상기 제1 방향과 상기 제2 방향 사이의 각도는 65.38° 내지 69.38°일 수 있다.
일 실시예에 따르면, 상기 활성 영역은 상기 장축 방향을 따라 연장되는 측벽을 포함하되, 상기 활성 영역의 상기 측벽은 상기 결정 구조의 (3-20) 면을 가질 수 있다.
일 실시예에 따르면, 상기 제1 방향은 상기 결정 구조의 [-230] 방향이고, 상기 제2 방향은 상기 결정 구조의 [230] 방향일 수 있다.
일 실시예에 따르면, 상기 소스/드레인 영역들 중 어느 하나에 전기적으로 연결되는 비트 라인; 및 상기 소스/드레인 영역들 중 나머지 하나에 전기적으로 연결되는 정보 저장 소자를 더 포함할 수 있다.
일 실시예에 따르면, 상기 비트 라인은 상기 결정 구조의 [320] 방향에 실질적으로 평행한 방향으로 연장될 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 결정 구조를 갖는 반도체 기판, 상기 반도체 기판은 소자 분리막에 의해 정의되는 활성 패턴을 포함하되, 상기 활성 패턴은 상기 결정 구조의 {320} 면을 갖는 내측벽을 포함하는 것; 상기 활성 패턴을 가로지르는 게이트 전극; 상기 게이트 전극과 상기 활성 패턴 사이에 개재되는 게이트 절연막; 및 상기 게이트 전극의 양 측에 배치되는 소스/드레인 영역들을 포함할 수 있다.
일 실시예에 따르면, 상기 반도체 기판의 상면은 상기 결정 구조의 {100} 면을 가질 수 있다.
일 실시예에 따르면, 상기 반도체 기판은 다이아몬드 결정 구조를 가질 수 있다.
일 실시예에 따르면, 상기 게이트 절연막은 상기 반도체 기판과 접하며, 상기 게이트 절연막은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다.
일 실시예에 따르면, 상기 활성 패턴은 상기 결정 구조의 [-230] 방향을 따라 연장될 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 결정 구조를 갖는 반도체 기판; 상기 반도체 기판의 픽셀 영역을 정의하는 제1 소자 분리막, 상기 픽셀 영역은 상기 결정 구조의 {320} 면을 갖는 제1 측벽을 포함하는 것; 상기 픽셀 영역 내에서 상기 픽셀 영역의 상면에 인접하여 형성되며, 제2 도전형을 갖는 웰 불순물층; 상기 웰 불순물층 내에 형성되어 서로 이격된 제1 및 제2 활성부들을 정의하는 제2 소자 분리막; 상기 제1 활성부의 상기 웰 불순물층 상의 트랜스퍼 게이트; 및 상기 트랜스퍼 게이트의 일 측의 상기 제1 활성부에 형성된 플로팅 확산 영역을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 측벽은 상기 결정 구조의 (320) 면을 가지고, 상기 픽셀 영역은 상기 결정 구조의 (-230) 면을 갖는 제2 측벽을 포함할 수 있다.
일 실시예에 따르면, 상기 반도체 기판은 상기 결정 구조의 {100} 면을 가질 수 있다.
일 실시예에 따르면, 상기 반도체 기판은 다이아몬드 결정 구조를 가질 수 있다.
일 실시예에 따르면, 상기 제1 소자 분리막은 상기 반도체 기판과 접하며,
상기 제1 소자 분리막은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 반도체 장치는 {320} 면을 갖는 내측벽을 포함하는 트렌치를 포함할 수 있다. 이에 따라, 트렌치의 내측벽과 절연막이 이루는 계면에서, 2차원 계면 트랩 농도가 낮고, 그리고 진성 페르미 레벨과 계면 트랩 에너지 레벨의 차이(|Ei-Eit|)가 클 수 있다. 결과적으로, 본 발명의 실시예들에 따른 반도체 장치에 의하면, 트렌치의 내측벽에서 누설 전류가 발생하는 것이 억제될 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 1b는 도 1a의 I-I'선에 따른 단면도이다.
도 2a는 계면 트랩을 포함하지 않는 반도체의 에너지 밴드(energy band)를 나타낸다. 도 2b 및 도 2c는 계면 트랩을 포함하는 반도체의 에너지 밴드를 나타낸다.
도 3은 서로 다른 결정면을 갖는 내측벽에서의 2차원 계면 트랩 농도, 및 진성 페르미 레벨과 계면 트랩 에너지 레벨의 차이를 나타낸다.
도 4a 및 도 5a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 평면도들이다.
도 4b 및 도 5b는 각각 도 4a 및 도 5a의 I-I'선에 따른 단면도들이다.
도 6a는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 평면도이다. 도 6b는 도 6a의 I-I'선에 따른 단면도이다. 도 6c는 도 6a의 II-II'선에 따른 단면도이다.
도 7a는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 7b 내지 도 7d는 각각 도 7a의 I-I'선, II-II'선, 및 III-III'선에 따른 단면도들이다.
도 8a는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 평면도이다. 도 8b는 도 8a의 I-I'선에 따른 단면도이다. 도 8c는 도 8a의 II-II'선에 따른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 1b는 도 1a의 I-I'선에 따른 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체 기판(100)이 제공될 수 있다. 반도체 기판(100)은 입방정계(cubic system)의 결정 구조를 가질 수 있다. 구체적으로, 반도체 기판(100)은 다이아몬드 결정 구조를 가질 수 있다. 예를 들어, 반도체 기판(100)은 단결정 실리콘 또는 단결정 게르마늄을 포함할 수 있다.
도 1a 및 도 1b에, 반도체 기판(100)의 결정 구조의 몇몇 결정 방향들이 도시되어 있다. 동일한 지수(index)를 갖는 반도체 기판(100)의 결정 방향과 결정 면은 서로 수직할 수 있으며, 이는 반도체 기판(100)의 결정 구조가 입방정계에 속하기 때문일 수 있다. 예를 들어, 반도체 기판(100)의 결정 구조의 (001) 면은 반도체 기판(100)의 결정 구조의 [001] 방향에 수직할 수 있으며, 반도체 기판(100)의 결정 구조의 (320) 면은 반도체 기판(100)의 결정 구조의 [320] 방향에 수직할 수 있다.
반도체 기판(100)의 상면(100a)은 반도체 기판(100)의 결정 구조의 {100} 면을 가질 수 있다. 반도체 기판(100)의 결정 구조의 (100) 면, (-100) 면, (010) 면, (0-10) 면, (001) 면, 및 (00-1) 면은 반도체 기판(100)의 결정 구조의 {100} 면에 속할 수 있으며, 이들은 결정학적으로 서로 동일할 수 있다. 이하에서는 반도체 기판(100)의 상면(100a)이 도 1a 및 도 1b에 도시된 바와 같이 (001) 면을 갖는 것을 기준으로 본 발명의 실시예들을 설명한다. 하지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는, (001) 면이 {100} 면을 대표할 수 있음(혹은, {100} 면에 속하는 다른 면들과 실질적으로 동일할 수 있음)는 것을 이해할 것이다.
반도체 기판(100)은 그 상부에 형성된 트렌치(T)를 포함할 수 있다. 트렌치(T)는 반도체 기판(100)의 결정 구조의 {320} 면을 갖는 내측벽(T_S)을 포함할 수 있다. 반도체 기판(100)의 결정 구조의 (320) 면, (-320) 면, (3-20) 면, (-3-20) 면, (230) 면, (-230) 면, (2-30) 면, (-2-30) 면, (302) 면, (-302) 면, (30-2) 면, (-30-2) 면, (203) 면, (-203) 면, (20-3) 면, (-20-3) 면, (032) 면, (0-32) 면, (03-2) 면, (0-3-2) 면, (023) 면, (0-23) 면, (02-3) 면, 및 (0-2-3) 면은 반도체 기판(100)의 결정 구조의 {320} 면에 속할 수 있으며, 이들은 결정학적으로 서로 동일할 수 있다. 트렌치(T)의 내측벽(T_S)은 반도체 기판(100)의 상면(100a)에 실질적으로 수직할 수 있다. 반도체 기판(100)의 상면(100a)이 (001) 면을 갖는 경우, 트렌치(T)의 내측벽(T_S)은 (320) 면, (-320) 면, (3-20) 면, (-3-20) 면, (230) 면, (-230) 면, (2-30) 면, 및 (-2-30) 면 중에서 어느 하나를 가질 수 있다. 이하에서는 트렌치(T)의 내측벽(T_S)이 도 1a 및 도 1b에 도시된 바와 같이 (320) 면을 갖는 것을 기준으로 본 발명의 실시예들을 설명한다. 하지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는, (320) 면이 (320) 면, (-320) 면, (3-20) 면, (-3-20) 면, (230) 면, (-230) 면, (2-30) 면, 및 (-2-30)을 대표할 수 있음(혹은, 이들과 실질적으로 동일할 수 있음)을 이해할 것이다.
평면적 관점에서, 트렌치(T)는 반도체 기판(100)의 결정 구조의 <230> 방향에 실질적으로 평행하게 연장될 수 있다. 도 1a 및 도 1b에 도시된 바와 같이, 트렌치(T)의 내측벽(T_S)이 (320) 면을 갖는 실시예에 따르면, 트렌치(T)는 반도체 기판(100)의 결정 구조의 [-230] 방향 또는 [2-30] 방향에 실질적으로 평행하게 연장될 수 있다. 도 1b에는 트렌치(T)의 바닥면(T_B)이 평평하게 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 몇몇 실시예들에 따르면, 도 1b에 도시된 바와 달리 트렌치(T)의 바닥면(T_B)은 아래로 오목한 모양을 가질 수 있다.
트렌치(T)의 내측벽(T_S) 상에 절연막(110)이 제공될 수 있다. 몇몇 실시예들에 따르면, 도 1a 및 도 1b에 도시된 바와 같이, 절연막(110)이 연장되어 트렌치(T)의 바닥면(T_B)을 덮을 수 있다. 절연막(110)은, 예를 들어, 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다..
절연막(110)은 트렌치(T)의 내측벽(T_S)과 접할 수 있으며, 이에 따라 트렌치(T)의 내측벽(T_S)과 절연막(110) 사이에 계면이 형성될 수 있다. 트렌치(T)의 내측벽(T_S)과 절연막(110) 사이의 계면에서, 반도체 기판(100)의 결정 구조(혹은, 반도체 기판(100)에 포함된 반도체 원자의 배열)의 주기성이 깨질 수 있다. 이로 인해, 트렌치(T)의 내측벽(T_S)과 절연막(110) 사이의 계면에서, 계면 트랩(interface trap)이 발생할 수 있다.
도 2a는 계면 트랩을 포함하지 않는 반도체의 에너지 밴드(energy band)를 나타낸다. 도 2b 및 도 2c는 계면 트랩을 포함하는 반도체의 에너지 밴드를 나타낸다. 도 2a 내지 도 2c에서, EC는 전도 대역(conduction band)의 최소 에너지 레벨을 나타내고, EV는 가전자 대역(valence band)의 최대 에너지 레벨을 나타내고, Eg는 밴드 갭(band gap)을 나타내고, 그리고 Ei는 진성 페르미 레벨(intrinsic fermi level)을 나타낸다. 반도체의 진성 페르미 레벨(Ei)은 전도 대역의 최소 에너지 레벨(EC)과 가전자 대역의 최대 에너지 레벨(EV)의 평균 값과 실질적으로 동일할 수 있다(Ei≒(EC+EV)/2). 다시 말해, 진성 페르미 레벨(Ei)은 실질적으로 밴드 갭(Eg)의 중앙에 위치할 수 있다(Ei≒EV+Eg/2, 또는 Ei≒EC-Eg/2).
도 2a를 참조하면, 계면 트랩을 포함하지 않는 반도체에서 전자-정공 쌍(electron-hole pair)이 생성되기 위하여 필요한 최소 에너지는 밴드 갭(Eg=EC-EV)과 동일할 수 있다. 밴드 갭(Eg)은 반도체 물질의 종류 및 온도에 따라 달라질 수 있다. 일 예로, 상온(300K)에서, 실리콘의 밴드 갭(Eg)은 약 1.12eV일 수 있으며, 게르마늄의 밴드 갭(Eg)은 약 0.67eV일 수 있다.
도 2b 및 도 2c를 참조하면, 계면 트랩에 의하여, 밴드 갭(Eg) 내에 허용된 에너지 레벨(Eit; 이하, 계면 트랩 에너지 레벨)이 존재할 수 있다(EV<Eit<EC). 이 경우, 전자-정공 쌍은 계면 트랩 에너지 레벨(Eit)을 거쳐 생성될 수 있다. 구체적으로, 가전자 대역의 전자가 계면 트랩 에너지 레벨(Eit)로 여기되고, 이어서 전도 대역으로 여기됨으로써, 전자-정공 쌍이 생성될 수 있다.
이러한 여기 과정에 의하면, 계면 트랩을 포함하지 않는 반도체에서 전자-정공 쌍이 생성되는 경우(도 2a 참조)보다 상대적으로 낮은 에너지로도 전자-정공 쌍이 생성될 수 있다. 구체적으로, 계면 트랩을 포함하는 반도체에서 전자-정공 쌍이 생성되기 위하여 필요한 최소 에너지는 가전자 대역의 전자가 계면 트랩 에너지 레벨(Eit)로 여기되기 위하여 필요한 최소 에너지(Ex=Eit-EV) 또는 계면 트랩 에너지 레벨(Eit)의 전자가 전도 대역으로 여기되기 위하여 필요한 최소 에너지(Ey=EC-Eit) 중에서 더 큰 에너지와 동일할 수 있다.
일 예로, 도 2b에 도시된 바와 같이 계면 트랩 에너지 레벨(Eit)이 진성 페르미 레벨(Ei)보다 낮은 경우(Eit<Ei), 전자-정공 쌍이 생성되기 위하여 필요한 최소 에너지는 계면 트랩 에너지 레벨(Eit)의 전자가 전도 대역으로 여기되기 위하여 필요한 최소 에너지(Ey)와 동일할 수 있다. 나아가, 전자-정공 쌍이 생성되기 위하여 필요한 최소 에너지는 진성 페르미 레벨(Ei)과 계면 트랩 에너지 레벨(Eit)의 차이(Ez=|Ei-Eit|=Ei-Eit)와 밴드 갭(Eg)의 절반(Eg/2)의 합(Eg/2+Ez)과 실질적으로 동일할 수 있다(∵Ey=Ez+EC-Ei≒Ez+Eg/2).
다른 예로, 도 2c에 도시된 바와 같이 계면 트랩 에너지 레벨(Eit)이 진성 페르미 레벨(Ei)보다 높거나 같은 경우(Eit≥Ei), 전자-정공 쌍이 생성되기 위하여 필요한 최소 에너지는 가전자 대역의 전자가 계면 트랩 에너지 레벨(Eit)로 여기되기 위하여 필요한 최소 에너지(Ex)와 동일할 수 있다. 나아가, 전자-정공 쌍이 생성되기 위하여 필요한 최소 에너지는 진성 페르미 레벨(Ei)과 계면 트랩 에너지 레벨(Eit)의 차이(Ez=|Ei-Eit|=Eit-Ei)와 밴드 갭(Eg)의 절반(Eg/2)의 합(Eg/2+Ez)과 실질적으로 동일할 수 있다(∵Ey=Ei-Ev+Ez≒Eg/2+Ez).
결론적으로, 계면 트랩이 존재하는 경우, 계면 트랩이 존재하지 않는 경우에 비하여 낮은 에너지로도 전자-정공 쌍이 생성될 수 있다. 즉, 반도체 기판의 계면에서 전자-정공 쌍이 더 쉽게 생성될 수 있다. 이러한 전자-정공 쌍은 누설 전류의 원인이 될 수 있으며, 따라서 반도체 기판의 계면에서 누설 전류가 쉽게 발생할 수 있다.
이와 같은 관점에서, 2차원 계면 트랩 농도(단위 면적당 계면 트랩의 수)를 줄이거나 또는 전자-정공 쌍이 생성되기 위하여 필요한 최소 에너지를 크게 함으로써, 계면에서의 전자-정공 쌍의 생성을 억제할 수 있으며, 나아가 계면에서의 누설 전류를 줄일 수 있다. 상술한 바와 같이, 계면 트랩이 존재하는 경우, 전자-정공 쌍이 생성되기 위하여 필요한 최소 에너지는 진성 페르미 레벨(Ei)과 계면 트랩 에너지 레벨(Eit)의 차이(Ez)와 밴드 갭(Eg)의 절반(Eg/2)의 합(Eg/2+Ez)과 실질적으로 동일할 수 있다. 따라서, 진성 페르미 레벨(Ei)과 계면 트랩 에너지 레벨(Eit)의 차이(Ez)가 클수록, 전자-정공 쌍이 생성되기 위하여 필요한 최소 에너지는 커질 수 있으며 누설 전류는 발생하기 어려워 질 수 있다.
계면에서의 누설 전류의 발생(혹은, 전자-정공 쌍의 생성)에 영향을 미치는 두 가지 요소인 2차원 계면 트랩 농도 및 진성 페르미 레벨(Ei)과 계면 트랩 에너지 레벨(Eit)의 차이(Ez)는 그 계면이 갖는 결정면에 따라 달라질 수 있다.
도 3은 서로 다른 결정면을 갖는 내측벽에서의 2차원 계면 트랩 농도, 및 진성 페르미 레벨과 계면 트랩 에너지 레벨의 차이(도 2b 및 도 2c를 참조하여 설명한 Ez)를 나타낸다.
단결정 실리콘 기판에 서로 다른 결정면을 갖는 내측벽들을 각각 포함하는 트렌치들을 형성하고, 상기 내측벽들과 계면을 이루도록 상기 내측벽들을 덮는 실리콘 산화막을 형성하였다. 그 후, 상기 내측벽들에서의 2차원 계면 트랩 농도 및 진성 페르미 레벨과 계면 트랩 에너지 레벨의 차이를 각각 측정하였다.
도 3에 도시된 바와 같이, {320} 면을 갖는 내측벽에서의 2차원 계면 트랩 농도가 낮고, 또한 진성 페르미 레벨과 계면 트랩 에너지 레벨의 차이가 큼을 확인할 수 있다. 일 예로, {110} 면을 갖는 내측벽에서의 2차원 계면 트랩 농도는 약 1.72 x 1012 개/cm2이고, 진성 페르미 레벨과 계면 트랩 에너지 레벨의 차이는 약 0.222 eV임에 반해, {320} 면을 갖는 내측벽에서의 2차원 계면 트랩 농도는 약 7.35 x 109 개/cm2이고, 진성 페르미 레벨과 계면 트랩 에너지 레벨의 차이는 약 0.374 eV이다.
결론적으로, 단결정 실리콘 기판의 계면이 {320} 면을 갖는 경우, 계면에서의 전자-정공 쌍의 생성을 억제할 수 있으며, 나아가, 누설 전류의 발생을 줄일 수 있다. 이러한 계면 특징은 반도체의 밴드 갭 특성 및 결정 구조에 의한 것이므로, 실리콘 외에 실리콘과 동일한 결정 구조(즉, 다이아몬드 결정 구조)를 갖는 다른 반도체 물질(일 예로, 게르마늄)의 계면에서도 상술한 바와 동일한 특성이 나타날 수 있다.
도 1a 및 도 1b를 다시 참조하면, 상술한 바와 같이, 본 발명의 실시예들에 따른 반도체 장치에 따르면, 트렌치(T)의 내측벽(T_S)은 {320} 면을 가질 수 있다. 따라서, 트렌치(T)의 내측벽(T_S)과 절연막(110)이 이루는 계면에서, 2차원 계면 트랩 농도는 낮을 수 있고, 진성 페르미 레벨과 계면 트랩 에너지 레벨의 차이는 클 수 있다. 결론적으로, 본 발명의 실시예들에 따른 반도체 장치에 의하면, 트렌치(T)의 내측벽(T_S)에서 누설 전류의 발생이 억제될 수 있다.
도 4a 및 도 5a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 평면도들이다. 도 4b 및 도 5b는 각각 도 4a 및 도 5a의 I-I'선에 따른 단면도들이다. 도 1a 및 도 1b를 참조하여 설명한 반도체 장치와 실질적으로 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있으며, 이에 대한 자세한 설명은 생략될 수 있다.
도 4a 및 도 4b를 참조하면, 반도체 기판(100)이 제공될 수 있다. 반도체 기판(100)은 입방정계(cubic system)의 결정 구조를 가질 수 있다. 구체적으로, 반도체 기판(100)은 다이아몬드 결정 구조를 가질 수 있다. 예를 들어, 반도체 기판(100)은 실리콘 웨이퍼(wafer)일 수 있다. 반도체 기판(100)의 상면(100a)은 반도체 기판(100)의 결정 구조의 {100} 면을 가질 수 있다. 이하에서는 반도체 기판(100)의 상면(100a)이 도 1a 및 도 1b에 도시된 바와 같이 (001) 면을 갖는 것을 기준으로 본 발명의 실시예들을 설명한다.
몇몇 실시예들에 따르면, 반도체 기판(100)은 노치(NC, notch)를 포함할 수 있다. 노치(NC)는 반도체 기판(100)의 결정 구조의 방향을 표시하기 위한 것일 수 있다. 노치(NC)는 반도체 기판(100)의 결정 구조의 <320> 방향을 향할 수 있다. 예를 들어, 도 4a에 도시된 바와 같이, 노치(NC)는 반도체 기판(100)의 결정 구조의 [320] 방향에 형성될 수 있다.
다른 실시예들에 따르면, 반도체 기판(100)은 도 4a에 도시된 노치(NC) 대신, 플랫 존(미도시, flat zone)을 포함할 수 있다. 플랫 존은 노치와 마찬가지로 반도체 기판(100)의 결정 구조의 방향을 표시하기 위한 것일 수 있다. 반도체 기판(100)이 플랫 존을 포함하는 경우, 플랫 존은 반도체 기판(100)의 결정 구조의 {320} 면을 갖도록 형성될 수 있다.
반도체 기판(100)의 상부에 일 방향으로 연장되는 트렌치(T)가 형성될 수 있다. 트렌치(T)는 반도체 기판(100)의 결정 구조의 {320} 면을 갖는 내측벽(T_S)을 포함할 수 있다. 이하에서는 도 4a 및 도 4b에 도시된 바와 같이 트렌치(T)의 내측벽(T_S)이 (320) 면을 갖는 것을 기준으로 본 발명의 실시예들을 설명한다.
평면적 관점에서, 트렌치(T)는 반도체 기판(100)의 결정 구조의 <230> 방향에 실질적으로 평행하게 연장될 수 있다. 도 1a 및 도 1b에 도시된 바와 같이, 트렌치(T)의 내측벽(T_S)이 (320) 면을 갖는 실시예에 따르면, 트렌치(T)는 반도체 기판(100)의 결정 구조의 [-230] 방향 또는 [2-30] 방향에 실질적으로 평행하게 연장될 수 있다. 트렌치(T)를 형성하는 것은 반도체 기판(100) 상에 마스크 패턴(미도시)을 형성하는 것 및 상기 마스크 패턴을 식각 마스크로 이용하여 반도체 기판(100)을 이방성 식각하는 것을 포함할 수 있다.
도 5a 및 도 5b를 참조하면, 트렌치(T)의 내측벽(T_S)을 덮는 절연막(110)이 형성될 수 있다. 몇몇 실시예들에 따르면, 도 1a 및 도 1b에 도시된 바와 같이, 절연막(110)이 연장되어 트렌치(T)의 바닥면(T_B)을 덮을 수 있다. 절연막(110)은 트렌치(T)의 내측벽(T_S)과 접할 수 있다. 트렌치(T)의 내측벽(T_S)과 절연막(110) 사이에 계면이 형성될 수 있다. 트렌치(T)의 내측벽(T_S)과 절연막(110) 사이의 계면에서, 반도체 기판(100)의 결정 구조(혹은, 반도체 기판(100)에 포함된 반도체 원자의 배열)의 주기성이 깨질 수 있다. 이로 인해, 트렌치(T)의 내측벽(T_S)과 절연막(110) 사이의 계면에서, 계면 트랩(interface trap)이 발생할 수 있다. 절연막(110)은, 예를 들어, 열산화 공정, 화학 기상 증착(Chemical Vapor Deposition) 공정, 또는 물리 기상 증착(Physical Vapor Deposition) 공정을 통해 형성될 수 있다.
도 2a 내지 도 2c, 및 도 3을 참조하여 설명한 바와 같이, {320} 면을 갖는 내측벽에서 2차원 계면 트랩 농도가 낮을 수 있고, 또한 진성 페르미 레벨과 계면 트랩 에너지 레벨의 차이가 클 수 있다. 본 발명의 실시예들에 따른 반도체 장치에 따르면, 트렌치(T)의 내측벽(T_S)은 {320} 면을 가질 수 있다. 따라서, 트렌치(T)의 내측벽(T_S)과 절연막(110)이 이루는 계면에서, 2차원 계면 트랩 농도는 낮을 수 있고, 진성 페르미 레벨과 계면 트랩 에너지 레벨의 차이는 클 수 있다. 결론적으로, 본 발명의 실시예들에 따른 반도체 장치에 의하면, 트렌치(T)의 내측벽(T_S)에서 누설 전류의 발생이 억제될 수 있다.
도 6a는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 평면도이다. 도 6b는 도 6a의 I-I'선에 따른 단면도이다. 도 6c는 도 6a의 II-II'선에 따른 단면도이다.
도 6a 내지 도 6c를 참조하면, 반도체 기판(200)이 제공될 수 있다. 반도체 기판(200)은 입방정계의 결정 구조를 가질 수 있다. 구체적으로, 반도체 기판(200)은 다이아몬드 결정 구조를 가질 수 있다. 예를 들어, 반도체 기판(200)은 단결정 실리콘 또는 단결정 게르마늄을 포함할 수 있다.
반도체 기판(200)의 상면(200a)은 반도체 기판(200)의 결정 구조의 {100} 면을 가질 수 있다. 반도체 기판(200)의 결정 구조의 (100) 면, (-100) 면, (010) 면, (0-10) 면, (001) 면, 및 (00-1) 면은 반도체 기판(200)의 결정 구조의 {100} 면에 속할 수 있으며, 이들은 결정학적으로 서로 동일할 수 있다. 이하에서는 반도체 기판(200)의 상면(200a)이 도 6a 내지 도 6c에 도시된 바와 같이 (001) 면을 갖는 것을 기준으로 본 발명의 실시예들을 설명한다.
반도체 기판(200) 내에 활성 영역(201)을 정의하는 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은, 예를 들어, 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다..
반도체 기판(200) 및 소자 분리막(ST)을 가로지르는 한 쌍의 트렌치들(T)이 제공될 수 있다. 트렌치들(T)의 각각의 내측벽(T_S)은 반도체 기판(200) 부분에 해당하는 제1 내측벽(T_S1) 및 소자 분리막(ST) 부분에 해당하는 제2 내측벽(T_S2)을 포함할 수 있다. 트렌치들(T)의 각각의 제1 내측벽(T_S1)은 반도체 기판(200)의 결정 구조의 {320} 면을 가질 수 있다. 반도체 기판(200)의 결정 구조의 (320) 면, (-320) 면, (3-20) 면, (-3-20) 면, (230) 면, (-230) 면, (2-30) 면, (-2-30) 면, (302) 면, (-302) 면, (30-2) 면, (-30-2) 면, (203) 면, (-203) 면, (20-3) 면, (-20-3) 면, (032) 면, (0-32) 면, (03-2) 면, (0-3-2) 면, (023) 면, (0-23) 면, (02-3) 면, 및 (0-2-3) 면은 반도체 기판(200)의 결정 구조의 {320} 면에 속할 수 있으며, 이들은 결정학적으로 서로 동일할 수 있다. 트렌치(T)의 제1 내측벽(T_S1)은 활성 영역(201)의 상면(201a)(혹은, 반도체 기판(200)의 상면(200a))에 실질적으로 수직할 수 있다. 이에 따라, 반도체 기판(200)의 상면(200a)이 (001) 면을 갖는 경우, 트렌치(T)의 제1 내측벽(T_S1)은 (320) 면, (-320) 면, (3-20) 면, (-3-20) 면, (230) 면, (-230) 면, (2-30) 면, 및 (-2-30) 면 중에서 어느 하나를 가질 수 있다. 이하에서는 트렌치(T)의 제1 내측벽(T_S1)이 도 6a 및 도 6c에 도시된 바와 같이 (320) 면을 갖는 것을 기준으로 본 발명의 실시예들을 설명한다.
평면적 관점에서, 트렌치들(T)의 각각은 반도체 기판(200)의 결정 구조의 <230> 방향에 실질적으로 평행하게 연장될 수 있다. 도 6a에 도시된 바와 같이, 제1 내측벽(T_S1)이 (320) 면을 갖는 실시예에 따르면, 트렌치들(T)의 각각은 반도체 기판(200)의 결정 구조의 [-230] 방향 또는 [2-30] 방향에 실질적으로 평행하게 연장될 수 있다. 도 6b 및 6c에는 트렌치들(T) 각각의 바닥면이 평평하게 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 몇몇 실시예들에 따르면, 도 6b 및 6c에 도시된 바와 달리 트렌치들(T) 각각의 바닥면은 아래로 오목한 모양을 가질 수 있다.
트렌치들(T)의 각각의 내벽을 컨포말하게 덮는 절연막(210)이 제공될 수 있다. 절연막(210)은, 예를 들어, 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다..
절연막(210)은 트렌치들(T) 각각의 내측벽(T_S)과 접할 수 있으며, 이에 따라 트렌치들(T)의 각각의 제1 내측벽(T_S1)과 절연막(210) 사이에 계면이 형성될 수 있다. 트렌치들(T) 각각의 제1 내측벽(T_S1)과 절연막(210) 사이의 계면에서, 반도체 기판(200)의 결정 구조(혹은, 반도체 기판(200)에 포함된 반도체 원자의 배열)의 주기성이 깨질 수 있다. 이로 인해, 트렌치(T)의 제1 내측벽(T_S1)과 절연막(210)이 사이의 계면에서, 계면 트랩이 발생할 수 있다.
도 2a 내지 도 2c, 및 도 3을 참조하여 설명한 바와 같이, {320} 면을 갖는 내측벽에서 2차원 계면 트랩 농도가 낮을 수 있고, 또한 진성 페르미 레벨과 계면 트랩 에너지 레벨의 차이가 클 수 있다. 본 발명의 실시예들에 따르면, 트렌치들(T)의 각각의 제1 내측벽(T_S1)은 {320} 면을 가질 수 있다. 따라서, 트렌치들(T)의 각각의 제1 내측벽(T_S1)과 절연막(210)이 이루는 계면에서, 2차원 계면 트랩 농도는 낮을 수 있고, 진성 페르미 레벨과 계면 트랩 에너지 레벨의 차이는 클 수 있다. 결론적으로, 본 발명의 실시예들에 따른 반도체 장치에 의하면, 트렌치들(T)의 각각 제1 내측벽(T_S1)에서 누설 전류가 발생하는 것을 억제할 수 있다.
또한, 소자 분리막(ST)은 활성 영역(201)의 측벽과 접할 수 있으며, 이에 따라 활성 영역(201)의 측벽과 소자 분리막(ST) 사이에 계면이 형성될 수 있다. 활성 영역(201)의 측벽과 소자 분리막(ST) 사이의 계면에서, 반도체 기판(200)의 결정 구조의 주기성이 깨질 수 있다. 이로 인해, 활성 영역(201)의 측벽과 소자 분리막(ST) 사이의 계면에서, 계면 트랩이 발생할 수 있다.
평면적 관점에서, 활성 영역(201)은 일 방향을 따라 장축을 갖는 장방형(또는, 바 형태)를 가질 수 있다. 활성 영역(201)이 연장되는 상기 일 방향은 반도체 기판(200)의 결정 구조의 [230] 방향에 실질적으로 평행하거나, 혹은 [230] 방향에 근접할 수 있다. 예를 들어, 평면적 관점에서, 활성 영역(201)이 연장되는 상기 일 방향과 반도체 기판(200)의 결정 구조의 [230] 방향 사이의 각도는 약 2°보다 작을 수 있다. 반도체 기판(200)의 결정 구조의 [230] 방향과 [-230] 방향 사이의 각도는 약 67.38°이므로, 활성 영역(201)이 연장되는 상기 일 방향과 트렌치들(T)의 각각이 연장되는 방향 사이의 각도는 약 65.38° 내지 약 69.38°일 수 있다. 이에 따라, 활성 영역(201)의 측벽 중 활성 영역(201)이 연장되는 상기 일 방향을 따라 연장되는 부분(201_S)은 반도체 기판(200)의 결정 구조의 (3-20) 면을 갖거나 혹은 이와 유사한 면(즉, (3-20) 면에서 약 2° 이내의 각도로 틀어진 면)을 가질 수 있다.
도 2a 내지 도 2c, 및 도 3을 참조하여 설명한 바와 같이, {320} 면을 갖는 계면에서 2차원 계면 트랩 농도가 낮을 수 있고, 또한 진성 페르미 레벨과 계면 트랩 에너지 레벨의 차이가 클 수 있다. 상술한 바와 같이, 활성 영역(201)의 측벽 중 활성 영역(201)이 연장되는 상기 일 방향으로 연장되는 부분(201_S)은 반도체 기판(200)의 결정 구조의 (3-20) 면을 갖거나 혹은 이와 유사한 면을 가질 수 있다. 따라서, 활성 영역(201)의 측벽 중 활성 영역(201)이 연장되는 상기 일 방향으로 연장되는 부분(201_S)과 소자 분리막(ST)이 이루는 계면에서, 2차원 계면 트랩 농도는 낮을 수 있고, 진성 페르미 레벨과 계면 트랩 에너지 레벨의 차이는 클 수 있다. 결론적으로, 본 발명의 실시예들에 따른 반도체 장치에 의하면, 활성 영역(201)의 측벽 중 활성 영역(201)이 연장되는 상기 일 방향으로 연장되는 부분(201_S)과 소자 분리막(ST)이 이루는 계면에서 누설 전류가 발생하는 것을 억제할 수 있다.
트렌치들(T)의 각각 내에 워드 라인(212)이 제공될 수 있다. 워드 라인(212)은 트렌치들(T)의 각각의 하부를 채울 수 있다. 워드 라인(212)과 활성 영역(201) 사이에 절연막(210)이 개재될 수 있다. 워드 라인(212) 상에 게이트 하드 마스크 패턴(214)이 배치될 수 있다.
워드 라인들(212)은 도펀트로 도핑된 반도체 물질(일 예로, 도핑된 실리콘 등), 금속(일 예로, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(일 예로, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(일 예로, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 게이트 하드 마스크 패턴(214)은 산화물(일 예로, 실리콘 산화물), 질화물(일 예로, 실리콘 질화물) 및/또는 산화질화물(일 예로, 실리콘 산화질화물)을 포함할 수 있다.
워드 라인들(212) 양측의 활성 영역(201)에 소스 및 드레인 영역들(216a, 216b)이 형성될 수 있다. 소스 및 드레인 영역들(216a, 216b)은 n형 도펀트 또는 p형 도펀트로 도핑된 영역들일 수 있다. 소스 및 드레인 영역들(216a, 216b)의 하부면은 활성 영역(201)의 상면(201a)으로부터 소정 깊이에 위치할 수 있다. 소스 영역(216a)은 한 쌍의 워드 라인들(212) 사이에서 활성 영역(201) 내에 배치될 수 있으며, 드레인 영역들(216b)은 소스 영역(216a)으로부터 이격되어 활성 영역(201)의 끝단 부분들(end portions)에 배치될 수 있다.
활성 영역(201) 및 소자 분리막(ST)을 덮는 제1 층간 절연막(220)이 제공될 수 있다. 제1 층간 절연막(220)은, 일 예로, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에서 적어도 하나를 포함할 수 있다. 제1 층간 절연막(220)을 관통하여 소스 영역(216a)에 전기적으로 연결되는 제1 콘택 플러그(230)가 제공될 수 있다. 제1 층간 절연막(220) 상에, 제1 콘택 플러그(230)와 전기적으로 연결되는 비트 라인(240)이 제공될 수 있다. 몇몇 실시예들에 따르면, 평면적 관점에서, 비트 라인(240)은 반도체 기판(200)의 결정 구조의 [320] 방향에 실질적으로 평행하게 연장될 수 있다.
제1 층간 절연막(220) 상에, 비트 라인(240)을 덮는 제2 층간 절연막(222)이 제공될 수 있다. 제2 층간 절연막(222)은, 일 예로, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에서 적어도 하나를 포함할 수 있다. 제2 층간 절연막(222)을 관통하여 드레인 영역들(216b)에 각각 연결되는 제2 콘택 플러그들(232)이 제공될 수 있다.
제2 층간 절연막(222) 상에, 데이터 저장부들(DS)이 제공될 수 있다. 데이터 저장부들(DS)은 제2 콘택 플러그들(232)에 각각 연결될 수 있다. 일 실시예에 따르면, 데이터 저장부들(DS)은 캐패시터를 구성하는 전극일 수 있다. 다른 실시예들에 따르면, 데이터 저장부들(DS)은 메모리 요소에 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 패턴일 수 있다. 예를 들어, 데이터 저장부들(DS)은 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material), 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수 있다.
도 7a는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 7b 내지 도 7d는 각각 도 7a의 I-I'선, II-II'선, 및 III-III'선에 따른 단면도들이다.
도 7a 내지 도 7d를 참조하면, 반도체 기판(300)이 제공될 수 있다. 반도체 기판(300)은 입방정계의 결정 구조를 가질 수 있다. 구체적으로, 반도체 기판(300)은 다이아몬드 결정 구조를 가질 수 있다. 예를 들어, 반도체 기판(300)은 단결정 실리콘 또는 단결정 게르마늄을 포함할 수 있다.
반도체 기판(300)의 상면(300a)은 반도체 기판(300)의 결정 구조의 {100} 면을 가질 수 있다. 반도체 기판(300)의 결정 구조의 (100) 면, (-100) 면, (010) 면, (0-10) 면, (001) 면, 및 (00-1) 면은 반도체 기판(300)의 결정 구조의 {100} 면에 속할 수 있으며, 이들은 결정학적으로 서로 동일할 수 있다. 이하에서는 반도체 기판(300)의 상면(300a)이 도 7a 내지 도 7d에 도시된 바와 같이 (001) 면을 갖는 것을 기준으로 본 발명의 실시예들을 설명한다.
반도체 기판(300) 내에 활성 패턴(AP)을 정의하는 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은, 예를 들어, 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다..
평면적 관점에서, 활성 패턴(AP)의 측벽(AP_S)은 반도체 기판(300)의 결정 구조의 {320} 면을 가질 수 있다. 반도체 기판(300)의 결정 구조의 (320) 면, (-320) 면, (3-20) 면, (-3-20) 면, (230) 면, (-230) 면, (2-30) 면, (-2-30) 면, (302) 면, (-302) 면, (30-2) 면, (-30-2) 면, (203) 면, (-203) 면, (20-3) 면, (-20-3) 면, (032) 면, (0-32) 면, (03-2) 면, (0-3-2) 면, (023) 면, (0-23) 면, (02-3) 면, 및 (0-2-3) 면은 반도체 기판(300)의 결정 구조의 {320} 면에 속할 수 있으며, 이들은 결정학적으로 서로 동일할 수 있다. 활성 패턴(AP)의 측벽(AP_S)은 반도체 기판(300)의 상면(300a)(혹은, 활성 패턴(AP)의 상면(APa))에 실질적으로 수직할 수 있다. 이에 따라, 반도체 기판(300)의 상면(300a)이 (001) 면을 갖는 경우, 활성 패턴(AP)의 측벽(AP_S)은 (320) 면, (-320) 면, (3-20) 면, (-3-20) 면, (230) 면, (-230) 면, (2-30) 면, 및 (-2-30) 면 중에서 어느 하나를 가질 수 있다. 이하에서는 활성 패턴(AP)의 측벽(AP_S)이 도 7a 내지 도 7d에 도시된 바와 같이 (320) 면을 갖는 것을 기준으로 본 발명의 실시예들을 설명한다.
평면적 관점에서, 활성 패턴(AP)은 반도체 기판(300)의 결정 구조의 <230> 방향에 실질적으로 평행하게 연장될 수 있다. 도 7a 내지 도 7d에 도시된 바와 같이, 활성 패턴(AP)의 측벽(AP_S)이 (320) 면을 갖는 실시예에 따르면, 활성 패턴(AP)은 반도체 기판(300)의 결정 구조의 [-230] 방향 또는 [2-30] 방향에 실질적으로 평행하게 연장될 수 있다.
활성 패턴(AP)의 측벽(AP_S)은 소자 분리막(ST)과 접할 수 있으며, 이에 따라 활성 패턴(AP)의 측벽(AP_S)과 소자 분리막(ST) 사이에 계면이 형성될 수 있다. 활성 패턴(AP)의 측벽(AP_S)과 소자 분리막(ST) 사이의 계면에서, 반도체 기판(300)의 결정 구조(혹은, 반도체 기판(300)에 포함된 반도체 원자의 배열)의 주기성이 깨질 수 있다. 이로 인해, 활성 패턴(AP)의 측벽(AP_S)과 소자 분리막(ST) 사이의 계면에서, 계면 트랩이 발생할 수 있다.
도 2a 내지 도 2c, 및 도 3을 참조하여 설명한 바와 같이, {320} 면을 갖는 측벽에서, 2차원 계면 트랩 농도가 낮을 수 있고, 진성 페르미 레벨과 계면 트랩 에너지 레벨의 차이가 클 수 있다. 본 발명의 실시예들에 따르면, 활성 패턴(AP)의 측벽(AP_S)은 반도체 기판(300)의 결정 구조의 {320} 면을 가질 수 있다. 따라서, 활성 패턴(AP)의 측벽(AP_S)과 소자 분리막(ST)이 이루는 계면에서, 2차원 계면 트랩 농도는 낮을 수 있고, 진성 페르미 레벨과 계면 트랩 에너지 레벨의 차이는 클 수 있다. 결론적으로, 본 발명의 실시예들에 따른 반도체 장치에 의하면, 활성 패턴(AP)의 측벽(AP_S)과 소자 분리막(ST)이 이루는 계면에서 누설 전류가 발생하는 것을 억제할 수 있다.
활성 패턴(AP)은 소자 분리막(ST)에 의해 노출된 상부(이하, 활성 핀(AF))를 가질 수 있다. 활성 핀(AF)의 측벽(AF_S)은 활성 패턴(AP)의 측벽(AP_S)의 일부일 수 있으며, 따라서 활성 핀(AF)의 측벽(AF_S)은 반도체 기판(300)의 결정 구조의 (320) 면(혹은, {320} 면)을 가질 수 있다.
활성 패턴(AP) 상에, 활성 패턴(AP) 및 소자 분리막(ST)을 가로지르는 게이트 전극들(GE)이 제공될 수 있다. 일 실시예에 따르면, 평면적 관점에서, 게이트 전극들(GE)은 반도체 기판(300)의 결정 구조의 [320] 방향에 실질적으로 평행한 방향을 따라 연장될 수 있다.
게이트 전극들(GE)의 각각의 아래에 게이트 절연막(GI)이 제공될 수 있고, 게이트 전극들(GE)의 각각을 덮는 캐핑 패턴(CAP)이 제공될 수 있다. 게이트 전극들(GE)의 각각의 양 측에 게이트 스페이서들(GSP)이 제공될 수 있다. 일 실시예에 따르면, 게이트 절연막(GI)은 게이트 전극들(GE)의 각각과 게이트 스페이서들(GSP) 사이로 연장될 수 있다.
게이트 전극들(GE)은, 일 예로, 도핑된 반도체, 금속, 및 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 게이트 절연막(GI)은, 일 예로, 실리콘 산화물, 실리콘 산질화물을 포함할 수 있다. 일 예로, 캐핑 패턴(CAP) 및 게이트 스페이서들(GSP)은 각각 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄소 질화물(SiCN), 또는 실리콘 탄소 산화질화물(SiCON)을 포함할 수 있다.
게이트 절연막(GI)은 활성 핀(AF)의 측벽(AF_S)과 접할 수 있으며, 이에 따라 게이트 절연막(GI)과 활성 핀(AF)의 측벽(AF_S) 사이에 계면이 형성될 수 있다. 게이트 절연막(GI)과 활성 핀(AF)의 측벽(AF_S) 사이의 계면에서, 반도체 기판(300)의 결정 구조(혹은, 반도체 기판(300)에 포함된 반도체 원자의 배열)의 주기성이 깨질 수 있다. 이로 인해, 게이트 절연막(GI)과 활성 핀(AF)의 측벽(AF_S) 사이의 계면에서, 계면 트랩이 발생할 수 있다.
도 2a 내지 도 2c, 및 도 3을 참조하여 설명한 바와 같이, {320} 면을 갖는 측벽에서, 2차원 계면 트랩 농도가 낮을 수 있고, 또한 진성 페르미 레벨과 계면 트랩 에너지 레벨의 차이가 클 수 있다. 본 발명의 실시예들에 따르면, 활성 핀(AF)의 측벽(AF_S)은 반도체 기판(300)의 결정 구조의 {320} 면을 가질 수 있다. 따라서, 활성 핀(AF)의 측벽(AF_S)과 게이트 절연막(GI)이 이루는 계면에서, 2차원 계면 트랩 농도는 낮을 수 있고, 진성 페르미 레벨과 계면 트랩 에너지 레벨의 차이는 클 수 있다. 결론적으로, 본 발명의 실시예들에 따른 반도체 장치에 의하면, 활성 핀(AF)의 측벽(AF_S)과 게이트 절연막(GI)이 이루는 계면에서 누설 전류가 발생하는 것을 억제할 수 있다.
게이트 전극들(GE)의 각각의 양 측의 상기 활성 패턴들(AP)에 소스/드레인 영역들(SD)이 제공될 수 있다.
몇몇 실시예들에 따르면, 도 7a 내지 7d에 도시된 바와 같이, 소스/드레인 영역들(SD)의 각각은 활성 패턴(AP)을 시드로 하여 성장된 에피택시얼 층일 수 있다. 이러한 실시예들에서, 활성 패턴(AP)은 게이트 전극들(GE)의 양 측에서 리세스 영역들을 가질 수 있고, 소스/드레인 영역들(SD)은 상기 리세스 영역들에 각각 제공될 수 있다.
다른 실시예들에 따르면, 도 7a 내지 도 7d에 도시된 바와 달리, 소스/드레인 영역들(SD)은 게이트 전극들(GE)의 각각의 양 측의 활성 핀(AF) 내에 제공되는 불순물 영역들일 수 있다.
게이트 전극들(GE)의 각각의 아래에 위치하고, 평면적 관점에서 게이트 전극들(GE)의 각각과 중첩하는 활성 패턴(AP)의 부분들(일 예로, 활성 핀(AF))은 채널 영역으로 이용될 수 있다.
반도체 기판(300) 상에 층간 절연막(310)이 제공될 수 있다. 층간 절연막(310)은 소자 분리막(ST), 활성 패턴(AP), 및 소스/드레인 영역들(SD)을 덮을 수 있다. 층간 절연막(310)의 상면은 캐핑 패턴들(CAP)의 상면들과 공면을 이룰 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 층간 절연막(310)은, 일 예로, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 질산화물을 포함할 수 있다.
도 8a는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 평면도이다. 도 8b는 도 8a의 I-I'선에 따른 단면도이다. 도 8c는 도 8a의 II-II'선에 따른 단면도이다.
도 8a 내지 도 8c를 참조하면, 서로 대향하는 제1 면(400a) 및 제2 면(400b)을 갖는 제1 도전형의 반도체 기판(400)이 제공될 수 있다. 반도체 기판(400)은 입방정계의 결정 구조를 가질 수 있다. 구체적으로, 반도체 기판(400)은 다이아몬드 결정 구조를 가질 수 있다. 예를 들어, 반도체 기판(400)은 n형 불순물이 도핑된 단결정 실리콘 또는 n형 불순물이 도핑된 단결정 게르마늄을 포함할 수 있다. 일 실시예에 따르면, 반도체 기판(400) 내에서 제1 도전형의 불순물 농도는, 제1 면(400a)에서 제2 면(400b)으로 갈수록 감소할 수 있다.
반도체 기판(400)의 제1 면(400a) 및/또는 제2 면(400b)은 반도체 기판(400)의 결정 구조의 {100} 면을 가질 수 있다. 반도체 기판(400)의 결정 구조의 (100) 면, (-100) 면, (010) 면, (0-10) 면, (001) 면, 및 (00-1) 면은 반도체 기판(400)의 결정 구조의 {100} 면에 속할 수 있으며, 이들은 결정학적으로 서로 동일할 수 있다. 이하에서는 반도체 기판(400)의 제1 면(400a) 및/또는 제2 면(400b)이 도 8a 내지 도 8c에 도시된 바와 같이 (001) 면을 갖는 것을 기준으로 본 발명의 실시예들을 설명한다.
반도체 기판(400)은 제1 소자 분리막(ST1)에 의해 정의된 제1 및 제2 픽셀 영역들(PR1, PR2)을 포함할 수 있다. 제1 소자 분리막(ST1)은, 예를 들어, 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다..
픽셀 영역들(PR1, PR2)의 각각은 제1 측벽(400_S1) 및 제2 측벽(400_S2)을 포함할 수 있다. 제1 측벽(400_S1)은 반도체 기판(400)의 결정 구조의 {320} 면을 가질 수 있다. 반도체 기판(400)의 결정 구조의 (320) 면, (-320) 면, (3-20) 면, (-3-20) 면, (230) 면, (-230) 면, (2-30) 면, (-2-30) 면, (302) 면, (-302) 면, (30-2) 면, (-30-2) 면, (203) 면, (-203) 면, (20-3) 면, (-20-3) 면, (032) 면, (0-32) 면, (03-2) 면, (0-3-2) 면, (023) 면, (0-23) 면, (02-3) 면, 및 (0-2-3) 면은 반도체 기판(400)의 결정 구조의 {320} 면에 속할 수 있으며, 이들은 결정학적으로 서로 동일할 수 있다. 제1 측벽(400_S1)은 반도체 기판(400)의 제1 면(400a) 및/또는 제2 면(400b)에 실질적으로 수직할 수 있다. 이에 따라, 반도체 기판(400)의 제1 면(400a) 및/또는 제2 면(400b)이 (001) 면을 갖는 경우, 제1 측벽(400_S1)은 (320) 면, (-320) 면, (3-20) 면, (-3-20) 면, (230) 면, (-230) 면, (2-30) 면, 및 (-2-30) 면 중에서 어느 하나를 가질 수 있다. 이하에서는 제1 측벽(400_S1)이 도 6a 및 도 6c에 도시된 바와 같이 (320) 면을 갖는 것을 기준으로 본 발명의 실시예들을 설명한다.
몇몇 실시예들에 따르면, 제2 측벽(400_S2)도 반도체 기판(400)의 결정 구조의 {320} 면을 가질 수 있다. 예를 들어, 도 8a에 도시된 바와 같이, 제2 측벽(400_S2)은 제1 측벽(400_S1)에 실질적으로 수직할 수 있다. 이 경우, 제2 측벽(400_S2)은 반도체 기판(400)의 결정 구조의 (-230) 면을 가질 수 있다.
제1 소자 분리막(ST1)은 반도체 기판(400)의 제1 면(400a)에서 제2 면(400b)으로 수직적으로 연장될 수 있다. 다시 말해, 제1 소자 분리막(ST1)의 수직적 두께는 반도체 기판(400)의 수직적 두께와 실질적으로 동일할 수 있다. 제1 소자 분리막(ST1)은 픽셀 영역들(PR1, PR2)의 각각의 측벽들(400_S1, 400_S2)과 접할 수 있으며, 이에 따라 픽셀 영역들(PR1, PR2)의 각각의 측벽들(400_S1, 400_S2)과 제1 소자 분리막(ST1) 사이에 계면이 형성될 수 있다. 픽셀 영역들(PR1, PR2)의 각각의 측벽들(400_S1, 400_S2)과 제1 소자 분리막(ST1) 사이에 계면에서, 반도체 기판(400)의 결정 구조(혹은, 반도체 기판(400)에 포함된 반도체 원자의 배열)의 주기성이 깨질 수 있다. 이로 인해, 픽셀 영역들(PR1, PR2)의 각각의 측벽들(400_S1, 400_S2)과 제1 소자 분리막(ST1) 사이에 계면에서, 계면 트랩이 발생할 수 있다.
도 2a 내지 도 2c, 및 도 3을 참조하여 설명한 바와 같이, {320} 면을 갖는 측벽에서, 2차원 계면 트랩 농도가 낮을 수 있고, 또한 진성 페르미 레벨과 계면 트랩 에너지 레벨의 차이가 클 수 있다. 본 발명의 실시예들에 따른 반도체 장치는 {320} 면을 갖는 측벽들(400_S1, 400_S2)을 갖는 픽셀 영역들(PR1, PR2)을 포함할 수 있다. 따라서, 픽셀 영역들(PR1, PR2)의 각각의 측벽들(400_S1, 400_S2)과 제1 소자 분리막(ST1)이 이루는 계면에서, 2차원 계면 트랩 농도는 낮을 수 있고, 진성 페르미 레벨과 계면 트랩 에너지 레벨의 차이는 클 수 있다. 결론적으로, 본 발명의 실시예들에 따른 반도체 장치에 의하면, 픽셀 영역들(PR1, PR2)의 각각의 측벽들(400_S1, 400_S2)과 제1 소자 분리막(ST1)이 이루는 계면에서 누설 전류가 발생하는 것을 억제할 수 있다.
몇몇 실시예들에서, 제1 및 제2 픽셀 영역들(PR1, PR2)은 반도체 기판(400)의 결정 구조의 [320] 방향에 실질적으로 평행한 방향을 따라 번갈아 배열될 수 있으며, 제1 픽셀 영역들(PR1) [-230] 방향에 실질적으로 평행한 방향을 따라 배열될 수 있으며, 마찬가지로, 제2 픽셀 영역들(PR2)도 [-230] 방향에 실질적으로 평행한 방향을 따라 배열될 수 있다.
제1 및 제2 픽셀 영역들(PR1, PR2)의 각각 내에 제2 도전형의 웰 불순물층(410)이 배치될 수 있다. 웰 불순물층(410)은 반도체 기판(400)의 제1 면(400a)에 인접하도록 배치되며 p형 불순물들을 포함할 수 있다. 제1 면(400a)으로부터 웰 불순물층(410)의 깊이는 제1 면(400a)으로부터 제1 소자 분리막(ST1)의 깊이보다 작을 수 있다.
나아가, 제1 활성부(ACT1) 및 제2 활성부(ACT2)를 정의하는 제2 소자 분리막(ST2)이 반도체 기판(400)의 제1 면(400a)에 인접하게 형성될 수 있다. 제2 소자 분리막(ST2)은 웰 불순물층(410) 내에 형성될 수 있으며, 제1 및 제2 픽셀 영역들(PR1, PR2) 각각에 제1 및 제2 활성부들(ACT1, ACT2)을 정의한다. 제1 및 제2 활성부들(ACT1, ACT2)은 웰 불순물층(410)의 일부분들일 수 있으며, 제1 및 제2 활성부들(ACT1, ACT2)은 제1 및 제2 픽셀 영역들(PR1, PR2) 각각에서 서로 이격되어 배치되며, 서로 다른 크기를 가질 수 있다.
몇몇 실시예들에 따르면, 도 8a에 도시된 바와 같이, 평면적 관점에서, 제2 활성부들(ACT2)은 서로 인접하도록 배치될 수 있다. 즉, 평면적 관점에서, 서로 인접하는 제1 및 제2 픽셀 영역들(PR1, PR2)의 제2 활성부들(ACT2)은 제1 및 제2 픽셀 영역들(PR1, PR2)의 제1 활성부들(ACT1) 사이에 배치될 수 있다. 반도체 기판(400)의 제1 면(400a)으로부터 제2 소자 분리막(ST2)의 수직적 깊이는, 제1 소자 분리막(ST1)의 수직적 깊이보다 작을 수 있다. 제2 소자 분리막(ST2)의 하부면은 웰 불순물층(410) 내에 위치할 수 있다.
제1 픽셀 영역(PR1)의 제1 활성부(ACT1)에 제1 트랜스퍼 게이트(411a) 및 제1 플로팅 확산 영역(421a)이 배치될 수 있으며, 제2 픽셀 영역(PR2)의 제1 활성부(ACT1)에 제2 트랜스퍼 게이트(411b) 및 제2 플로팅 확산 영역(421b)이 배치될 수 있다.
평면적 관점에서, 제1 및 제2 트랜스퍼 게이트들(411a, 411b)의 각각은 제1 및 제2 픽셀 영역들(PR1, PR2)의 중심 부분들에 위치할 수 있다. 제1 및 제2 트랜스퍼 게이트들(411a, 411b) 각각은 웰 불순물층(410) 내로 삽입된 하부 부분과, 하부 부분과 연결되며 반도체 기판(400)의 제1 면(400a) 위로 돌출되는 상부 부분을 포함할 수 있다. 제1 및 제2 트랜스퍼 게이트들(411a, 411b)의 하부면들은 웰 불순물층(410) 내에 위치할 수 있으며, 제1 및 제2 트랜스퍼 게이트들(411a, 411b)과 웰 불순물층(410) 사이에 게이트 절연막이 개재될 수 있다. 일 실시예에 따르면, 제1 및 제2 트랜스퍼 게이트들(411a, 411b)은 제1 활성부들(ACT1)에 노출되는 웰 불순물층(410)의 일부분에 트렌치를 형성하고, 트렌치 내에 게이트 절연막 및 게이트 도전막을 차례로 형성하여 형성될 수 있다.
제1 플로팅 확산 영역(421a)은 제1 트랜스퍼 게이트(411a) 일측의 웰 불순물층(410) 내에 형성될 수 있으며, 제2 플로팅 확산 영역(421b)은 제2 트랜스퍼 게이트(411b) 일측의 웰 불순물층(410) 내에 형성될 수 있다. 제1 및 제2 플로팅 확산 영역들(421a, 421b)은 웰 불순물층(410)과 반대의 제1 도전형을 가질 수 있다. 예를 들어, 제1 및 제2 플로팅 확산 영역들(421a, 421b)은 n형 불순물을 웰 불순물층(410) 내에 이온 주입하여 형성될 수 있다.
제1 및 제2 픽셀 영역들(PR1, PR2)의 제2 활성부들(ACT2)에 로직 트랜지스터들이 형성될 수 있다. 일 실시예에 따르면, 제1 픽셀 영역(PR1)의 제2 활성부(ACT2)에 리셋 트랜지스터가 형성될 수 있으며, 제2 픽셀 영역(PR2)의 제2 활성부(ACT2)에 소스 팔로워 트랜지스터 및 선택 트랜지스터가 형성될 수 있다. 그리고, 제1 및 제2 픽셀 영역들(PR1, PR2)은 상기 로직 트랜지스터들을 공유할 수 있다.
일 실시예에 따르면, 리셋 게이트(413)가 제1 픽셀 영역(PR1)의 제2 활성부(ACT2) 상에 배치될 수 있으며, 제2 픽셀 영역(PR2)의 제2 활성부(ACT2) 상에 소스 팔로워 게이트(415) 및 선택 게이트(417)가 배치될 수 있다. 그리고, 리셋 게이트(413), 소스 팔로워 게이트(415), 및 선택 게이트(417)와 웰 불순물층(410) 사이에 게이트 절연막이 배치될 수 있다.
리셋 게이트(413) 일측의 웰 불순물층(410) 내에 제1 불순물 영역(423a)이 형성되고, 리셋 게이트(413) 타측의 웰 불순물층(410) 내에 제2 불순물 영역(423b)이 형성될 수 있다. 소스 팔로워 게이트(415) 일측의 웰 불순물층(410) 내에 제3 불순물 영역(425a)이 형성될 수 있으며, 선택 게이트(417) 타측의 웰 불순물층(410) 내에 제4 불순물 영역(425b)이 형성될 수 있다. 그리고, 소스 팔로워 게이트(415)와 선택 게이트(417) 사이의 웰 불순물층(410) 내에 공통 불순물 영역(425c)이 형성될 수 있다.
일 실시예에서, 제1 내지 제4 불순물 영역들(423a, 423b, 425a, 425b)과 공통 불순물 영역(425c)은 웰 불순물층(410)과 반대의 불순물을 이온 주입하여 형성될 수 있다. 예를 들어, 제1 내지 제4 불순물 영역들(423a, 423b, 425a, 425b)과 공통 불순물 영역(423c)은 n형 불순물 영역일 수 있다.
반도체 기판(400)의 제1 면(400a) 상에 배선 구조체가 배치될 수 있으며, 배선 구조체는 로직 트랜지스터들 및 이와 연결되는 배선들(441, 443, 451) 및 콘택 플러그들(431a, 431b, 433a, 433b, 435a, 435b, 435c, 435d)을 포함한다. 상세하게, 반도체 기판(400)의 제1 면(400a) 상에 층간 절연막들(430, 440, 450) 및 패시베이션막(460)이 배치될 수 있으며, 층간 절연막들(430, 440, 450)은 제1 및 제2 트랜스퍼 게이트들(411a, 411b), 리셋, 소스 팔로워 및 선택 게이트들(413, 415, 417)을 덮을 수 있다. 그리고, 층간 절연막들(430, 440, 450) 내에 복수 개의 콘택 플러그들(431a, 431b, 433a, 433b, 435a, 435b, 435c, 435d) 및 복수 개의 배선들(441, 443, 451, 453)이 배치될 수 있다.
제1 및 제2 플로팅 확산 영역들(421a, 421b)에 제1 및 제2 FD 콘택 플러그들(431a, 431b)이 각각 접속될 수 있다. 그리고, 제1 불순물 영역(423a)에 제1 콘택 플러그(433a)가 접속되며, 제2 불순물 영역(423b)에 제2 콘택 플러그(433b)가 접속될 수 있다. 제3 불순물 영역(425a)에 제3 콘택 플러그(435a)가 접속되며, 제4 불순물 영역(425b)에 제4 콘택 플러그(435b)가 접속될 수 있다. 그리고, 공통 불순물 영역(425c)에 공통 콘택 플러그(435c)가 접속될 수 있다. 또한, 게이트 콘택 플러그(435d)가 소스 팔로워 게이트(415)에 접속될 수 있다.
콘택 플러그들(431a, 431b, 433a, 433b, 435a, 435b, 435c, 435d) 각각은 배리어 금속막 및 금속막을 포함할 수 있다. 배리어 금속막은, 예를 들어, 티타늄질화물, 탄탈늄질화물, 텅스텐질화물, 하프늄질화물, 및 지르코늄질화물과 같은 금속 질화막으로 형성될 수 있다. 금속막은 텅스텐, 구리, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 및 도전성 금속 질화물들 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다. 나아가, 몇몇 실시예들에 따르면, 콘택 플러그들(431a, 431b, 433a, 433b, 435a, 435b, 435c, 435d)과 불순물 영역들(421a, 421b, 423a, 423b, 425a, 425b, 425c) 사이에 실리사이드막이 형성될 수 있다.
제1 및 제2 플로팅 확산 영역들(421a, 421b)은 연결 배선(451)을 통해 전기적으로 공통 연결될 수 있다. 일 실시예에서, 연결 배선(451)은 제1 및 제2 픽셀 영역들(PR1, PR2)을 가로지르며, 제1 및 제2 FD 콘택 플러그들(431a, 431b)을 통해 제1 및 제2 플로팅 확산 영역들(421a, 421b)과 전기적으로 연결될 수 있다. 그리고, 연결 배선(451)은 제1 콘택 플러그(433a)를 통해 제1 불순물 영역(423a)과 전기적으로 연결될 수 있으며, 게이트 콘택 플러그(435d)를 통해 소스 팔로워 게이트(415)와 전기적으로 연결될 수 있다.
나아가, 제2 및 제3 콘택 플러그들(433b, 435a)에 전원 전압이 인가되는 전원 라인이 연결될 수 있으며, 제4 콘택 플러그(435b)에 각 픽셀에서 생성된 광신호를 출력하는 출력 라인이 연결될 수 있다. 연결 배선, 전원 라인, 및 출력 라인과 같은 배선들(441, 443, 451, 453)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta) 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 지르코늄 질화막(ZrN), 및 이들의 조합으로 이루어진 합금 등으로 형성될 수 있다.
반도체 기판(400)의 제2 면(400b) 상에 컬러 필터층(480) 및 마이크로 렌즈들(490)이 배치될 수 있다. 그리고, 반도체 기판(400)의 제2 면(400b)과 컬러 필터층(480) 사이에 보호 평탄막(470)이 배치될 수 있다.
보호 평탄막(470)은 고농도의 불순물층일 수 있으며, 보론(B)과 같은 p형 불순물로 이루어질 수 있다. 보호 평탄막(470)은 실리콘의 댕글링 결함이나, 에칭 스트레스 등에 의한 표면 결함, 또는 계면 트랩(interface trap)에 의해, 반도체 기판(400)의 제2 면(400b)에서 전기적 포텐셜이 떨어져 공핍 웰(depletion well)이 발생하는 것을 방지할 수 있다. 그리고, 보호 평탄막(470)은 반도체 기판(400)의 제2 면(400b)에 인접한 부분에서 생성된 광 전하들이 제1 및 제2 플로팅 확산 영역(421a, 421b)으로 흘러갈 수 있도록 전위 기울기를 제공할 수 있다.
컬러 필터층(480) 및 마이크로 렌즈(490)는 제1 및 제2 픽셀 영역들(PR1, PR2) 각각에 대응되어 형성될 수 있다. 컬러 필터층(480)은 단위 픽셀에 따라 적색, 녹색 또는 청색의 컬러 필터를 포함한다. 컬러 필터들은 2차원적으로 배열될 수 있으며, 옐로우 필터, 마젠타 필터 및 시안 필터를 포함할 수도 있다. 또한, 컬러 필터층(480)은 화이트 필터를 더 포함할 수도 있다.
마이크로 렌즈(490)는 볼록한 형태를 가지며 소정의 곡률 반경을 가질 수 있다. 마이크로 렌즈(490)는 광투과성 수지로 형성될 수 있으며, 각각의 제1 및 제2 픽셀 영역들(PR1, PR2)로 입사광을 집광시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 트렌치를 포함하는 반도체 기판, 상기 반도체 기판은 결정 구조를 갖는 것; 및
    상기 트렌치의 내측벽을 덮는 절연막을 포함하되,
    상기 트렌치의 상기 내측벽은 상기 결정 구조의 {320} 면을 갖는 반도체 장치.
  2. 제1 항에 있어서,
    상기 반도체 기판의 상면은 상기 결정 구조의 {100} 면을 갖는 반도체 장치.
  3. 제1 항에 있어서,
    상기 반도체 기판은 다이아몬드 결정 구조를 갖는 반도체 장치.
  4. 제3 항에 있어서,
    상기 반도체 기판은 단결정 실리콘 기판 또는 단결정 게르마늄 기판인 반도체 장치.
  5. 제1 항에 있어서,
    상기 반도체 기판의 상기 상면은 상기 결정 구조의 (001) 면을 가지고,
    상기 트렌치의 상기 내측벽은 상기 결정 구조의 (320) 면을 가지고, 그리고
    상기 트렌치는 상기 결정 구조의 [-230] 방향을 따라 연장되는 반도체 장치.
  6. 제1 항에 있어서,
    상기 절연막은 상기 트렌치의 상기 내측벽과 접하고,
    상기 절연막은 실리콘 산화막 또는 실리콘 산질화막인 반도체 장치.
  7. 트렌치를 포함하는 반도체 기판, 상기 반도체 기판은 결정 구조를 가지며, 상기 반도체 기판의 상면은 상기 결정 구조의 {100} 면을 갖는 것; 및
    상기 트렌치의 내측벽을 덮는 절연막을 포함하되,
    상기 트렌치는 상기 결정 구조의 <230> 방향을 따라 연장되는 반도체 장치.
  8. 제7 항에 있어서,
    상기 트렌치는 상기 결정 구조의 {320} 면을 갖는 내측벽을 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 반도체 기판의 상기 상면은 상기 결정 구조의 (001) 면을 가지고,
    상기 트렌치의 상기 내측벽은 상기 결정 구조의 (320) 면을 가지고, 그리고
    상기 트렌치는 상기 결정 구조의 [-230] 방향을 따라 연장되는 반도체 장치.
  10. 소자 분리막에 의해 정의되는 활성 영역 및 상기 활성 영역을 가로질러 상기 소자 분리막으로 연장되는 트렌치를 포함하는 반도체 기판, 상기 반도체 기판은 결정 구조를 갖는 것;
    상기 트렌치 내에 배치되는 게이트 전극;
    상기 게이트 전극과 상기 반도체 기판 사이에 개재되는 게이트 절연막; 및
    상기 트렌치의 양 측의 소스/드레인 영역들을 포함하되,
    상기 트렌치는 상기 결정 구조의 {320} 면을 갖는 내측벽을 포함하는 반도체 장치.
  11. 제10 항에 있어서,
    상기 반도체 기판의 상면은 상기 결정 구조의 {100} 면을 갖는 반도체 장치.
  12. 제10 항에 있어서,
    상기 반도체 기판은 다이아몬드 결정 구조를 갖는 반도체 장치.
  13. 제12 항에 있어서,
    상기 반도체 기판은 단결정 실리콘 기판 또는 단결정 게르마늄 기판인 반도체 장치.
  14. 제10 항에 있어서,
    상기 게이트 절연막은 상기 반도체 기판과 접하며,
    상기 게이트 절연막은 실리콘 산화막 또는 실리콘 산질화막인 반도체 장치.
  15. 제10 항에 있어서,
    상기 반도체 기판의 상면은 상기 결정 구조의 (001) 면을 가지고, 그리고
    상기 트렌치는 상기 결정 구조의 [-230] 방향을 따라 연장되는 반도체 장치.
  16. 제10 항에 있어서,
    평면적 관점에서, 상기 트렌치는 제1 방향을 따라 연장되고, 상기 활성 영역은 제2 방향으로 장축을 갖는 장방형이되,
    평면적 관점에서, 상기 제1 방향과 상기 제2 방향 사이의 각도는 65.38° 내지 69.38°인 반도체 장치.
  17. 제16 항에 있어서,
    상기 활성 영역은 상기 장축 방향을 따라 연장되는 측벽을 포함하되,
    상기 활성 영역의 상기 측벽은 상기 결정 구조의 (3-20) 면을 갖는 반도체 장치.
  18. 제16 항에 있어서,
    상기 제1 방향은 상기 결정 구조의 [-230] 방향이고,
    상기 제2 방향은 상기 결정 구조의 [230] 방향인 반도체 장치.
  19. 제10 항에 있어서,
    상기 소스/드레인 영역들 중 어느 하나에 전기적으로 연결되는 비트 라인; 및
    상기 소스/드레인 영역들 중 나머지 하나에 전기적으로 연결되는 정보 저장 소자를 더 포함하는 반도체 장치.
  20. 제19 항에 있어서,
    상기 반도체 기판의 상면은 상기 결정 구조의 (001) 면을 가지고, 그리고
    상기 비트 라인은 상기 결정 구조의 [320] 방향에 실질적으로 평행한 방향으로 연장되는 반도체 장치.
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US3634737A (en) * 1969-02-07 1972-01-11 Tokyo Shibaura Electric Co Semiconductor device
KR100641365B1 (ko) * 2005-09-12 2006-11-01 삼성전자주식회사 최적화된 채널 면 방위를 갖는 모스 트랜지스터들, 이를구비하는 반도체 소자들 및 그 제조방법들
KR100609012B1 (ko) 2004-02-11 2006-08-03 삼성전자주식회사 배선기판 및 이를 이용한 고체 촬상용 반도체 장치
KR101155097B1 (ko) 2005-08-24 2012-06-11 삼성전자주식회사 반도체 장치의 제조 방법 및 그에 의해 제조된 반도체 장치
DE102006019835B4 (de) 2006-04-28 2011-05-12 Advanced Micro Devices, Inc., Sunnyvale Transistor mit einem Kanal mit Zugverformung, der entlang einer kristallographischen Orientierung mit erhöhter Ladungsträgerbeweglichkeit orientiert ist
JP2008016475A (ja) 2006-07-03 2008-01-24 Renesas Technology Corp 半導体装置
JP4609814B2 (ja) * 2006-12-28 2011-01-12 エルピーダメモリ株式会社 半導体装置の製造方法
JP2008282859A (ja) * 2007-05-08 2008-11-20 Rohm Co Ltd 半導体装置
US7985990B2 (en) 2008-08-12 2011-07-26 Texas Instruments Incorporated Transistor layout for manufacturing process control
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KR101215952B1 (ko) * 2011-06-22 2012-12-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR101853316B1 (ko) 2012-03-29 2018-04-30 삼성전자주식회사 반도체 소자

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