KR102406144B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 기판의 제1면에 n- 형층, p형 영역 및 예비 n+ 형 영역을 차례로 형성하는 단계, 상기 예비 n+ 형 영역, 상기 p형 영역 및 상기 n- 형층을 식각하여 트렌치를 형성하는 단계, 상기 트렌치 내 및 상기 p형 영역 위에 예비 게이트 절연막을 형성하는 단계, 상기 트렌치 내의 상기 예비 게이트 절연막 위에 게이트 전극을 형성하는 단계, 상기 게이트 전극 및 상기 예비 게이트 절연막 위에 제1 예비 절연막을 형성하는 단계, 상기 제1 예비 절연막 및 상기 예비 게이트 절연막을 식각하여 각각 제2 예비 절연막 및 게이트 절연막을 형성하는 단계, 상기 제2 예비 절연막 및 상기 예비 n+ 형 영역을 식각하여 각각 절연막 및 n+ 형 영역을 형성하는 단계, 상기 절연막, 상기 p 형 영역 위에 소스 전극을 형성하는 단계, 그리고 상기 기판의 제2면에 드레인 전극을 형성하는 단계를 포함하고, 상기 게이트 절연막, 상기 n+ 형 영역 및 상기 절연막의 측면 경계선은 동일하다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
전력 반도체 소자는 매우 큰 전류를 흐르게 하면서도 도통 상태에서의 전력 손실을 적게 하기 위하여 낮은 온 저항 또는 낮은 포화전압이 요구된다. 또한 오프 상태 또는 스위치가 오프되는 순간에 전력 반도체 소자의 양단에 인가되는 역방향 고전압에 견딜 수 있는 특성, 즉 높은 항복전압 특성이 기본적으로 요구된다.
이러한 전력 반도체 소자의 경우, 생산성과 가격 경쟁력을 높이는 방향으로 발전 하고 있다. 이 중 가격 경쟁력을 높이기 위해 동일 웨이퍼에 더 많은 소자를 생산하는 것으로 발전 하고 있으며, 이는 소자의 집적도를 향상 시킴으로써 가능해진다.
즉, 반도체 소자의 단위 셀(unit cell)의 크기를 줄이는 경우, 동일 웨이퍼에서 생산할 수 있는 반도체 소자의 개수도 늘어나게 된다. 이에, 반도체 소자의 설계 시, 단위 셀의 크기를 감소시키는 방향을 고려하여 설계한다.
본 발명이 해결하고자 하는 과제는 반도체 소자의 크기를 감소시키는 것이다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 기판의 제1면에 n- 형층, p형 영역 및 예비 n+ 형 영역을 차례로 형성하는 단계, 상기 예비 n+ 형 영역, 상기 p형 영역 및 상기 n- 형층을 식각하여 트렌치를 형성하는 단계, 상기 트렌치 내 및 상기 p형 영역 위에 예비 게이트 절연막을 형성하는 단계, 상기 트렌치 내의 상기 예비 게이트 절연막 위에 게이트 전극을 형성하는 단계, 상기 게이트 전극 및 상기 예비 게이트 절연막 위에 제1 예비 절연막을 형성하는 단계, 상기 제1 예비 절연막 및 상기 예비 게이트 절연막을 식각하여 각각 제2 예비 절연막 및 게이트 절연막을 형성하는 단계, 상기 제2 예비 절연막 및 상기 예비 n+ 형 영역을 식각하여 각각 절연막 및 n+ 형 영역을 형성하는 단계, 상기 절연막, 상기 p 형 영역 위에 소스 전극을 형성하는 단계, 그리고 상기 기판의 제2면에 드레인 전극을 형성하는 단계를 포함하고, 상기 게이트 절연막, 상기 n+ 형 영역 및 상기 절연막의 측면 경계선은 동일하다.
상기 절연막 및 상기 n+ 형 영역을 형성하는 단계는 상기 제2 예비 절연막을 마스크로 하여 건식 식각 공정을 수행하여 상기 예비 n+ 형 영역을 식각하는 단계를 포함할 수 있다.
상기 건식 식각 공정 시, 상기 제2 예비 절연막의 상부의 일부가 식각될 수 있다.
상기 제2 예비 절연막 및 상기 게이트 절연막을 형성하는 단계는 상기 제1 예비 절연막 위에 마스크층을 형성한 후, 상기 마스크층을 마스크로 하여 상기 제1 예비 절연막 및 상기 예비 게이트 절연막을 식각하는 단계를 포함할 수 있다.
상기 제2 예비 절연막은 상기 게이트 전극 및 상기 게이트 절연막 위에 형성될 수 있다.
상기 마스크층은 상기 게이트 전극과 중첩할 수 있다.
상기 소스 전극은 상기 n+ 형 영역의 측면과 접촉할 수 있다.
상기 게이트 전극은 상기 트렌치를 채우고, 상기 트렌치의 상부면 위로 돌출될 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 기판의 제1면에 위치하는 n- 형층, 상기 n- 형층 위에 위치하는 트렌치 및 p형 영역, 상기 p형 영역 위에 위치하는 n+ 형 영역, 상기 트렌치 내 및 상기 n+ 형 영역 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하는 게이트 전극, 상기 게이트 전극 및 상기 게이트 절연막 위에 위치하는 절연막, 상기 절연막 및 상기 p형 영역 위에 위치하는 소스 전극, 그리고 상기 기판의 제2면에 위치하는 드레인 전극을 포함하고, 상기 게이트 절연막, 상기 n+ 형 영역 및 상기 절연막의 측면 경계선은 동일하다.
이와 같이 본 발명의 실시예에 따르면, 별도의 마스크 공정을 수행하지 않고, n+ 형 영역을 형성함에 따라, 정렬 오차를 고려하지 않아도 되므로, 공정 마진을 감소시킬 수 있다.
따라서, 반도체 소자의 크기를 감소시킬 수 있고, 이에, 동일한 웨이퍼에서 더 많은 수의 반도체 소자의 생산이 가능할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
도 2 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 일 예를 간략하게 도시한 도면이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
도 1을 참고하면, 본 실시예에 따른 반도체 소자는 기판(100), n- 형층(200), p형 영역(300), n+ 형 영역(400), 게이트 전극(600), 소스 전극(700) 및 드레인 전극(800)을 포함한다.
기판(100)은 n+ 형 탄화 규소 기판일 수 있다.
기판(100)의 제1면에 n- 형층(200)이 위치한다. n- 형층(200) 위에 트렌치(250), p형 영역(300)이 위치한다. p형 영역(300) 위에 n+ 형 영역(400) 위치한다. p형 영역(300) 및 n+ 형 영역(400)은 트렌치(250)의 측면과 접촉한다.
트렌치(250) 내에 게이트 절연막(500)이 위치하고, 게이트 절연막(500) 위에 게이트 전극(600)이 위치한다. 게이트 전극(600) 및 게이트 절연막(500) 위에 절연막(550)이 위치한다.
게이트 절연막(500)은 트렌치(250) 내부에서 n+ 형 영역(400) 위까지 연장된다. 게이트 전극(600)은 트렌치(250)을 채우고, 트렌치(250)의 상부면 위로 돌출된다. 절연막(550)은 게이트 전극(600)을 덮고 있다. 절연막(550), 게이트 절연막(500) 및 n+ 형 영역(400)의 측면 경계선은 동일하다.
게이트 절연막(500) 및 절연막(550)은 산화 실리콘(SiO2)을 포함할 수 있고, 게이트 전극(600)은 다결정 실리콘(poly-crystalline silicone) 또는 금속을 포함할 수 있다.
절연막(550) 및 p형 영역(300) 위에 소스 전극(700)이 위치하고, 기판(100)의 제2면에 드레인 전극(800)이 위치한다. 소스 전극(700)은 n+ 형 영역(400)의 측면과 접촉한다. 여기서, 기판(100)의 제2면은 기판(100)의 제1면에 대해 반대쪽 면을 가리킨다. 소스 전극(700) 및 드레인 전극(800)은 오믹(Ohmic) 금속을 포함할 수 있다.
한편, 본 실시예에서는 반도체 소자가 게이트 전극(600)이 트렌치(250) 내에 위치하는 구조 즉, 트렌치 게이트 구조를 가지는 것을 설명하여였지만, 이에 한정되지 않고, 트렌치가 존재하지 않는 플라나(Planar) 게이트 구조를 가질 수도 있다.
그러면, 도 2 내지 도 7 및 도 1을 참고하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대해 설명한다.
도 2 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 일 예를 간략하게 도시한 도면이다.
도 2를 참고하면, 기판(100)을 준비하고, 기판(100)의 제1면에 n- 형층(200), p형 영역(300) 및 예비 n+ 형 영역(400a)을 차례로 형성한다.
기판(100)은 n+ 형 탄화 규소 기판일 수 있다.
n- 형층(200)은 기판(100)의 제1면에 에피택셜 성장으로 형성할 수 있다. p형 영역(300)은 n- 형층(200)의 상부면에 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 등과 같은 p 이온을 주입하여 형성할 수 있다. 예비 n+ 형 영역(400a)은 p형 영역(300)의 상부면에 질소(N), 인(P), 비소(As) 및 안티몬(Sb) 등과 같은 n형 이온을 주입하여 형성할 수 있다.
하지만, 이에 한정되지 않고, p형 영역(300)은 n- 형층(200) 위에 에피택셜 성장으로 형성할 수 있고, 예비 n+ 형 영역(400a)은 p형 영역(300) 위에 에피택셜 성장으로 형성할 수도 있다.
도 3을 참고하면, 예비 n+ 형 영역(400a), p형 영역(300) 및 n- 형층(200)을 식각하여 트렌치(250)를 형성한다. 트렌치(250)는 예비 n+ 형 영역(400a) 및 p형 영역(300)을 관통한다.
도 4를 참고하면, 트렌치(250) 내 및 예비 n+ 형 영역(400a) 위에 예비 게이트 절연막(500a)을 형성하고, 예비 게이트 절연막(500a) 위에 게이트 전극(600)을 형성한다. 게이트 전극(600)은 트렌치(250)을 채우고, 트렌치(250)의 상부면 위로 돌출된다.
도 5를 참고하면, 게이트 전극(600) 및 예비 게이트 절연막(500a) 위에 제1 예비 절연막(550a)을 형성한다. 제1 예비 절연막(550a)은 게이트 전극(600)을 덮도록 형성되고, 돌출된 게이트 전극(600)에 의해 계단 형상을 가진다.
이어, 제1 예비 절연막(550a) 위에 마스크층(50)을 형성한다. 마스크층(50)은 게이트 전극(600)과 중복된다.
도 6을 참고하면, 마스크층(50)을 마스크로 하여 제1 예비 절연막(550a) 및 예비 게이트 절연막(500a)을 식각하여 각각 제2 예비 절연막(550b) 및 게이트 절연막(500)을 형성한다. 제2 예비 절연막(550b)은 게이트 전극(600) 및 게이트 절연막(500) 위에 형성되고, 게이트 전극(600)을 덮도록 형성된다. 게이트 절연막(500)은 트렌치(250) 내부에서 예비 n+ 형 영역(400a) 위까지 연장되도록 형성된다.
제1 예비 절연막(550a) 및 예비 게이트 절연막(500a)은 동일한 마스크를 사용하여 식각함에 따라, 제2 예비 절연막(550b) 및 게이트 절연막(500)의 측면 경계선은 동일하다.
도 7을 참고하면, 마스크층(50)을 제거한 후, 제2 예비 절연막(550b)을 마스크로 하여 예비 n+ 형 영역(400a)을 식각하여 n+ 형 영역(400)을 형성한다. n+ 형 영역(400)의 형성 시, 건식 식각 공정을 수행하며, 이에 제2 예비 절연막(550b)의 상부의 일부가 제거되어 절연막(550)을 형성한다. 즉, 절연막(550)의 두께는 제2 예비 절연막(550b)의 두께보다 얇다.
이와 같이, 제2 예비 절연막(550b)을 마스크로 하여 예비 n+ 형 영역(400a)을 식각함에 따라, 절연막(550), 게이트 절연막(500) 및 n+ 형 영역(400)의 측면 경계선은 동일하다.
또한, n+ 형 영역(400)의 형성 시, 별도의 마스크를 사용하지 않고, 제2 예비 절연막(550b)을 마스크로 사용함에 따라, 정렬 오차를 고려하지 않아도 되므로, 공정 마진을 감소시킬 수 있다. 이에 따라, n+ 형 영역(400)의 폭을 감소시킬 수 있으므로, 반도체 소자의 단위 셀(unit cell)의 크기 즉, 반도체 소자의 크기를 감소시킬 수 있다. 이에 따라, 동일한 웨이퍼에서 더 많은 수의 반도체 소자의 생산이 가능할 수 있다.
도 1을 참고하면, 절연막(550) 및 p형 영역(300) 위에 소스 전극(700)을 형성하고, 기판(100)의 제2면에 드레인 전극(800)을 형성한다. 소스 전극(700)은 n+ 형 영역(400)의 측면과 접촉한다. 여기서, 기판(100)의 제2면은 기판(100)의 제1면에 대해 반대쪽 면을 가리킨다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 기판 200: n- 형층
250: 트렌치 300: p 형 영역
400: n+ 형 영역 500: 게이트 절연막
500a: 게이트 절연막 550: 절연막
550a: 예비 제1 절연막 550b: 예비 제2 절연막
600: 게이트 전극 700: 소스 전극
800: 드레인 전극

Claims (11)

  1. 기판의 제1면에 n- 형층, p형 영역 및 예비 n+ 형 영역을 차례로 형성하는 단계,
    상기 예비 n+ 형 영역, 상기 p형 영역 및 상기 n- 형층을 식각하여 트렌치를 형성하는 단계,
    상기 트렌치 내 및 상기 p형 영역 위에 예비 게이트 절연막을 형성하는 단계,
    상기 트렌치 내의 상기 예비 게이트 절연막 위에 게이트 전극을 형성하여 상기 트렌치를 채우되, 상기 게이트 전극이 상기 트렌치의 상부면 위로 돌출되는 단계,
    상기 게이트 전극 및 상기 예비 게이트 절연막 위에 제1 예비 절연막을 형성하되, 상기 제1 예비 절연막은 상기 돌출되는 게이트 전극에 의해 계단 형상을 가지는 단계,
    상기 제1 예비 절연막의 계단 형상으로 돌출된 부위에 마스크층을 형성한 후, 상기 마스크층을 마스크로 상기 제1 예비 절연막 및 상기 예비 게이트 절연막을 식각하여 각각 제2 예비 절연막 및 게이트 절연막을 형성하는 단계,
    상기 제2 예비 절연막 및 상기 예비 n+ 형 영역을 식각하여 각각 절연막 및 n+ 형 영역을 형성하는 단계,
    상기 절연막, 상기 p 형 영역 위에 소스 전극을 형성하는 단계, 그리고
    상기 기판의 제2면에 드레인 전극을 형성하는 단계를 포함하고,
    상기 절연막 및 상기 n+ 형 영역을 형성하는 단계는, 상기 제2 예비 절연막을 마스크로 건식 식각 공정을 수행하여 상기 예비 n+ 형 영역을 식각하되, 상기 건식 식각 공정 시, 상기 제2 예비 절연막의 상부의 일부가 식각되어 상기 절연막의 두께는 상기 제2 예비 절연막 상태의 두께보다 얇게 형성되고, 상기 게이트 절연막, 상기 n+ 형 영역 및 상기 절연막의 측면 경계선은 동일한 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에서,
    상기 제2 예비 절연막은 상기 게이트 전극 및 상기 게이트 절연막 위에 형성되는 반도체 소자의 제조 방법.
  6. 제5항에서,
    상기 마스크층은 상기 게이트 전극과 중첩하는 반도체 소자의 제조 방법.
  7. 제6항에서,
    상기 소스 전극은 상기 n+ 형 영역의 측면과 접촉하는 반도체 소자의 제조 방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
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