CN108807384B - 半导体元件及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体元件及其制作方法。该制作半导体元件的方法包括，首先形成一第一凹槽以及一第二凹槽于一基底内，然后形成一第一功函数金属层于第一凹槽及第二凹槽内，形成一图案化掩模覆盖第二凹槽，去除第一凹槽内的第一功函数金属层，形成一第二功函数金属层于第一凹槽及第二凹槽内，之后再形成一导电层于第一凹槽及第二凹槽内以形成一第一栅极结构以及一第二栅极结构。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种制作半导体元件的方法，尤其是涉及一种制作动态随机存取存储器(Dynamic Random Access Memory,DRAM)元件的方法。
背景技术
随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(DRAM)单元的设计也必须符合高集成度及高密度的要求。对于一具备凹入式栅极结构的DRAM单元而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的DRAM单元。
一般来说，具备凹入式栅极结构的DRAM单元会包含一晶体管元件与一电荷贮存装置，以接收来自于位线及字符线的电压信号。然而，受限于制作工艺技术之故，现有具备凹入式栅极结构的DRAM单元仍存在有许多缺陷，还待进一步改良并有效提升相关存储器元件的效能及可靠度。
发明内容
本发明一实施例公开一种制作半导体元件的方法。首先形成一第一凹槽以及一第二凹槽于一基底内，然后形成一第一功函数金属层于第一凹槽及第二凹槽内，形成一图案化掩模覆盖第二凹槽，去除第一凹槽内的第一功函数金属层，形成一第二功函数金属层于第一凹槽及第二凹槽内，之后再形成一导电层于第一凹槽及第二凹槽内以形成一第一栅极结构以及一第二栅极结构。
本发明另一实施例公开一种半导体元件，其主要包含：一第一栅极结构设于一基底内以及一第二栅极结构设于该第一栅极结构旁的基底内，其中第一栅极结构内的功函数金属层数量不同于第二栅极结构内的功函数金属层数量。
附图说明
图1至图9为本发明一实施例制作动态随机存取存储器元件的方法示意图；
图10为本发明一实施例的动态随机存取存储器元件的结构示意图。
主要元件符号说明
10 动态随机存取存储器元件 12 位线
14 字符线 16 基底
18 主动区 20 存储器区
22 栅极 24 浅沟绝缘
26 第一凹槽 28 第二凹槽
30 栅极介电层 32 第一功函数金属层
34 掩模层 36 图案化光致抗蚀剂
38 开口 40 图案化掩模
42 第二功函数金属层 44 导电层
46 第一栅极结构 48 第二栅极结构
50 硬掩模
具体实施方式
请参照图1至图9，图1至图9为本发明优选实施例制作一动态随机存取存储器元件的方法示意图，其中图1为俯视图，图2至图9则显示图1中沿着切线A-A’方向制作动态随机存取存储器元件的剖视图。整体而言，本实施例是提供一存储器元件，例如是具备凹入式栅极的动态随机存取存储器元件10，其包含有至少一晶体管元件(图未示)以及至少一电容结构(图未示)，以作为DRAM阵列中的最小组成单元并接收来自于位线12及字符线14的电压信号。
如图1所示，动态随机存取存储器元件10包含一基底16，例如一由硅所构成的半导体基底，然后于基底16内形成有至少一浅沟绝缘24，以于基底16上定义出多个主动区(active area,AA)18。此外，基底16上还定义有一存储器区20以及一周边区(图未示)。其中，动态随机存取存储器元件10的多个字符线(word line,WL)14与多个位线(bit line,BL)12较佳形成于存储器区20的基底16上而其他的主动元件等(未绘示)则可形成在周边区。需注意的是，为简化说明，本发明的图1仅绘示出位于存储器区20的元件上视图并省略了位于周边区的元件。
在本实施例中，各主动区18例如是相互平行地朝向一第一方向延伸，而字符线14或多条栅极22是形成在基底16内并穿越各主动区18及浅沟绝缘24。具体来说，各栅极22是沿着不同于第一方向的一第二方向，例如Y方向延伸，且第二方向与第一方向相交并小于90度。
另一方面，位线12是相互平行地形成在基底16上沿着一第三方向，例如X方向延伸，并同样横跨各主动区18及浅沟绝缘24。其中，第三方向同样是不同于第一方向，并且较佳是与第二方向垂直。也就是说，第一方向、第二方向及第三方向彼此都不同，且第一方向与第二方向及第三方向都不垂直。此外，字符线14两侧的主动区18内较佳设有接触插塞，例如包括位线接触插塞(bit line contact,BLC)(图未示)来电连接至各晶体管元件的源极/漏极区域(图未示)以及存储节点(storage node)接触插塞(图未示)来电连接一电容。
以下针对字符线14(或又称埋藏式字符线)的制作进行说明。首先如图2所示，先于基底16内形成第一凹槽26与第二凹槽28且第一凹槽26底部设有浅沟隔离24，其中浅沟隔离24上表面较佳略低于第二凹槽28底部或下表面。接着进行一现场蒸气成长(in-situ steamgeneration,ISSG)制作工艺以形成一栅极介电层30于第一凹槽26与第二凹槽28内，并再沉积一第一功函数金属层32于栅极介电层30上。
在本实施例中，栅极介电层30较佳包含氧化硅或可依据制作工艺需求包含高介电常数介电层，其中高介电常数介电层可包含介电常数大于4的介电材料，例如选自氧化铪(hafnium oxide，HfO2)、硅酸铪氧化合物(hafnium silicon oxide,HfSiO4)、硅酸铪氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化铝(aluminum oxide,Al2O3)、氧化镧(lanthanum oxide,La2O3)、氧化钽(tantalum oxide,Ta2O5)、氧化钇(yttrium oxide,Y2O3)、氧化锆(zirconium oxide,ZrO2)、钛酸锶(strontium titanate oxide,SrTiO3)、硅酸锆氧化合物(zirconium silicon oxide,ZrSiO4)、锆酸铪(hafnium zirconium oxide,HfZrO4)、锶铋钽氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(leadzirconate titanate,PbZrxTi1-xO3,PZT)、钛酸钡锶(barium strontium titanate,BaxSr1- xTiO3,BST)、或其组合所组成的群组。
如图3所示，接着形成一掩模层34并填满第一凹槽26与第二凹槽28，其中掩模层34较佳包含有机材料，例如旋涂式玻璃(spin-on-glass,SOG)、底抗反射层((bottom anti-reflective coating,BARC)或光致抗蚀剂材料。
随后如图4所示，形成一图案化光致抗蚀剂36于掩模层34上，其中图案化光致抗蚀剂36具有开口38暴露出部分第一凹槽26的所在区域。值得注意的是，本实施例所形成的开口38仅暴露出局部的浅沟隔离24上方，例如图1中椭圆形所标示出主动区域18之间的区域。
如图5所示，然后利用图案化光致抗蚀剂36为掩模进行一蚀刻制作工艺，去除第一凹槽26内的部分掩模层34以形成图案化掩模40并暴露出第一功函数金属层32。在本实施例中去除部分掩模层34以形成图案化掩模40的蚀刻手段可依据掩模层34的材料而有所不同。例如，若图案化掩模由旋涂式玻璃所构成，可选用四氟化碳(CF4)以及/或氢气所构成的蚀刻气体来去除部分掩模层34。若图案化掩模40由底抗反射层所构成，则可选用氮气以及/或氢气所构成的蚀刻气体来去除部分掩模层34。
接着如图6所示，利用图案化掩模40为掩模进行另一蚀刻制作工艺去除第一凹槽26内的第一功函数金属层32并暴露出下面的栅极介电层30。在本实施例中，无论图案化掩模40由旋涂式玻璃或底抗反射层所构成均可选用标准清洗溶液SC1以及/或SC2所构成的蚀刻剂来去除部分第一功函数金属层32。
如图7所示，然后完全去除设于第二凹槽28上的图案化掩模40。在本实施例中，若图案化掩模40由旋涂式玻璃所构成，可选用氢氧化物来去除图案化掩模40。若图案化掩模40由底抗反射层所构成，则可选用氮气或氢气来拔除图案化掩模40。
接着如图8所示，形成一第二功函数金属层42于第一凹槽26与第二凹槽28内，其中填入第一凹槽26内的第二功函数金属层42较佳设于第一凹槽26侧壁与浅沟隔离24上，而填入第二凹槽28内的第二功函数金属层42则覆盖在第一功函数金属层32上。在本实施例中，第一功函数金属层32与第二功函数金属层42较佳为不同导电型式的功函数金属层，例如本实施例的第一功函数金属层32可包含P型功函数金属层而第二功函数金属层42则包含N型功函数金属层。但不局限于此态样，依据本发明一实施例第一功函数金属层32又可选用N型功函数金属层而第二功函数金属层42则选用P型功函数金属层，此实施例也属本发明所涵盖的范围。
以功函数金属层的材料来看，N型功函数金属层可选用功函数为3.9电子伏特(eV)～4.3eV的金属材料，如铝化钛(TiAl)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)、铝化铪(HfAl)或TiAlC(碳化钛铝)等，但不以此为限。另外P型功函数金属层可选用功函数为4.8eV～5.2eV的金属材料，如氮化钛(TiN)、氮化钽(TaN)或碳化钽(TaC)等，但不以此为限。
如图9所示，然后形成一导电层44于第一凹槽26与第二凹槽28内的第二功函数金属层42上，并进行一回蚀刻制作工艺去除部分导电层44、部分第二功函数金属层42以及部分第一功函数金属层32，使剩余的导电层44、第二功函数金属层42以及第一功函数金属层32略低于基底16上表面以形成第一栅极结构46于第一凹槽26内以及第二栅极结构48于第二凹槽28内，其中第一栅极结构46与第二栅极结构48即构成图1的位线12。之后再形成一硬掩模50于第一栅极结构与第二栅极结构上方，并使硬掩模上表面切齐基底上表面。在本实施例中，导电层可选自铜(Cu)、铝(Al)、钨(W)、钛铝合金(TiAl)、钴钨磷化物(cobalttungsten phosphide，CoWP)等低电阻材料或其组合。
之后可依据制作工艺需求进行一离子注入制作工艺，以于第一栅极电极46或第二栅极电极48两侧的基底16内形成一掺杂区(图未示)，例如一轻掺杂漏极或源极/漏极区域。最后进行接触插塞制作工艺，例如可分别于第二栅极电极48两侧形成位线接触插塞电连接源极/漏极区域与后续所制作的位线，以及形成存储节点接触插塞同时电连接源极/漏极区域与后续所制作的电容。
请再参照图9，图9为本发明一实施例的一动态随机存取存储器元件的结构示意图。如图9所示，动态随机存取存储器元件主要包含至少一浅沟隔离24设于基底16内、第一栅极结构46设于浅沟隔离24上以及第二栅极结构48设于第一栅极结构46旁的基底16内，其中第一栅极结构46内的功函数金属层数量较佳不同于第二栅极结构48内的功函数金属层数量。
更具体而言，本实施例的第一栅极结构46较佳包含一层功函数金属层如第二功函数金属层42，第二栅极结构48则包含两层功函数金属层，例如第一功函数金属层32与第二功函数金属层42。
此外，浅沟隔离24上表面较佳略低于第二栅极结构48下表面，第一栅极结构46上表面较佳切齐第二栅极结构48上表面，而分别设于第一栅极结构46与第二栅极结构48上方的硬掩模50上表面较佳切齐基底16上表面。
请继续参照图10，图10为本发明一实施例的一动态随机存取存储器元件的结构示意图。如图10所示，动态随机存取存储器元件包含至少一浅沟隔离24设于基底16内、第一栅极结构46设于浅沟隔离24上以及第二栅极结构48设于第一栅极结构46旁的基底16内，其中第一栅极结构46内的功函数金属层数量较佳不同于第二栅极结构48内的功函数金属层数量。
相较于图1至图9实施例中先去除第一凹槽26内的第一功函数金属层32后再填入第二功函数金属层42于第一凹槽26与第二凹槽28内，本实施例可颠倒前述实施例的制作工艺顺序，例如可先去除第二凹槽28内的第一功函数金属层32，之后再形成第二功函数金属层42于第一凹槽26内与第二凹槽28内。如此以图10的最终结构来看，第一栅极结构46中的功函数金属层数量将大于第二栅极结构48中的功函数金属层数量。例如设于浅沟隔离24上的第一栅极结构46包含两层功函数金属层如第一功函数金属层32与第二功函数金属层42，第二栅极结构48则仅包含一层第二功函数金属层42。此实施例也属本发明所涵盖的范围。
一般而言，动态随机存取存储器元件在制作过程中设于浅沟隔离上方的栅极(如前述实施例中第一栅极结构)与邻近栅极结构(如前述实施例中第二栅极结构)之间时常因漏电或电子之间的干扰产生所谓行列撞击效应(row hammer effect)，其可使最近一代的DRAM芯片多次访问内存导致相邻行发生「位翻转」，并允许任何人改变计算机内存中的存储内容。为了解决此问题，本发明主要先去除前述实施例中第一凹槽或第二凹槽内的功函数金属层，再同时形成另一功函数金属层于两个凹槽内。如此之后所形成的第一栅极结构与第二栅极结构内即具有不同数量的功函数金属层，并可藉此降低因电子干扰所产生行列撞击效应的问题。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (13)

1.一种制作半导体元件的方法，包含：
形成一第一凹槽以及一第二凹槽于一基底内；
形成一浅沟隔离于该第一凹槽内，其中该浅沟隔离的上表面低于该第二凹槽的下表面；
形成一第一功函数金属层于该第一凹槽及该第二凹槽内；
形成一图案化掩模覆盖该第二凹槽；
去除该第一凹槽内的该第一功函数金属层；
形成一第二功函数金属层于该第一凹槽及该第二凹槽内，其中该第一功函数金属层与该第二功函数金属层为不同导电型式；以及
形成一导电层于该第一凹槽及该第二凹槽内以形成一第一栅极结构以及一第二栅极结构，其中该第一栅极结构完全位于该浅沟隔离上方。
2.如权利要求1所述的方法，另包含：
形成一栅极介电层于该第一凹槽及该第二凹槽内；以及
形成该第一功函数金属层于该栅极介电层上。
3.如权利要求1所述的方法，其中该图案化掩模包含一有机层。
4.如权利要求1所述的方法，另包含：
在去除该第一功函数金属层之后去除该图案化掩模；以及
形成该第二功函数金属层于该第一凹槽及该第二凹槽。
5.如权利要求1所述的方法，另包含于形成该导电层之后形成一硬掩模于各该第一栅极结构及该第二栅极结构上方。
6.如权利要求5所述的方法，其中该硬掩模上表面切齐该基底上表面。
7.如权利要求5所述的方法，其中该硬掩模包含氮化硅。
8.如权利要求1所述的方法，其中该第一栅极结构上表面切齐第二栅极结构上表面。
9.一种半导体元件，包含：
一浅沟隔离设于一基底内；
第一栅极结构，设于该基底内并且完全位于该浅沟隔离上方；以及
第二栅极结构，设于该第一栅极结构旁的该基底内且该浅沟隔离的上表面低于该第二栅极结构的下表面，其中该第一栅极结构内的功函数金属层数量不同于该第二栅极结构内的功函数金属层数量，该第二栅极结构包括第一功函数金属层和第二功函数金属层，该第一栅极结构包括该第二功函数金属层，该第一功函数金属层与该第二功函数金属层为不同导电型式。
10.如权利要求9所述的半导体元件，其中该第一栅极结构上表面切齐该第二栅极结构上表面。
11.如权利要求9所述的半导体元件，另包含硬掩模，设于各该第一栅极结构及该第二栅极结构上方。
12.如权利要求11所述的半导体元件，其中该硬掩模上表面切齐该基底上表面。
13.如权利要求11所述的半导体元件，其中该硬掩模包含氮化硅。
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