CN113054005B - 半导体结构及其形成方法 - Google Patents
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Abstract
本发明实施例提供一种半导体结构及其制作方法，半导体结构包括：基底，基底内具有围成凹槽的栅介质层，凹槽的延伸方向平行于基底表面，源区和漏区位于凹槽顶部的相对两侧；第一栅极，包括第一功函数层和第一导电层，第一功函数层覆盖凹槽底面和部分侧壁，第一导电层覆盖第一功函数层表面；第二栅极，包括第二功函数层和第二导电层，第二栅极层叠于第一栅极上且顶面低于基底表面，第二功函数层覆盖凹槽部分侧壁，第二导电层填充于第二功函数层围成的区域内，在垂直于基底表面的方向上，单位厚度的第二导电层的电阻小于单位厚度的第一导电层的电阻。本发明实施例有利于减小半导体结构的漏电流。
Description
技术领域
本发明实施例涉及半导体领域，特别涉及一种半导体结构及其形成方法。
背景技术
当栅漏交叠区电场很强时，交叠区界面附近的电子在价带和导带之间发生带带隧穿而形成电流，一般将这种电流称之为栅诱导漏极泄露电流(gate-induce drainleakage，GIDL)。
GIDL电流的大小与漏极附近栅介质层的厚度有关，厚度越大，GIDL电流越小。因此，为了解决GIDL电流问题，现有方法通常在MOS晶体管中使用较厚的栅介质层，然而，较厚的栅介质层会使得栅极对沟道的控制能力变差，阈值电压升高，进而使得MOS晶体管需要更高的驱动电压。
发明内容
本发明实施例提供一种半导体结构及其形成方法，有利于在不改变驱动电压的情况下，减小半导体结构的GIDL电流。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，所述基底内具有源区、漏区以及栅介质层，所述栅介质层位于所述源区和所述漏区之间，所述栅介质层围成凹槽，所述凹槽的延伸方向平行于所述基底表面，所述源区和所述漏区位于所述凹槽顶部的相对两侧；第一栅极，包括第一功函数层和第一导电层，所述第一栅极填充于所述凹槽内，所述第一功函数层覆盖所述凹槽底面和部分侧壁，所述第一导电层覆盖所述第一功函数层表面，所述第一导电层顶面平齐于或低于所述第一功函数层顶面；第二栅极，包括第二功函数层和第二导电层，所述第二栅极层叠于所述第一栅极上且顶面低于所述基底表面，所述第二功函数层覆盖所述凹槽部分侧壁，所述第二导电层覆盖所述第二功函数层表面，所述第二导电层顶面平齐于或低于所述第二功函数层顶面，在垂直于所述基底表面的方向上，单位厚度的所述第二导电层的电阻小于单位厚度的所述第一导电层的电阻；隔离层，层叠于所述第二栅极上且填充满所述凹槽。
另外，根据权利要求1所述的半导体结构，其特征在于，在垂直于所述延伸方向的横截面内，所述第二导电层的截面呈倒梯形，在平行于所述倒梯形底边的水平方向上，所述第二导电层的最小宽度大于等于所述第一导电层的最大宽度。
另外，所述第二导电层的材料与所述第一导电层的材料相同。
另外，所述第二导电层的材料的电阻率小于所述第一导电层的材料的电阻率。
另外，所述第一功函数层的材料的功函数大于所述第二功函数层的材料的功函数。
另外，在垂直于所述延伸方向的横截面内，所述第二功函数层的水平宽度大于所述第一功函数层的水平宽度。
另外，所述第一功函数层由一种材料构成，所述第二功函数层由另一种材料构成。
另外，所述栅介质层包括所述第一栅极覆盖的第一部分和所述第二栅极覆盖的第二部分，在垂直于所述延伸方向且平行于所述基底表面的水平方向上，所述第二部分的宽度小于所述第一部分的宽度。
另外，在所述水平方向上，记所述第一功函数层的宽度与所述第一部分的宽度之和为第一宽度，记所述第二功函数层的宽度与所述第二部分的宽度之和为第二宽度，所述第二宽度小于等于所述第一宽度。
相应地，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，所述基底内具有源区、漏区以及栅介质层，所述栅介质层位于所述源区和所述漏区之间，所述栅介质层围成凹槽，所述凹槽的延伸方向平行于所述基底表面，所述源区和所述漏区位于所述凹槽顶部的相对两侧；形成第一栅极，包括第一功函数层和第一导电层，所述第一栅极填充于所述凹槽内，所述第一功函数层覆盖所述凹槽底面和部分侧壁，所述第一导电层覆盖所述第一功函数层表面，所述第一导电层顶面平齐于或低于所述第一功函数层顶面；形成第二栅极，包括第二功函数层和第二导电层，所述第二栅极层叠于所述第一栅极上，且所述第二栅极顶面低于所述基底表面，所述第二功函数层覆盖所述凹槽部分侧壁，所述第二导电层覆盖所述第二功函数层表面，所述第二导电层顶面平齐于或低于所述第二功函数层顶面，在垂直于所述基底表面的方向上，单位厚度的所述第二导电层的电阻小于单位厚度的所述第一导电层的电阻；形成隔离层，层叠于所述第二栅极上且填充满所述凹槽。
另外，提供所述栅介质层和形成所述第一栅极的步骤包括：提供初始栅介质层，所述初始栅介质层围成初始凹槽；形成所述第一栅极，所述第一栅极覆盖所述初始凹槽底面和部分侧壁；以所述第一栅极为掩膜，刻蚀未被覆盖的部分所述初始栅介质层，以在垂直于所述延伸方向且平行于所述基底表面的水平方向上，减薄未被覆盖的部分所述初始栅介质层的厚度，剩余所述初始栅介质层作为所述栅介质层。
另外，形成所述第二功函数层的工艺步骤包括：在形成所述第一栅极之后，形成覆盖所述凹槽侧壁和所述第一栅极顶面的第二功函数膜；对所述第二功函数膜进行回刻，以暴露所述第一导电层；在垂直于所述延伸方向的横截面内，剩余所述第二功函数膜所包围的区域的截面呈倒梯形，在所述水平方向上，所述倒梯形的最小宽度大于等于所述第一导电层的最大宽度。
另外，采用湿法刻蚀工艺对所述第二功函数膜进行回刻。
另外，形成所述第二栅极的工艺步骤包括：在回刻所述第二功函数膜之后，形成填充满所述凹槽的第二导电膜；对所述第二功函数膜和所述第二导电膜进行回刻，形成所述第二栅极，所述第二栅极顶面低于所述基底表面。
另外，所述第二导电膜的材料与所述第一导电层的材料相同。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：
上述技术方案中，设置第二导电层的单位厚度电阻较小，如此，可在不改变第一导电层和第二导电层的厚度，以及不减小半导体结构的驱动电压的情况上，减小第二导电层的分压，进而减小第二栅极与漏极之间的电场，从而减小强电场导致的GIDL电流，提高半导体结构的刷新性能。
另外，由于栅介质层第一部分的厚度较厚，对电场的敏感性较低，第一栅极与沟道之间不容易形成栅泄露电流，因此，可设置第二部分的厚度较薄，使得栅漏交叠区处的硅中电子更容易被驱动而朝沟道移动，从而减小第二栅极与漏极之间的电场，进而减小GIDL电流；同时，由于电子更容易受驱动而朝沟道移动，因此，无需施加较大的驱动电压，就可以有效控制电子的移动。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。
图1为半导体结构的结构示意图；
图2至图5为半导体结构的形成方法各步骤对应的结构示意图；
图6为本发明实施例提供的半导体结构的结构示意图；
图7至图13为本发明实施例提供的半导体结构的形成方法各步骤对应的结构示意图。
具体实施方式
参考图1，半导体结构包括：基底10，基底10内具有源区(未图示)、漏区(未图示)以及栅介质层11，栅介质层11位于源区和漏区之间，栅介质层11围成凹槽，凹槽的延伸方向平行于基底10表面，源区和漏区位于凹槽顶部的相对两侧；栅极(未标示)，包括功函数层12和导电层13，栅极填充于凹槽内，功函数层12覆盖凹槽底面和部分侧壁，导电层13覆盖功函数层12表面，导电层13顶面平齐于或低于功函数层12顶面；隔离层14，层叠于栅极上且填充满凹槽。
形成图1所示半导体结构的工艺步骤包括：参考图2，提供基底10，基底内具有初始凹槽；参考图3，形成栅介质层11、功函数膜12a以及导电膜13a，栅介质层11覆盖初始凹槽底面和侧壁，并围成凹槽，功函数膜12a覆盖凹槽底面和侧壁，以及覆盖基底10顶面，导电膜13a填充满凹槽，并覆盖功函数膜12a顶面；结合图3和图4，回刻功函数膜12a和导电膜13a，形成功函数层12和导电层13，功函数层12和导电层13构成栅极；参考图5，沉积隔离膜14a，隔离膜14a填充满凹槽且覆盖基底10表面；参考图1，进行平坦化工艺，去除覆盖基底10表面的隔离膜，剩余隔离膜作为隔离层14。
上述半导体结构中，在垂直于延伸方向并平行于基底表面的水平方向上，不同位置的栅介质层11的厚度相等，为栅漏交叠区的电场，以减小强电场导致的GIDL电流，一般设置厚度较厚的栅介质层11；然而，设置较厚的栅介质层11，容易使得过量的无法被驱动的电子聚集在栅漏交叠区，进而使得栅漏交叠区的电场较大，最终可能导致栅介质层11发生击穿。
为解决上问题，本发明实施提供一种半导体结构及其形成方法，通过减小第二导电层的单位厚度电阻，使得在不改变第一导电层和第二导电层的厚度，以及不减小半导体结构的驱动电压的情况上，减小第二导电层的分压，降低第二栅极与漏极之间的电场，从而减小强电场导致的GIDL电流，提高半导体结构的刷新性能。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
参考图6，半导体结构包括：基底20，基底20内具有源区(未图示)、漏区(未图示)以及栅介质层21，栅介质层21围成凹槽21a，凹槽21a的延伸方向平行于基底20表面，源区和漏区位于凹槽21a顶部的相对两侧；第一栅极22，包括第一功函数层221和第一导电层222，第一栅极22填充于凹槽21a内，第一功函数层221覆盖凹槽21a底面和部分侧壁，第一导电层222覆盖第一功函数层221表面，第一导电层222顶面平齐于或低于第一功函数层221顶面；第二栅极23，包括第二功函数层231和第二导电层232，第二栅极23层叠于第一栅极22上且顶面低于基底20表面，第二功函数层231覆盖凹槽21a部分侧壁，第二导电层232覆盖第二功函数层231表面，第二导电层232顶面平齐于或低于第二功函数层231顶面，在垂直于基底20表面的方向上，单位厚度的第二导电层232的电阻小于单位厚度的第一导电层222的电阻；隔离层24，层叠于第二栅极23上且填充满凹槽21a。
其中，栅介质层21、第一栅极22、第二栅极23以及隔离层24共同构成埋入式字线，埋入式字线的延伸方向与凹槽21a的延伸方向相同，字线中电流的流动方向与凹槽21a的延伸方向相同；此外，第二栅极23顶面与基底20顶面的垂直距离应大于预设距离，以避免第二栅极23与后续形成的源区和漏区在水平方向上发生交叠。
本实施例中，在垂直于延伸方向的横截面内，第二导电层232的截面呈倒梯形，在平行于倒梯形底边的水平方向上，第二导电层232的最小宽度大于等于第一导电层222的最大宽度，单位厚度的第二导电层232的横截面积大于单位厚度的第一导电层222的横截面积。如此，有利于减小单位厚度的第二导电层232的电阻，进而在字线驱动电压不变的情况下减小第二导电层232的分压，分压越小，第二栅极23与漏区之间的交叠区域的电场越弱，有利于抑制GIDL电流的生成。
需要说明的是，上述倒梯形的侧边并非一定是直线，实际上还可以是曲线，具有曲线侧边的倒梯形满足基本形状要求：在短边朝向长边的方向上，倒梯形在水平方向上的宽度递增。
在上述第二导电层232的结构基础上，第二导电层232的材料的电阻率大于、等于或者有限地小于第一导电层222的材料的电阻率，都可以实现单位厚度的第二导电层232的电阻小于单位厚度的第一导电层222的电阻，以减小第二导电层232的分压。
本实施例中，第二导电层232的材料与第一导电层222的材料相同，如此，有利于减小第一导电层222与第二导电层232之间的接触电阻，从而减小第一栅极22和第二栅极23作为一个整体的电阻，进而减小电流流通过程中的损耗和发热，改善埋入式字线的性能。
在其他实施例中，在不改变第二导电层的截面形状，即第二导电层的截面依旧呈上述倒梯形的情况下，为进一步降低第二导电层的分压，可设置第二导电层的材料的电阻率低于第一导电层的材料的电阻率；或者，第一导电层和第二导电层的侧边均为竖直侧边，第一导电层的宽度与第二导电层的宽度相等，为降低第二导电层的分压，可设置第二导电层的材料的电阻率低于第一导电层的材料的电阻率。
本实施例中，第一功函数层221的材料的功函数大于第二功函数层231的材料的功函数。由于第一功函数层221的材料的功函数较大，第一导电层222对沟道内电子的敏感性较低，较难诱导沟道发生泄漏电流，因此，沟道可容纳更多电子；相应地，可设置第二功函数层231的材料的功函数较小，使得第二导电层232更容易驱动栅漏交叠区中的电子向沟道移动，从而减少栅漏交叠区中的电子以及减小栅漏交叠区中的电场，进而抑制栅漏交叠区的GIDL电流，同时，由于电子更容易受驱动而朝沟道移动，因此，无需施加较大的驱动电压，就可以有效控制电子的移动。
本实施例中，在垂直于延伸方向的横截面内，第二功函数层232的水平宽度大于第一功函数层221的水平宽度，水平宽度指的平行于倒梯形底边的水平方向上的宽度。如此，有利于进一步增强第二栅极23的驱动能力，减弱栅漏交叠区的电场，进而抑制GIDL电流。
本实施例中，第一功函数层221由一种材料构成，第二功函数层231由另一种材料构成。也就是说，第一功函数层221和第二功函数层231是相互独立的两个个体，第一功函数层221的材料包括氮化钛，第二功函数层231的材料包括镧。
本实施例中，栅介质层21包括第一栅极22覆盖的第一部分211和第二栅极23覆盖的第二部分212，在垂直于延伸方向且平行于基底20表面的水平方向上，第二部分212的宽度小于第一部分211的宽度。如此，有利于增强第二栅极23的驱动能力，进一步减少栅漏交叠区中的电子以及减小栅漏交叠区中的电场，进而抑制栅漏交叠区的GIDL电流。
其中，第一部分211远离第一栅极22的侧面与第二部分212远离第二栅极23的侧面处于同一平滑界面内，如此，减小第二部分212的宽度，有利于预留更多空间给第二栅极23，避免较厚的第二功函数层231挤占了第二导电层232的空间，保证第二导电层232以及以第二导电层232为导电主体的第二栅极23具有良好的导电性能。
本实施例中，在水平方向上，记第一功函数层221的宽度与第一部分211的宽度之和为第一宽度，记第二功函数层231的宽度与第二部分212的宽度之和为第二宽度，第二宽度小于等于第一宽度。
具体地，在第一栅极22朝向第二栅极23的垂直方向上，第一部分211不同位置的宽度相等、第二部分212不同位置的宽度相等、第一功函数层221不同位置的宽度相等；同样地，在上述垂直方向上，第二功函数层231不同位置的的宽度递减。也就是说，在第一栅极22朝向第二栅极23的方向上，第二宽度递减，第一宽度不变，最大的第二宽度等于第一宽度。
本实施例中，设置第二导电层的单位厚度电阻较小，如此，可在不改变第一导电层和第二导电层的厚度，以及不减小半导体结构的驱动电压的情况上，减小第二导电层的分压，进而减小第二栅极与漏极之间的电场，从而减小强电场导致的GIDL电流，提高半导体结构的刷新性能。
相应地，本发明实施例还提供一种半导体结构的形成方法，可用于形成上述实施例中的半导体结构。参考图6至图13，半导体结构的形成方法包括以下步骤：
参考图7，提供基底20、初始栅介质层21b和第一栅极22。
基底20内具有源区(未图示)、漏区(未图示)和初始栅介质层21b，初始栅介质层21b位于源区和漏区之间，且围成初始凹槽，初始凹槽的延伸方向平行于基底10表面，源区和漏区位于初始凹槽顶部的相对两侧。
第一栅极22包括第一功函数层221和第一导电层222，第一栅极22填充于初始凹槽内，第一功函数层221覆盖初始凹槽底面和部分侧壁，第一导电层222覆盖第一功函数层221表面，第一导电层222顶面平齐于或低于第一功函数层221顶面。第一功函数层221通常实质为阻拦层，用于阻拦第一导电层222内的金属离子迁移至初始栅介质层21b以及基底20内，第一功函数层221的材料包括氮化钛，第一导电层222的材料包括钨。
由于还要在第一栅极22上叠放第二栅极，因此，在垂直于基底20表面的方向上，第一栅极22顶面与基底20顶面的垂直距离应当大于源区和漏区的最大掺杂深度，以保证后续形成的第二栅极与源区和漏区的位置关系满足埋入式字线的性能要求。
参考图7和图8，刻蚀被暴露的初始栅介质层21b，形成栅介质层21。
以第一栅极22为掩膜，对未被覆盖的初始栅介质层21b进行刻蚀，可减薄部分初始栅介质层21b的宽度，为后续形成的层叠于第一栅极22上的第二栅极预留更大的空间。需要说明的是，上述“宽度”指的是，在垂直于初始凹槽延伸方向的截面内，在平行于基底20表面的方向上的宽度，在不进行额外说明的情况下，后续表述中的“宽度”都为该方向上的宽度，不再进行赘述。
在进行刻蚀工艺之后，剩余的初始栅介质层21b作为栅介质层21，栅介质层21可划分为被第一栅极22覆盖的第一部分211以及被第一栅极22暴露的第二部分212，后续形成的第二栅极覆盖第二部分212部分表面；此外，栅介质层21围成凹槽21a，相对于初始凹槽，凹槽21a的顶部空间更大，可容纳更宽的第二栅极，凹槽21a的延伸方向与初始凹槽的延伸方向相同。
本实施例中，刻蚀工艺为湿法刻蚀工艺，如此，有利于均匀刻蚀被暴露的初始栅介质层21b，使得在垂直于基底20表面的方向上，不同位置的第二部分212的宽度相等或趋于相等，保证栅介质层21的第二部分212具有稳定的性能以及较优的隔离效果；同时，有利于避免第一栅极22顶面受到离子轰击损伤，保证第一栅极22与后续形成的第二栅极具有较小的接触电阻。
参考图9，形成第二功函数膜231a。
在形成栅介质层21之后，沉积形成覆盖基底20表面、第二部分212表面、第一部分211顶面以及第一栅极22顶面的第二功函数膜231a。在垂直于延伸方向且平行于基底20表面的水平方向(以下简称为“水平方向”)上，第二功函数膜231a的宽度大于第一功函数层221的宽度，第二功函数膜231a的宽度与第二部分212的宽度之和小于等于第一功函数层221的宽度与第一部分211的宽度之和。
本实施例中，第二功函数膜231a的材料的功函数小于第一功函数层221的材料的功函数，第二功函数膜231a的材料包括镧。
参考图9和图10，回刻第二功函数膜231a。
对第二功函数膜231a进行回刻，以暴露第一导电层222，保证后续形成的第二导电层与第一导电层有效接触。
本实施例中，回刻工艺刻蚀去除覆盖基底20表面和覆盖第一导电层222表面的第二功函数膜231a，保留覆盖第二部分212表面、第一部分211顶面以及第一功函数层221顶面的第二功函数膜231a。在垂直于延伸方向的横截面内，剩余第二功函数膜231a包围的区域的界面呈倒梯形，在水平方向上，倒梯形的最小宽度大于等于第一导电层222的最大宽度。
本实施例中，回刻工艺为湿法刻蚀工艺，如此，有利于避免刻蚀工艺对第一导电层222表面造成离子轰击损伤，保证第一导电层222与后续形成的第二导电层具有较小的接触电阻；同时，由于湿法刻蚀过程中，起到刻蚀作用的刻蚀分子总是倾向于向中间汇聚，因此，在第一部分211朝第二部分212延伸的方向上，剩余第二功函数膜231a不同位置的宽度递减。
参考图11和图12，形成第二导电层232和第二栅极23。
在回刻第二功函数膜231a之后，形成填充满凹槽21a的第二导电膜232a；对第二导电膜232a和剩余第二功函数膜231a进行回刻，形成第二功函数层231和第二导电层232，第二功函数层231和第二导电层232构成第二栅极23。
本实施例中，第二导电层232的材料与第一导电层222的材料相同，第一导电层222的材料包括钨；在其他实施例中，第二导电层的材料的电阻率小于第一导电层的材料的电阻率。
参考图13和图1，形成隔离层24。
在形成第二栅极23之后，形成填充满凹槽21a和覆盖基底20表面的隔离膜24a；对隔离膜24a进行平坦化工艺，保留填充满凹槽21a的隔离膜24a，作为隔离层24。
本实施例中，设置第二导电层的单位厚度电阻较小，如此，可在不改变第一导电层和第二导电层的厚度，以及不减小半导体结构的驱动电压的情况上，减小第二导电层的分压，进而减小第二栅极与漏极之间的电场，从而减小强电场导致的GIDL电流，提高半导体结构的刷新性能。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。
Claims (12)
1.一种半导体结构，其特征在于，包括：
基底，所述基底内具有源区、漏区以及栅介质层，所述栅介质层位于所述源区和所述漏区之间，所述栅介质层围成凹槽，所述凹槽的延伸方向平行于所述基底表面，所述源区和所述漏区位于所述凹槽顶部的相对两侧；
第一栅极，包括第一功函数层和第一导电层，所述第一栅极填充于所述凹槽内，所述第一功函数层覆盖所述凹槽底面和部分侧壁，所述第一导电层覆盖所述第一功函数层表面，所述第一导电层顶面平齐于或低于所述第一功函数层顶面；
第二栅极，包括第二功函数层和第二导电层，所述第二栅极层叠于所述第一栅极上且顶面低于所述基底表面，所述第二功函数层覆盖所述凹槽部分侧壁，所述第二导电层覆盖所述第二功函数层表面，所述第二导电层顶面平齐于或低于所述第二功函数层顶面，在垂直于所述基底表面的方向上，单位厚度的所述第二导电层的电阻小于单位厚度的所述第一导电层的电阻，且所述第二导电层的材料的电阻率小于所述第一导电层的材料的电阻率；
隔离层，层叠于所述第二栅极上且填充满所述凹槽。
2.根据权利要求1所述的半导体结构，其特征在于，在垂直于所述延伸方向的横截面内，所述第二导电层的截面呈倒梯形，在平行于所述倒梯形底边的水平方向上，所述第二导电层的最小宽度大于等于所述第一导电层的最大宽度。
3.根据权利要求1所述的半导体结构，其特征在于，所述第一功函数层的材料的功函数大于所述第二功函数层的材料的功函数。
4.根据权利要求3所述的半导体结构，其特征在于，在垂直于所述延伸方向的横截面内，所述第二功函数层的水平宽度大于所述第一功函数层的水平宽度。
5.根据权利要求3或4所述的半导体结构，其特征在于，所述第一功函数层由一种材料构成，所述第二功函数层由另一种材料构成。
6.根据权利要求1或4所述的半导体结构，其特征在于，所述栅介质层包括所述第一栅极覆盖的第一部分和所述第二栅极覆盖的第二部分，在垂直于所述延伸方向且平行于所述基底表面的水平方向上，所述第二部分的宽度小于所述第一部分的宽度。
7.根据权利要求6所述的半导体结构，其特征在于，在所述水平方向上，记所述第一功函数层的宽度与所述第一部分的宽度之和为第一宽度，记所述第二功函数层的宽度与所述第二部分的宽度之和为第二宽度，所述第二宽度小于等于所述第一宽度。
8.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底内具有源区、漏区以及栅介质层，所述栅介质层位于所述源区和所述漏区之间，所述栅介质层围成凹槽，所述凹槽的延伸方向平行于所述基底表面，所述源区和所述漏区位于所述凹槽顶部的相对两侧；
形成第一栅极，包括第一功函数层和第一导电层，所述第一栅极填充于所述凹槽内，所述第一功函数层覆盖所述凹槽底面和部分侧壁，所述第一导电层覆盖所述第一功函数层表面，所述第一导电层顶面平齐于或低于所述第一功函数层顶面；
形成第二栅极，包括第二功函数层和第二导电层，所述第二栅极层叠于所述第一栅极上，且所述第二栅极顶面低于所述基底表面，所述第二功函数层覆盖所述凹槽部分侧壁，所述第二导电层覆盖所述第二功函数层表面，所述第二导电层顶面平齐于或低于所述第二功函数层顶面，在垂直于所述基底表面的方向上，单位厚度的所述第二导电层的电阻小于单位厚度的所述第一导电层的电阻，且所述第二导电层的材料的电阻率小于所述第一导电层的材料的电阻率；
形成隔离层，层叠于所述第二栅极上且填充满所述凹槽。
9.根据权利要求8所述的半导体结构的形成方法，其特征在于，提供所述栅介质层和形成所述第一栅极的步骤包括：
提供初始栅介质层，所述初始栅介质层围成初始凹槽；
形成所述第一栅极，所述第一栅极覆盖所述初始凹槽底面和部分侧壁；
以所述第一栅极为掩膜，刻蚀未被覆盖的部分所述初始栅介质层，以在垂直于所述延伸方向且平行于所述基底表面的水平方向上，减薄未被覆盖的部分所述初始栅介质层的厚度，剩余所述初始栅介质层作为所述栅介质层。
10.根据权利要求9所述的半导体结构的形成方法，其特征在于，形成所述第二功函数层的工艺步骤包括：
在形成所述第一栅极之后，形成覆盖所述凹槽侧壁和所述第一栅极顶面的第二功函数膜；
对所述第二功函数膜进行回刻，以暴露所述第一导电层；在垂直于所述延伸方向的横截面内，剩余所述第二功函数膜所包围的区域的截面呈倒梯形，在所述水平方向上，所述倒梯形的最小宽度大于等于所述第一导电层的最大宽度。
11.根据权利要求10所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺对所述第二功函数膜进行回刻。
12.根据权利要求10所述的半导体结构的形成方法，其特征在于，形成所述第二栅极的工艺步骤包括：
在回刻所述第二功函数膜之后，形成填充满所述凹槽的第二导电膜；
对所述第二功函数膜和所述第二导电膜进行回刻，形成所述第二栅极，所述第二栅极顶面低于所述基底表面。
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