CN110993685A - 半导体器件及其制造方法 - Google Patents

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Abstract

公开了半导体器件及其制造方法。所述半导体器件包括：衬底，所述衬底具有沟槽；栅极介电层，所述栅极介电层覆盖所述沟槽的表面；栅电极，所述栅电极填充所述沟槽的下部；覆盖图案，所述覆盖图案在所述沟槽中位于所述栅电极上；以及功函数控制图案，所述功函数控制图案在所述沟槽中位于所述栅电极与所述覆盖图案之间。所述栅极介电层包括：第一区段，所述第一区段具有第一厚度并且设置在所述栅电极与所述沟槽之间；以及第二区段，所述第二区段具有第二厚度并且设置在所述覆盖图案与所述沟槽之间。所述第二厚度小于所述第一厚度。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求2018年10月2日在韩国知识产权局提交的韩国专利申请No.10-2018-0117776的优先权的权益，通过引用将本申请的全部内容并入本文。
技术领域
本公开涉及半导体器件及其制造方法，更具体地，涉及包括掩埋栅极线的半导体器件及其制造方法。
背景技术
半导体器件由于其小尺寸、多功能和/或低制造成本而在电子工业中具有重要作用。半导体器件可以被分类为存储逻辑数据的半导体存储器件、处理逻辑数据的操作的半导体逻辑器件以及具有存储元件和逻辑元件的混合半导体器件。
近来，电子产品的高速和低消耗要求嵌入在电子产品中的半导体器件应当具有高运行速度和/或较低工作电压。为了满足上述要求，半导体器件已经被更高度地集成。半导体器件的高度集成可能导致半导体器件的可靠性降低。然而，随着电子工业的发展，对半导体器件的高可靠性的要求越来越高。因此，已经进行了各种研究来增强半导体器件的可靠性。
发明内容
本发明构思的一些示例实施例提供了一种具有增强的电特性的半导体器件及其制造方法。
本发明构思的目的不限于上面所提到的，本领域技术人员从下面的描述中将会清楚地理解以上未提及的其他目的。
根据某些示例实施例，本公开涉及一种半导体器件，其包括：衬底，所述衬底具有沟槽；栅极介电层，所述栅极介电层覆盖所述沟槽的表面；栅电极，所述栅电极填充所述沟槽的下部；覆盖图案，所述覆盖图案在所述沟槽中位于所述栅电极上；以及功函数控制图案，所述功函数控制图案在所述沟槽中位于所述栅电极与所述覆盖图案之间，其中，所述栅极介电层包括：第一区段，所述第一区段设置在所述栅电极与所述沟槽之间并且具有第一厚度；以及第二区段，所述第二区段设置在所述覆盖图案与所述沟槽之间并且具有第二厚度，所述第二厚度小于所述第一厚度。
根据某些示例实施例，本公开涉及一种制造半导体器件的方法，所述方法包括：在衬底中形成沟槽；在所述沟槽中形成具有第一厚度的初步栅极介电层；在所述沟槽中在所述初步栅极介电层上顺序地形成栅电极、功函数控制图案和覆盖图案，其中，所述功函数控制图案形成在所述栅电极与所述覆盖图案之间；以及控制所述初步栅极介电层以形成栅极介电层，所述栅极介电层在所述栅极介电层的不同部分具有各不相同的厚度，其中，控制所述初步栅极介电层以形成所述栅极介电层包括：在形成所述栅电极和所述功函数控制图案之后在所述沟槽中形成的第一暴露区域中，形成所述栅极介电层的具有第二厚度的第一部分，所述第二厚度小于所述第一厚度。
根据某些示例实施例，本公开涉及一种半导体器件，其包括：器件隔离层，所述器件隔离层限定衬底的有源区；以及栅极线结构，所述栅极线结构与所述有源区相交并且掩埋在所述衬底的沟槽中，其中，所述栅极线结构包括：栅电极，所述栅电极填充所述沟槽的下部；功函数控制图案，所述功函数控制图案在所述沟槽中位于所述栅电极上；覆盖图案，所述覆盖图案在所述沟槽中位于所述功函数控制图案上；以及栅极介电层，所述栅极介电层沿着所述沟槽的表面延伸，并且覆盖所述栅电极、所述功函数控制图案和所述覆盖图案的侧表面，其中，所述栅极介电层包括：第一区段，所述第一区段设置在所述栅电极与所述沟槽之间并且具有第一厚度；第二区段，所述第二区段设置在所述覆盖图案与所述沟槽之间并且具有第二厚度，所述第二厚度小于所述第一厚度；以及第三区段，所述第三区段设置在所述功函数控制图案与所述沟槽之间并且具有第三厚度，所述第三厚度大于所述第二厚度。
其他示例实施例的细节包括在描述和附图中。
附图说明
图1示出了显示出根据本发明构思的一些示例实施例的半导体器件的俯视图。
图2示出了沿着图1的线I-I'截取的截面图。
图3示出了显示出图2的栅极线结构的放大截面图。
图4A至图4D示出了显示出根据本发明构思的一些示例实施例的制造栅极线结构的方法的截面图。
图5示出了显示出根据本发明构思的一些示例实施例的栅极线结构的截面图。
图6示出了显示出根据本发明构思的一些示例实施例的栅极线结构的截面图。
图7示出了显示出根据本发明构思的一些示例实施例的栅极线结构的截面图。
图8示出了显示出根据本发明构思的一些示例实施例的栅极线结构的截面图。
具体实施方式
图1示出了显示出根据本发明构思的一些示例实施例的半导体器件的俯视图。图2示出了沿着图1的线I-I'截取的截面图。下面讨论的半导体器件可以是半导体存储器件。例如，半导体器件可以是但不限于动态随机存取存储器(DRAM)。半导体器件可以包括掩埋栅极线。在一些实施例中，当第一结构“掩埋”在层中时，该层可以围绕第一结构的至少一部分，例如形成在第一结构的底表面和侧表面周围(并且第一结构的顶表面可以与掩埋第一结构的层共面或在其下方)。例如，当第一结构至少部分地嵌入到一个层中时，可以认为第一结构被掩埋。
现在将在下面描述在第一方向D1、第二方向D2和第三方向D3上绘制的示例，其中任意两个方向布置在同一平面上。第一方向D1和第二方向D2可以彼此垂直，第三方向D3可以以一定角度与第一方向D1和第二方向D2相交。图2示出了沿着第三方向D3的截面图。
参考图1和图2，衬底100中可以设置有限定有源区ACT的器件隔离层110。每个有源区ACT可以具有隔离的形状。当在俯视图中观察时，每个有源区ACT可以具有细长的条形状。例如，当在俯视图中观察时，每个有源区ACT可以具有在第三方向D3上延伸的条形状。在一些实施例中，条形状可以具有圆角。有源区ACT可以是衬底100的被器件隔离层110围绕的部分。例如，当在俯视图中观察时，每个有源区ACT可以由围绕隔离层110限定。
衬底100可以包括半导体材料。例如，衬底100可以是硅衬底、锗衬底或硅锗衬底。器件隔离层110可以包括诸如氧化硅的氧化物、诸如氮化硅的氮化物或诸如氮氧化硅的氮氧化物。
图3示出了显示出图2的栅极线结构GLS的放大截面图。参考图2和图3，多个栅极线结构GLS可以跨越有源区ACT。栅极线结构GLS可以包括栅极线GL、覆盖图案230和栅极介电层240。
栅极线GL可以构成半导体器件的字线。栅极线GL可以设置在衬底100中，使得栅极线GL可以与有源区ACT相交。在一些实施例中，多条栅极线GL可以与每个有源区交叠。在图1和图2的示例中，两条栅极线GL与每个有源区ACT交叠。栅极线GL可以在第二方向D2上纵向延伸，并且可以沿着第一方向D1布置。被描述为在特定方向“纵向”延伸的物品、层、或者物品或层的一部分具有在特定方向上的长度和垂直于该方向的宽度，其中长度大于宽度。布线图案(例如，栅极线GL)的纵向方向可以对应于布线图案中的电流流动的方向。栅极线GL可以掩埋在衬底100中。栅极线GL可以设置在衬底100的沟槽105中。沟槽105可以延伸以与有源区ACT相交。每个沟槽105可以具有随着接近衬底100或者随着接近沟槽105的下部而减小的宽度。例如，当在截面中观察时，每个沟槽105可以具有上部较宽而下部较窄的U形状。
每条栅极线GL可以包括栅电极210和功函数控制图案220。栅电极210可以设置在沟槽105中。栅电极210可以填充沟槽105的下部。栅电极210可以部分地对沟槽105进行间隙填充。栅电极210的顶表面的水平高度可以低于衬底100的顶表面的水平高度。栅电极210可以包括金属，例如钨(W)、铜(Cu)、钛(Ti)或钽(Ta)。
功函数控制图案220可以位于栅电极210上，并且可以部分地填充沟槽105。功函数控制图案220可以布置在栅电极210与覆盖图案230之间。当在俯视图中观察时，功函数控制图案220可以与栅电极210交叠。例如，栅电极210和功函数控制图案220均可以在第二方向D2上延伸。功函数控制图案220可以覆盖栅电极210的顶表面。当在截面中观察时，功函数控制图案220的宽度可以大于栅电极210的宽度。功函数控制图案220的顶表面的水平高度可以低于衬底100的顶表面的水平高度。功函数控制图案220的功函数可以小于栅电极210的功函数。功函数控制图案220可以包括掺杂有N型杂质的材料。例如，功函数控制图案220可以包括掺杂有N型杂质的多晶硅。虽然未示出，但是可以在功函数控制图案220与栅电极210之间提供阻挡层。
覆盖图案230可以设置在栅极线GL上。覆盖图案230可以填充沟槽105的剩余部分。当在截面中观察时，覆盖图案230的宽度可以大于功函数控制图案220的宽度。覆盖图案230的顶表面可以与衬底100的顶表面共面。例如，覆盖图案230的顶表面所在的水平高度可以与衬底100的顶表面的水平高度相同。覆盖图案230可以包括氧化硅层、氮化硅层或氮氧化硅层。覆盖图案230可以具有与有源区ACT和器件隔离层110接触的相对的侧表面。
栅极介电层240可以沿着沟槽105的表面设置。栅极介电层240可以沿着沟槽105延伸，并且可以接触栅极线GL和覆盖图案230的侧表面。栅极介电层240可以布置在栅极线GL与有源区ACT之间、栅极线GL与器件隔离层110之间、覆盖图案230与有源区ACT之间以及覆盖图案230与器件隔离层110之间。布置在覆盖图案230与有源区ACT之间的栅极介电层240可以用作减小覆盖图案230与有源区ACT之间的应力的缓冲件。栅极介电层240可以包括氧化物、氮化物或氮氧化物。
栅极介电层240可以包括厚度彼此不同的区段。例如，栅极介电层240可以包括第一区段242、第二区段244和第三区段246。第一区段242可以是栅极介电层240的形成在栅电极210与沟槽105之间的第一部分。第一区段242可以具有第一厚度T1。第二区段244可以是栅极介电层240的形成在覆盖图案230与沟槽105之间的第二部分。第二区段244可以具有第二厚度T2。第二厚度T2可以小于第一厚度T1。例如，第二厚度T2可以是第一厚度T1的约40％至约60％。第三区段246可以是栅极介电层240的形成在功函数控制图案220与沟槽105之间的第三部分。第三区段246可以布置在第一区段242与第二区段244之间。第三区段246可以具有第三厚度T3。第三厚度T3可以不同于第一厚度T1和第二厚度T2。第三厚度T3可以小于第一厚度T1并且等于或大于第二厚度T2。例如，第三厚度T3可以是第一厚度T1的约60％至约80％。
返回参考图1和图2，第一掺杂区SD1和第二掺杂区SD2可以设置在每条栅极线GL的相对侧的有源区ACT中。第一掺杂区SD1和第二掺杂区SD2可以从衬底100的顶表面延伸到衬底100中。第一掺杂区SD1和第二掺杂区SD2的导电类型可以不同于衬底100的导电类型。例如，当衬底100是P型时，第一掺杂区SD1和第二掺杂区SD2可以是N型。第一掺杂区SD1和第二掺杂区SD2可以分别对应于源区或漏区。
第一层间介电层300可以设置在衬底100和器件隔离层110上。第一层间介电层300可以包括氧化硅层、氮化硅层或氮氧化硅层。
位线BL可以设置在第一层间介电层300上。位线BL可以通过穿透第一层间介电层300的第一接触400连接到第一掺杂区SD1。位线BL可以包括导电材料，例如金属或掺杂硅。第一接触400可以是位线接触。第一接触400可以将第一掺杂区SD1电连接到位线BL。虽然未示出，但是第一接触400可以具有第一接触400的一部分(例如，下部)凹陷到衬底100中的结构。例如，第一接触400的底表面可以低于衬底100的顶表面。
第二层间介电层500可以设置在第一层间介电层300和位线BL上。第二层间介电层500可以覆盖位线BL。第二层间介电层500可以包括氧化硅层、氮化硅层或氮氧化硅层。
衬底100上可以设置有第二接触600，第二接触600穿透第一层间介电层300和第二层间介电层500并且接触第二掺杂区SD2。第二接触600可以包括导电材料，例如金属或掺杂硅。第二接触600可以是存储节点接触。第二接触600可以将第二掺杂区SD2电连接到电容器CA，这将在下面讨论。虽然未示出，但是第二接触600可以具有第二接触600的一部分(例如，下部)凹陷到衬底100中的结构。例如，第二接触600的底表面可以低于衬底100的顶表面。
第二层间介电层500可以在其上设置有连接到第二接触600的数据存储元件。例如，数据存储元件可以是包括第一电极820、第二电极840以及第一电极820与第二电极840之间的介电层830的电容器CA。第一电极820可以具有底部封闭的圆柱形形状。第二电极840可以覆盖第一电极820。第二电极840可以具有在由第一电极820的内侧壁形成的区域内延伸的部分。第一电极820和第二电极840可以均包括掺杂硅、金属或金属化合物。
支撑层700可以设置在第二电极840与第二层间介电层500之间。例如，支撑层700可以设置在介电层830与第二层间介电层500之间。支撑层700可以接触第一电极820的外侧壁的下表面，并且可以防止第一电极820坍塌。支撑层700可以包括介电材料。
根据本发明构思的一些示例性实施例，栅极介电层240可以以这样的方式配置，使得与覆盖图案230相邻的第二区段244可以设置为比与栅电极210相邻的第一区段242薄。因此，覆盖图案230可以相对扩展到足以有效地使接触(尤其是存储节点接触)彼此绝缘。相比之下，当栅极介电层240设置为具有均匀的厚度时，覆盖图案230的占据面积会减小，从而导致接触之间的绝缘不良。例如，覆盖图案230相对于栅极线GL的宽度增加的宽度可以改善第一接触400与第二接触600之间的绝缘。
此外，栅极介电层240可以以这样的方式配置，使得与功函数控制图案220相邻的第三区段246可以设置得比与栅电极210相邻的第一区段242薄。因此，功函数控制图案220可以相对扩展以控制功函数并且减小从栅极线GL流到掺杂区SD1和SD2的栅极感应漏极泄漏(GIDL)电流。例如，功函数控制图案220相对于栅电极210的宽度增加的宽度可以改善功函数的控制，并且减小从栅极线GL流到掺杂区SD1和SD2的GIDL电流。结果，根据本发明构思的半导体器件可以改善电特性。
图4A至图4D示出的截面图显示出根据本发明构思的一些示例实施例的制造栅极线结构的方法。半导体器件可以通过以下步骤制造：在衬底100上形成沟槽105；在沟槽105中形成栅极介电层240；在栅极介电层240上顺序地形成部分地填充沟槽105的栅电极210、功函数控制图案220和覆盖图案230，其中，功函数控制图案220布置在栅电极210与覆盖图案230之间；以及控制栅极介电层240在其不同的区段具有不同的厚度。适当时，在控制栅极介电层240的厚度之后可以进行下述步骤中的至少一个：形成栅电极210；形成覆盖图案230；以及在栅电极210与覆盖图案230之间形成功函数控制图案220。下面将结合图2、图3和图4A至图4D描述制造半导体器件的方法。
参考图2，可以在衬底100中形成器件隔离层110，以限定衬底100的有源区ACT。器件隔离层110可以包括氮化硅层、氧化硅层或氮氧化硅层。器件隔离层110可以形成为延伸到衬底100中。例如，器件隔离层110可以形成为在衬底100的顶表面下方延伸。可以在衬底100的有源区ACT中形成第二掺杂区SD2。可以采用离子注入工艺来形成第二掺杂区SD2。第二掺杂区SD2可以是掺杂有N型杂质的区域。
参考图4A，可以在衬底100中形成沟槽105。例如，可以在衬底100上形成掩模图案M，然后可以使用掩模图案M作为蚀刻掩模来蚀刻衬底100以形成沟槽105。为了附图简洁起见，图4A至4D示出了包括单个沟槽105的示例。沟槽105可以具有在第二方向D2上延伸的线性形状。沟槽105可以具有暴露器件隔离层110和有源区ACT的底表面。可以在执行蚀刻工艺之后去除掩模图案M。
参考图4B，可以在其中形成沟槽105的衬底100上形成初步栅极介电层235。初步栅极介电层235可以形成为具有第一厚度T1。可以使用热氧化工艺、原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺来形成初步栅极介电层235。初步栅极介电层235可以覆盖衬底100的顶表面，并且还覆盖沟槽105的底表面和内侧壁。初步栅极介电层235可以包括氧化硅层。
参考图4C，可以在沟槽105中形成栅电极210。栅电极210可以形成在其中形成初步栅极介电层235的沟槽105的下部中。例如，可以在其上形成有初步栅极介电层235的衬底100的整个表面上沉积导电材料(未示出)。导电材料可以填充沟槽105。可以使用化学气相沉积(CVD)等来沉积导电材料。导电材料可以包括金属，例如钨(W)、铜(Cu)、钛(Ti)或钽(Ta)。可以蚀刻沉积的导电材料以形成栅电极210。可以通过例如回蚀工艺来蚀刻导电材料。蚀刻工艺可以继续，直到栅电极210具有期望的厚度(例如，在竖直方向上的高度)。
在形成栅电极210后，初步栅极介电层(参见例如图4B的初步栅极介电层235)的一部分可以暴露于沟槽105中的第二暴露区域EA2。第二暴露区域EA2可以是沟槽105中的在栅电极210上方的空间。栅极介电层(参见例如图3的栅极介电层240)的第一区段242可以形成在栅电极210与沟槽105之间。第一区段242可以具有第一厚度T1。
可以在第二暴露区域EA2中形成具有第三厚度T3的初步栅极介电层235a。可以选择性地蚀刻初步栅极介电层(参见例如图4B的初步栅极介电层235)，以使其具有第三厚度T3。可以各向同性地蚀刻初步栅极介电层235。第三厚度T3可以小于第一厚度T1。例如，第三厚度T3可以是第一厚度T1的约60％至约80％。可以使用湿蚀刻工艺来减薄初步栅极介电层235，但是本发明构思不限于此。
或者，形成具有第三厚度T3的初步栅极介电层235a可以包括：去除暴露于第二暴露区域EA2的初步栅极介电层(参见例如图4B的初步栅极介电层235)；然后在沟槽105的第二暴露区域EA2中沉积介电层以使介电层具有第三厚度T3。
参考图4D，可以在栅电极210上形成功函数控制图案220。例如，可以在衬底100的整个表面上沉积多晶硅(未示出)。多晶硅可以填充沟槽105。可以使用化学气相沉积(CVD)等形成多晶硅。可以蚀刻沉积的多晶硅并且用N型杂质进行掺杂，以形成功函数控制图案220。可以通过回蚀工艺蚀刻功函数控制图案220。蚀刻工艺可以继续，直到功函数控制图案220具有期望的厚度(例如，在竖直方向上的高度)。栅电极210和功函数控制图案220可以构成栅极线GL。
在形成功函数控制图案220后，初步栅极介电层(参见例如图4C的初步栅极介电层235a)的一部分可以暴露于沟槽105中的第一暴露区域EA1。第一暴露区域EA1可以是沟槽105中的在功函数控制图案220上方的空间。可以在功函数控制图案220与沟槽105之间形成栅极介电层(参见例如图3的栅极介电层240)的第三区段246。第三区段246可以具有第三厚度T3。
可以在第一暴露区域EA1中形成具有第二厚度T2的初步栅极介电层235b。可以选择性地蚀刻暴露于第一暴露区域EA1的初步栅极介电层(例如，参见图4C的初步栅极介电层235a)，以使其具有第二厚度T2。可以各向同性地蚀刻初步栅极介电层235a。第二厚度T2可以小于第一厚度T1和第三厚度T3。例如，第二厚度T2可以是第一厚度T1的约40％至约60％。可以使用湿蚀刻工艺来减薄初步栅极介电层235a，但是本发明构思不限于此。
或者，形成具有第二厚度T2的初步栅极介电层235b可以包括：去除暴露于第一暴露区域EA1的初步栅极介电层(参见例如图4C的初步栅极介电层235a)；然后在沟槽105的第一暴露区域EA1中沉积介电层以使介电层具有第二厚度T2。
返回参考图3，可以在沟槽105中形成覆盖图案230。例如，可以通过在衬底100的整个表面上形成覆盖层，然后可以对覆盖层执行平坦化工艺，来形成覆盖图案230。覆盖图案230可以包括氮化硅层、氧化硅层和氮氧化硅层中的一种。在该步骤中，平坦化工艺可以从衬底100的顶表面去除初步栅极介电层235b的一部分，并且剩余的初步栅极介电层235b可以形成为栅极介电层240的第二区段244，这将在下面讨论。因此，栅极介电层240可以形成在栅极线GL与有源区(参见例如图2的有源区ACT)之间和/或栅极线GL与器件隔离层(参见例如图2的器件隔离层110)之间。可以执行蚀刻工艺(例如，平坦化工艺)以暴露器件隔离层110的顶表面和有源区ACT的顶表面。
如上所述，栅极介电层240可以包括厚度彼此不同的区段。栅极介电层240可以包括第一区段242、第二区段244和第三区段246。第一区段242可以是栅极介电层240的第一部分，其中，第一部分形成在栅电极210与沟槽105之间。第一区段242可以具有第一厚度T1。第二区段244可以是栅极介电层240的第二部分，其中，第二部分形成在覆盖图案230与沟槽105之间。第二区段244可以具有第二厚度T2。第二厚度T2可以小于第一厚度T1。例如，第二厚度T2可以是第一厚度T1的约40％至约60％。第三区段246可以是栅极介电层240的第三部分，其中，第三部分形成在功函数控制图案220与沟槽105之间。第三区段246可以布置在第一区段242与第二区段244之间。第三区段246可以具有第三厚度T3。第三厚度T3可以小于第一厚度T1并且大于第二厚度T2。例如，第三厚度T3可以是第一厚度T1的约60％至约80％。
返回参考图2，衬底100可以经历离子注入工艺，以在两条相邻的栅极线GL之间的区域中形成第一掺杂区SD1。第一掺杂区SD1可以被掺杂为具有与第二掺杂区SD2的导电类型相同的N型导电类型。第一掺杂区SD1可以比第二掺杂区SD2进一步地延伸到衬底100中。
可以在衬底100上形成第一层间介电层300。可以使用化学气相沉积(CVD)等形成第一层间介电层300。可以将第一层间介电层300分地图案化以形成接触孔(未示出)，接触孔限定了形成第一接触400的区域，这将在下面讨论。可以在第一层间介电层300上沉积填充接触孔的导电材料，然后图案化，以形成第一接触400和位线BL。第一接触400可以是位线接触。第一接触400可以将第一掺杂区SD1电连接到位线BL。虽然未示出，但是第一接触400可以具有其中第一接触400的一部分(例如，下部)凹陷到衬底100中的结构。此外，虽然未示出，但是可以形成间隔物来覆盖位线BL的侧壁。
可以在第一层间介电层300上形成第二层间介电层500，并且可以形成第二接触600以穿透第二层间介电层500和第一层间介电层300。第二接触600可以是存储节点接触。第二接触600可以将第二掺杂区SD2电连接到电容器CA，这将在下面讨论。虽然未示出，但是第二接触600可以具有其中第二接触600的一部分(例如，下部)凹陷到衬底100中的结构。
可以在第二层间介电层500上形成支撑层700。可以使用化学气相沉积(CVD)等形成支撑层700。可以形成第一电极820以穿透支撑层700并且与第二接触600连接。可以形成介电层830以共形地覆盖第一电极820，并可以形成第二电极840以覆盖介电层830，结果可以形成电容器CA。根据本发明构思的一些示例实施例，上述工艺可以制造半导体器件。
图5示出了显示出根据本发明构思的一些示例实施例的栅极线结构GLSa的截面图。栅极线结构GLSa可以包括栅电极210、功函数控制图案220、覆盖图案230和栅极介电层240a。在下面的实施例中，与参考图2和图3讨论的栅极线结构GLS的栅电极210、功函数控制图案220和覆盖图案230相同或相似的组件将被分配相同的附图标记，并且将省略重复的解释。
栅极线结构GLSa的栅极介电层240a可以包括第一区段242a和第二区段244a。第一区段242a可以设置在栅电极210与沟槽105之间以及功函数控制图案220与沟槽105之间。第一区段242a可以具有上面讨论的第一厚度T1。第二区段244可以设置在覆盖图案230与沟槽105之间。第二区段244a可以具有与上面讨论的第三厚度T3相同的第二厚度T2a。例如，第二厚度T2a可以是第一厚度T1的约60％至约80％。
图6示出了显示出根据本发明构思的一些示例实施例的栅极线结构GLSb的截面图。栅极线结构GLSb可以包括栅电极210、功函数控制图案220、覆盖图案230和栅极介电层240。栅极介电层240可以包括具有第一厚度T1的第一区段242、具有第二厚度T2的第二区段244和具有第三厚度T3的第三区段246。在下面的实施例中，与参考图2和图3讨论的栅极线结构GLS的栅电极210、功函数控制图案220、覆盖图案230和栅极介电层240相同或相似的组件将被分配相同的附图标记，并且将省略重复的解释。
栅极线结构GLSb还可以包括衬垫层250。衬垫层250可以设置为位于沟槽105中并且围绕功函数控制图案220。例如，衬垫层250可以设置在栅电极210与功函数控制图案220之间以及功函数控制图案220与栅极介电层240的第三区段246之间。例如，衬垫层250可以覆盖功函数控制图案220的底表面和侧表面。衬垫层250可以具有厚度Tb，并且厚度Tb和第三厚度T3的总和可以与第一区段242的第一厚度T1相同。衬垫层250可以包括金属或金属氮化物。
图7示出了显示出根据本发明构思的一些示例实施例的栅极线结构GLSc的截面图。栅极线结构GLSc可以包括栅电极210、功函数控制图案220、覆盖图案230和栅极介电层240。栅极介电层240可以包括具有第一厚度T1的第一区段242、具有第二厚度T2的第二区段244和具有第三厚度T3的第三区段246。在下面的实施例中，与参考图2和图3讨论的栅极线结构GLS的栅电极210、功函数控制图案220、覆盖图案230和栅极介电层240相同或相似的组件将被分配相同的附图标记，并且将省略重复的解释。
栅极线结构GLSc还可以包括阻挡层260。阻挡层260可以设置为覆盖沟槽105的内侧壁的下部并且围绕栅电极210。例如，阻挡层260可以覆盖栅电极210的底表面和侧表面。阻挡层260可以包括氧化物或氮化物。
图8示出了显示出根据本发明构思的一些示例实施例的栅极线结构GLSd的截面图。栅极线结构GLSd可以包括栅电极210、覆盖图案230和栅极介电层240a。在随后的实施例中，与参考图2和图3讨论的栅极线结构GLS的组分以及参考图5讨论的栅极线结构GLSa的组件相同或相似的组件将被分配相同的附图标记，并且将省略重复的解释。栅极线结构GLSd可以不包括功函数控制图案。
栅极介电层240a可以包括氧化物、氮化物或氮氧化物。栅极介电层240a可以包括厚度彼此不同的区段。例如，栅极介电层240a可以包括第一区段242a和第二区段244a。第一区段242a可以是栅极介电层240a的形成在栅电极210与沟槽105之间的第一部分。第一区段242a可以具有第一厚度T1a。第二区段244a可以是栅极介电层240a的形成在覆盖图案230与沟槽105之间的第二部分。第二区段244a可以具有第二厚度T2a。第二厚度T2a可以小于第一厚度T1a。例如，第二厚度T2a可以是第一厚度T1a的约40％至约60％。
根据本发明构思的一些示例实施例，可以提供具有改善的电特性的半导体器件及其制造方法。
本发明构思的效果不限于上述效果。根据前面的描述和附图，本领域技术人员显然将理解到以上未提及的其他效果。
本文呈现的这些实施例是为了便于理解本发明构思，并且不应该限制本发明构思的范围，并且本发明构思旨在覆盖各种组合、修改和变化。本发明构思的技术保护范围将由所附权利要求的技术精神来限定，并且旨在包括实质上落入本发明精神和范围内的所有修改和等同物，而不受所附权利要求中的文字描述的限制。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
衬底，所述衬底具有沟槽；
栅极介电层，所述栅极介电层覆盖所述沟槽的表面；
栅电极，所述栅电极填充所述沟槽的下部；
覆盖图案，所述覆盖图案在所述沟槽中位于所述栅电极上；以及
功函数控制图案，所述功函数控制图案在所述沟槽中位于所述栅电极与所述覆盖图案之间，
其中，所述栅极介电层包括：
第一区段，所述第一区段设置在所述栅电极与所述沟槽之间并且具有第一厚度；以及
第二区段，所述第二区段设置在所述覆盖图案与所述沟槽之间并且具有第二厚度，所述第二厚度小于所述第一厚度。
2.根据权利要求1所述的半导体器件，其中，所述栅极介电层还包括：
第三区段，所述第三区段设置在所述功函数控制图案与所述沟槽之间并且具有第三厚度，
其中，所述第三厚度不同于所述第一厚度和所述第二厚度。
3.根据权利要求2所述的半导体器件，其中，所述第三厚度小于所述第一厚度并且等于或大于所述第二厚度。
4.根据权利要求3所述的半导体器件，
其中，所述第二厚度是所述第一厚度的40％至60％，并且
其中，所述第三厚度是所述第一厚度的60％至80％。
5.根据权利要求2所述的半导体器件，所述半导体器件还包括：
衬垫层，所述衬垫层在所述沟槽中围绕所述功函数控制图案，
其中，所述衬垫层的厚度和所述第三厚度之和等于所述第一厚度。
6.根据权利要求2所述的半导体器件，其中，所述第三厚度等于所述第二厚度。
7.根据权利要求6所述的半导体器件，其中，所述第二厚度是所述第一厚度的60％至80％。
8.根据权利要求1所述的半导体器件，所述半导体器件还包括阻挡层，所述阻挡层在所述沟槽中围绕所述栅电极。
9.根据权利要求1所述的半导体器件，其中，所述功函数控制图案的功函数小于所述栅电极的功函数。
10.根据权利要求1所述的半导体器件，其中，所述功函数控制图案包括掺杂有N型杂质的材料。
11.根据权利要求1所述的半导体器件，
其中，所述功函数控制图案包括掺杂有N型杂质的多晶硅，并且
其中，所述栅电极包括钽、铜、钨和钛中的一种。
12.一种制造半导体器件的方法，所述方法包括：
在衬底中形成沟槽；
在所述沟槽中形成具有第一厚度的初步栅极介电层；
在所述沟槽中在所述初步栅极介电层上顺序地形成栅电极、功函数控制图案和覆盖图案，其中，所述功函数控制图案形成在所述栅电极与所述覆盖图案之间；以及
控制所述初步栅极介电层以形成栅极介电层，所述栅极介电层在所述栅极介电层的不同部分具有各不相同的厚度，
其中，控制所述初步栅极介电层以形成所述栅极介电层包括：
在形成所述栅电极和所述功函数控制图案之后在所述沟槽中形成的第一暴露区域中，形成所述栅极介电层的具有第二厚度的第一部分，所述第二厚度小于所述第一厚度。
13.根据权利要求12所述的方法，其中，形成所述栅极介电层的具有所述第二厚度的第一部分包括：选择性地蚀刻所述初步栅极介电层的暴露于所述第一暴露区域的部分。
14.根据权利要求12所述的方法，其中，形成所述栅极介电层的具有所述第二厚度的第一部分包括：
去除所述初步栅极介电层的暴露于所述第一暴露区域的部分；以及
在去除了所述初步栅极介电层的暴露于所述第一暴露区域的部分的所述沟槽中的位置处，沉积介电层以使所述介电层具有所述第二厚度。
15.根据权利要求12所述的方法，其中，控制所述初步栅极介电层以形成所述栅极介电层还包括：
在形成所述栅电极之后在所述沟槽中形成的第二暴露区域中，蚀刻所述初步栅极介电层以形成所述栅极介电层的具有第三厚度的第二部分，所述第三厚度小于所述第一厚度。
16.根据权利要求15所述的方法，
其中，所述第二暴露区域包含所述第一暴露区域，并且
其中，所述第二厚度小于所述第三厚度。
17.根据权利要求16所述的方法，
其中，所述第二厚度是所述第一厚度的40％至60％，并且
其中，所述第三厚度是所述第一厚度的60％至80％。
18.根据权利要求12所述的方法，
其中，所述功函数控制图案包括掺杂有N型杂质的多晶硅，并且
其中，所述栅电极包括钽、铜、钨和钛中的一种。
19.一种半导体器件，所述半导体器件包括：
器件隔离层，所述器件隔离层限定衬底的有源区；以及
栅极线结构，所述栅极线结构与所述有源区相交并且掩埋在所述衬底的沟槽中，
其中，所述栅极线结构包括：
栅电极，所述栅电极填充所述沟槽的下部；
功函数控制图案，所述功函数控制图案在所述沟槽中位于所述栅电极上；
覆盖图案，所述覆盖图案在所述沟槽中位于所述功函数控制图案上；以及
栅极介电层，所述栅极介电层沿着所述沟槽的表面延伸，并且覆盖所述栅电极、所述功函数控制图案和所述覆盖图案的侧表面，
其中，所述栅极介电层包括：
第一区段，所述第一区段设置在所述栅电极与所述沟槽之间并且具有第一厚度；
第二区段，所述第二区段设置在所述覆盖图案与所述沟槽之间并且具有第二厚度，所述第二厚度小于所述第一厚度；以及
第三区段，所述第三区段设置在所述功函数控制图案与所述沟槽之间并且具有第三厚度，所述第三厚度大于所述第二厚度。
20.根据权利要求19所述的半导体器件，
其中，所述第二厚度是所述第一厚度的40％至60％，并且
其中，所述第三厚度是所述第一厚度的60％至80％。
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