CN113517232A - 半导体器件结构及制备方法 - Google Patents
半导体器件结构及制备方法 Download PDFInfo
- Publication number
- CN113517232A CN113517232A CN202110774378.7A CN202110774378A CN113517232A CN 113517232 A CN113517232 A CN 113517232A CN 202110774378 A CN202110774378 A CN 202110774378A CN 113517232 A CN113517232 A CN 113517232A
- Authority
- CN
- China
- Prior art keywords
- layer
- word line
- area
- conductive layer
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000002360 preparation method Methods 0.000 title abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 70
- 239000004020 conductor Substances 0.000 claims description 44
- 239000000463 material Substances 0.000 claims description 42
- 229910052751 metal Inorganic materials 0.000 claims description 40
- 239000002184 metal Substances 0.000 claims description 40
- 230000004888 barrier function Effects 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 14
- 239000003989 dielectric material Substances 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 8
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 17
- 230000002093 peripheral effect Effects 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 230000000903 blocking effect Effects 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明公开了一种半导体器件结构及制备方法，半导体器件结构的制备方法包括：提供衬底，所述衬底包括第一区域及与所述第一区域相邻接的第二区域；于所述衬底内形成字线沟槽，所述字线沟槽贯穿所述第一区域及所述第二区域；于所述字线沟槽内形成埋入式栅极字线，所述栅极字线包括字线导电层，所述字线导电层贯穿所述第一区域及所述第二区域，且位于所述第二区域的所述字线导电层的厚度大于位于第一区域的所述字线导电层的厚度，以形成台阶状的字线导电层，在完成制备埋入式栅极字线后可以确保形成在第二区域的第一互连孔能够暴露出字线导电层，从而确保埋入式栅极字线可以顺利电引出，为DRAM提供导电通路的同时，也保留了减少栅极泄露的优势。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件结构及制备方法。
背景技术
随着半导体存储技术的快速发展，市场对半导体存储产品的存储能力和功能尺寸提出了更高的要求。对于动态随机存储器(Dynamic Random Access Memory，简称：DRAM)来说，随着DRAM的功尺寸不断缩放，利用两种功函数材料制备新型的混合埋入式栅极字线结构的导电层，从而减小埋入式栅极字线引起的栅极诱导漏极泄露(Gate induced drainleakage，GIDL)问题，提高晶体管性能。
然而，对新型混合埋入式栅极字线刻蚀的导电层刻蚀时，因包含有两种功函数材料导电层，形成互连孔的刻蚀速率发生改变，在形成埋入式栅极字线电引出的互连孔时会导致埋入式栅极字线上的互连孔未被完全打开，从而导致埋入式栅极字线不能与外围电路结构形成电连接，会使得DRAM性能失效。
发明内容
基于此，有必要针对上述背景技术中的问题，提供一种半导体器件结构及制备方法，解决包含有两种功函数材料导电层的新型混合埋入式栅极字线上的互连孔未被完全打开的问题，使DRAM恢复性能的同时，保留减少栅极泄露的优势。
为解决上述技术问题，本申请的第一方面提出一种半导体器件结构的制备方法，包括：
提供衬底，所述衬底包括第一区域及与所述第一区域相邻接的第二区域；
于所述衬底内形成字线沟槽，所述字线沟槽贯穿所述第一区域及所述第二区域；
于所述字线沟槽内形成埋入式栅极字线，所述栅极字线包括字线导电层，所述字线导电层贯穿所述第一区域及所述第二区域，且位于所述第二区域的所述字线导电层的厚度大于位于所述第一区域的所述字线导电层的厚度。
在其中一个实施例中，所述衬底内形成有若干个浅沟槽隔离结构，所述浅沟槽隔离结构于所述衬底内隔离出多个呈阵列排布的有源区；所述有源区沿第一方向延伸，所述埋入式栅极字线沿第二方向延伸，所述第二方向与所述第一方向斜交。
在其中一个实施例中，所述于所述字线沟槽内形成埋入式栅极字线包括：
于所述字线沟槽的底部及侧壁形成栅氧化层；
于所述栅氧化层的表面及所述衬底上形成金属阻挡材料层；
于所述金属阻挡材料层的表面形成第一导电材料层，所述第一导电材料层填满所述字线沟槽，并延伸至所述衬底上；
去除位于所述衬底上的所述第一导电材料层及位于所述衬底上的所述金属阻挡材料层，并对位于所述第一区域的所述第一导电材料层及位于所述第一区域的所述金属阻挡材料层进行回刻，以得到金属阻挡层及第一导电层；位于所述第一区域的所述金属阻挡层的上表面及位于所述第一区域的所述第一导电层的上表面均低于所述衬底的上表面，且位于所述第二区域的所述第一导电层的上表面高于位于所述第一区域的所述第一导电层的上表面；
于所述第一导电层上形成填充介质层，所述填充介质层填满所述字线沟槽。
在其中一个实施例中，
形成所述填充介质层后，所述填充介质层的上表面与所述衬底的上表面及位于所述第二区域的所述第一导电层的上表面均相平齐。
在其中一个实施例中，
形成所述第一导电层之后，且形成所述填充介质层之前还包括：
于所述第一导电层的上表面形成第二导电材料层，所述第二导电材料覆盖所述第一区域及所述第二区域；
对所述第二导电材料层进行回刻，以使得所述第二导电材料层的上表面低于所述字线沟槽的上表面；
于所述第一导电层上形成填充介质层包括：
于保留的所述第二导电材料层的上表面形成填充介质材料层；
去除部分所述填充介质材料层，使得保留的所述填充介质材料层的上表面与位于所述第二区域的所述第一导电层的上表面相平齐；
去除部分所述填充介质材料层的同时还包括：去除位于所述第二区域的所述第二导电材料层，以得到第二导电层。
在其中一个实施例中，所述第二导电层的厚度小于位于所述第一区域的所述第一导电层与位于所述第二区域的所述第一导电层的上表面高度差；所述第二导电层与所述第一导电层共同构成所述字线导电层。
在其中一个实施例中，所述于所述字线沟槽内形成埋入式栅极字线之后还包括：
于所述衬底上形成覆盖介质层，所述覆盖介质层至少覆盖所述第二区域；
于所述第二区域的所述覆盖介质内形成第一互连孔，所述第一互连孔暴露出位于所述第二区域的所述字线导电层；
于所述第一互连孔内形成互连结构，所述互连结构与所述字线导电层相接触。
在其中一个实施例中，所述覆盖介质层内形成有位线，所述位线沿第三方向延伸，所述第三方向与所述第一方向及所述第二方向均相交；所述于所述衬底上形成覆盖介质层包括：
于所述衬底上形成第一覆盖介质层，所述第一覆盖介质层覆盖所述第一区域及所述第二区域；
于所述第一覆盖介质层内形成开口，所述开口暴露出所述第一区域；
于所述开口内形成若干条平行间隔排布的所述位线；
形成第二覆盖介质层，所述第二覆盖介质层位于所述第一覆盖介质层的上表面，且填满相邻所述位线之间的间隙；所述第二覆盖介质层与所述第一覆盖介质层共同构成所述覆盖介质层。
本申请的第二方面提出一种半导体器件结构，包括：
衬底，所述衬底包括第一区域及与所述第一区域相邻接的第二区域；
字线沟槽，位于所述衬底内，所述字线沟槽贯穿所述第一区域及所述第二区域；
埋入式栅极字线，所述栅极字线包括字线导电层，所述字线导电层贯穿所述第一区域及所述第二区域，且位于所述第二区域的所述字线导电层的厚度大于位于所述第一区域的所述字线导电层的厚度。
在其中一个实施例中，所述栅极字线还包括栅氧化层、金属阻挡层、第一导电层及填充介质层，所述栅氧化层位于所述字线沟槽的底部及侧壁；所述金属阻挡层位于部分所述栅氧化层的表面；所述第一导电层位于金属阻挡层的表面，并填充部分所述字线沟槽；位于所述第一区域的所述金属阻挡层的上表面及位于所述第一区域的所述第一导电层的上表面均低于所述衬底的上表面，且位于所述第二区域的所述第一导电层的上表面高于位于所述第一区域的所述第一导电层的上表面；所述填充介质层位于所述第一导电层上，且填满所述字线沟槽。
在其中一个实施例中，所述填充介质层的上表面与所述衬底的上表面及位于所述第二区域的所述第一导电层的上表面均相平齐。
在其中一个实施例中，所述栅极字线还包括第二导电层，所述第二导电层位于所述第一区域的所述第一导电层的表面；所述填充介质层位于所述第二导电层的表面。
在其中一个实施例中，所述第二导电层的厚度小于位于所述第一区域的所述第一导电层与位于所述第二区域的所述第一导电层的上表面高度差；所述第二导电层与所述第一导电层共同构成所述字线导电层。
在其中一个实施例中，还包括：
覆盖介质层，位于所述衬底上，所述覆盖介质层至少覆盖所述第二区域；
第一互连孔，位于所述第二区域的所述覆盖介质层内，所述第一互连孔暴露出位于所述第二区域的所述字线导电层；
互连结构，填满所述第一互连孔，所述互连结构与所述字线导电层相接触。
在其中一个实施例中，所述覆盖介质层包括第一覆盖介质层及第二覆盖介质层；所述第一覆盖介质层内形成有开口，所述开口暴露出所述第一区域，所述开口内形成有若干条平行间隔排布的位线，所述位线沿第三方向延伸，所述第三方向与所述第一方向及所述第二方向均相交；所述第二覆盖介质层位于所述第一覆盖介质层的上表面，且填满相邻所述位线之间的间隙。
于上述实施例提供的半导体器件结构及制备方法中，衬底包括第一区域及与第一区域相邻接的第二区域；于提供的衬底内形成字线沟槽，字线沟槽贯穿第一区域及第二区域；于字线沟槽内形成埋入式栅极字线，栅极字线包括字线导电层，字线导电层贯穿第一区域及第二区域，且位于第二区域的字线导电层的厚度大于位于第一区域的字线导电层的厚度，以形成台阶状的字线导电层，在完成制备埋入式栅极字线后可以确保形成在第二区域的用于埋入式栅极字线电引出的第一互连孔能够暴露出字线导电层，从而确保埋入式栅极字线可以顺利电引出，为DRAM提供导电通路的同时，也保留了减少栅极泄露的优势。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。
图1为本申请一实施例中提供的半导体器件结构的制备方法的流程示意图；
图2-3为本申请一实施例中提供的形成字线沟槽后所得结构的结构示意图；其中，图2为形成字线沟槽后所得结构的俯视图，图3为图2的截面结构示意图，图3中的(a)图为沿图2中AA’方向截取的局部截面结构示意图，图3中的(b)图为沿图2中BB’方向截取的局部截面结构示意图；
图4为本申请一实施例中提供的形成栅极氧化层后所得结构的结构示意图，其中，图4为图2的截面结构示意图，图4中的(a)图为沿图2中AA’方向截取的局部截面结构示意图，图4中的(b)图为沿图2中BB’方向截取的局部截面结构示意图；
图5为本申请一实施例中提供的形成金属阻挡材料层后所得结构的结构示意图，其中，图5中的(a)图为沿图2中AA’方向截取的局部截面结构示意图，图5中的(b)图为沿图2中BB’方向截取的局部截面结构示意图；
图6为本申请一实施例中提供的形成第一导电材料层后所得结构的结构示意图，其中，图6中的(a)图为沿图2中AA’方向截取的局部截面结构示意图，图6中的(b)图为沿图2中BB’方向截取的局部截面结构示意图；
图7为本申请一实施例中提供的于位于第二区域的第二导电材料层上形成光刻胶层后所得结构的结构示意图，其中，图7中的(a)图为沿图2中AA’方向截取的局部截面结构示意图，图7中的(b)图为沿图2中BB’方向截取的局部截面结构示意图；
图8为本申请一实施例中提供的基于光刻胶层去除部分的第一导电材料层和金属阻挡材料层得到第一导电层和金属阻挡层的结构示意图，其中，图8中的(a)图为沿图2中AA’方向截取的局部截面结构示意图，图8中的(b)图为沿图2中BB’方向截取的局部截面结构示意图；
图9为本申请一实施例中提供的去除光刻胶层后所得结构的结构示意图，其中，图9中的(a)图为沿图2中AA’方向截取的局部截面结构示意图，图9中的(b)图为沿图2中BB’方向截取的局部截面结构示意图；
图10为本申请一实施例中提供的形成第二导电材料层后所得结构的结构示意图，其中，图10中的(a)图为沿图2中AA’方向截取的局部截面结构示意图，图10中的(b)图为沿图2中BB’方向截取的局部截面结构示意图；
图11为本申请一实施例中提供的回刻第二导电材料层后所得结构的结构示意图，其中，图11中的(a)图为沿图2中AA’方向截取的局部截面结构示意图，图11中的(b)图为沿图2中BB’方向截取的局部截面结构示意图；
图12为本申请一实施例中提供的形成填充介质材料层后所得结构的结构示意图，其中，图12中的(a)图为沿图2中AA’方向截取的局部截面结构示意图，图12中的(b)图为沿图2中BB’方向截取的局部截面结构示意图；
图13为本申请一实施例中提供的去除部分填充介质材料层和部分第二导电材料层后所得结构的结构示意图，其中，图13中的(a)图为沿图2中AA’方向截取的局部截面结构示意图，图13中的(b)图为沿图2中BB’方向截取的局部截面结构示意图；
图14为本申请一实施例中提供的形成位线和覆盖介质层后所得结构，沿图2中BB’方向截取的局部截面结构示意图；
图15为本申请一实施例中提供的形成第一互连孔后所得结构的结构示意图，其中，图15中的(a)图为沿图2中BB’方向截取的局部截面结构示意图，图15中的(b)图为外围电路区域的截面结构示意图。
附图标记说明：10-衬底，11-浅沟槽隔离结构，12-有源区，13-字线沟槽；
20-埋入式栅极字线，21-栅氧化层，22-金属阻挡层，221-金属阻挡材料层；
23-字线导电层，231-第一导电层，2311-第一导电材料层，232-第二导电层，2321-第二导电材料层；
24-填充介质层，241-填充介质材料层；
30-位线，31-第一位线导电层，32-第二位线导电层，33-位线绝缘层；
40-覆盖介质层，41-第一覆盖介质层，42-第二覆盖介质层，50-第一互连孔，51-光刻胶层，60-第二互连孔。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述申请的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本申请的范围。
在现有技术制备形成有互连孔的新型混合埋入式栅极字线过程中，为防止出现互连孔未被打开的问题，可采取提高制备互连孔的刻蚀速率；但提高刻蚀速率时，外围电路上的互连孔同样会增加刻蚀深度，从而导致器件性能出现MOS管结泄露的问题。因此，本发明提供一种半导体器件结构及制备方法，解决因两种功函数材料导致互连孔未被完全打开的问题，同时也规避了MOS管可能出现结泄露的因素。
在本申请的一个实施例中，如图1所示，提供了一种半导体器件结构的制备方法，包括如下步骤：
步骤S10：提供衬底，衬底包括第一区域及与第一区域相邻接的第二区域；
步骤S20：于衬底内形成字线沟槽，字线沟槽贯穿第一区域及第二区域；
步骤S30：于字线沟槽内形成埋入式栅极字线，栅极字线包括字线导电层，字线导电层贯穿第一区域及第二区域，且位于第二区域的字线导电层的厚度大于位于第一区域的字线导电层的厚度。
于上述实施例提供的半导体器件结构的制备方法中，衬底包括第一区域及与第一区域相邻接的第二区域；于提供的衬底内形成字线沟槽，字线沟槽贯穿第一区域及第二区域；于字线沟槽内形成埋入式栅极字线，栅极字线包括字线导电层，字线导电层贯穿第一区域及第二区域，且位于第二区域的字线导电层的厚度大于位于第一区域的字线导电层的厚度，以形成台阶状的字线导电层，在完成制备埋入式栅极字线后可以确保形成在第二区域的用于埋入式栅极字线电引出的第一互连孔能够暴露出字线导电层，从而确保埋入式栅极字线可以顺利电引出，为DRAM提供导电通路的同时，也保留了减少栅极泄露的优势。
在一个实施例中，如图2和图3所示，步骤S10中提供的衬底10内形成有若干个浅沟槽隔离结构11，浅沟槽隔离结构11于衬底10内隔离出多个呈阵列排布的有源区12；有源区12沿第一方向延伸，步骤S20中形成于衬底10内的字线沟槽13沿第二方向延伸，第二方向与第一方向斜交。
作为示例，浅沟槽隔离结构11的材质可以包括但不仅限于氧化硅、氮化硅等等；衬底11可以包括但不仅限于硅衬底。第一方向与第二方向具有大于0°且小于等于90°的夹角，譬如，第一方向与第二方向的夹角可以为10°、20°、30°、45°、50°、60°、70°或80°等等。
为了便于阐述清楚本发明实施方案，后续的截面示意图均沿图2中AA’方向和BB’方向截取，对应的俯视图并不基于图2的俯视图示意。
在一个实施例中，步骤S30：于字线沟槽13内形成埋入式栅极字线20包括如下步骤：
步骤S31：于字线沟槽13的底部及侧壁形成栅氧化层21，如图4所示；
步骤S32：于栅氧化层13的表面及衬底10上形成金属阻挡材料层221，如图5所示；
步骤S33：于金属阻挡材料层221的表面形成第一导电材料层2311，第一导电材料层2311填满字线沟槽13，并延伸至衬底10上，如图6所示；
步骤S34：去除位于衬底10上的第一导电材料层2311及位于衬底上的金属阻挡材料层221，并对位于第一区域A的第一导电材料层2311及位于第一区域A的金属阻挡材料层221进行回刻，以得到金属阻挡层22及第一导电层231，如图9所示；位于第一区域A的金属阻挡层22的上表面及位于第一区域A的第一导电层231的上表面均低于衬底10的上表面，且位于第二区域B的第一导电层231的上表面高于位于第一区域A的第一导电层231的上表面，即位于第二区域B的第一导电层231的厚度大于位于第二区域B的第一导电层231的厚度，第一导电层231呈台阶状，便于在制备第一互连孔时在不改变刻蚀速率的前提下，位于第二区域B的第一导电层231也能够被贯穿，经由互连结构(图中未示出)与外围电路的MOS管结构连通。
具体地，如图7至图9所示，于位于第二区域B的第一导电材料层2311上形成光刻胶层51，并基于光刻胶层51对第一导电材料层2311及金属阻挡材料层221进行回刻，得到金属阻挡层22及第一导电层231后，再去除光刻胶层51。
步骤S35：于第一导电层231上形成填充介质层24，填充介质层24填满字线沟槽13。
作为示例，栅氧化层21的材料可以包括但不仅限于氧化硅或氮化硅，可以采用原子层沉积工艺、等离子蒸汽沉积工艺(Chemical Vapor Deposition，CVD)或快速热氧化工艺(Rapid Thermal Oxidation，RTO)形成栅氧化层21。金属阻挡层22的材质可以包括但不仅限于氧化硅、氮化硅或氮氧化硅等等；第一导电层231的材质可以包括但不仅限于As(砷)或B(硼)掺杂的硅、P(磷)或As掺杂的锗、W(钨)、Ti(钛)、TiN(氮化钛)或Au(金)。
在一个实施例中，步骤S34：形成第一导电层231之后，且在步骤S35：形成填充介质层24之前还包括如下步骤：
步骤S341：于第一导电层231的上表面形成第二导电材料层2321，第二导电材料覆盖第一区域A及第二区域B，如图10所示；
步骤S342：对第二导电材料层2321进行回刻，以使得第二导电材料层2321的上表面低于字线沟槽13的上表面，如图11所示。回刻后保留的第二导电材料层2321同样呈现台阶状，位于第二区域B的第二导电材料层2321的上表面高于位于第一区域A的第二导电材料层2321的上表面。
在一个实施例中，步骤S35：形成填充介质层24包括如下步骤：
步骤S351：于保留的第二导电材料层2321的上表面形成填充介质材料层241，如图12所示；
步骤S352：去除部分填充介质材料层241，使得保留的填充介质材料层241的上表面与位于第二区域B的第一导电层231的上表面相平齐，如图13所示。
具体地，去除部分填充介质材料层241的同时还包括：去除位于第二区域B的第二导电材料层2321，以得到第二导电层232。可采用化学机械研磨工艺或平推刻蚀工艺沿厚度方向对填充介质材料层241及第二导电材料层2321进行平坦化处理，直至暴露出位于第二区域B的第一导电层231。填充介质层24的上表面与衬底10的上表面、位于第二区域B的第一导电层231的上表面及字线沟槽13的上表面均相平齐。
在一个实施例中，请继续参考图13，第二导电层232的厚度小于位于第一区域A的第一导电层231与位于第二区域B的第一导电层231的上表面高度差；第二导电层232与第一导电层231共同构成字线导电层23。
作为示例，填充介质层24的材质可以包括但不仅限于氧化硅、氮化硅或氮氧化硅等等。第二导电层232的材质可以包括但不仅限于多晶硅；第一导电层231的材质与第二导电层232的材质不同，二者的功函数不同，以减小埋入式栅极字线的泄露，提高DRAM性能。
在一个实施例中，如图14至图15所示，步骤S30：于字线沟槽13内形成埋入式栅极字线20之后还包括如下步骤：
步骤S40：于衬底10上形成覆盖介质层40，覆盖介质层40至少覆盖第二区域B；
步骤S50：于第二区域B的覆盖介质内40形成第一互连孔50，第一互连孔50暴露出位于第二区域B的字线导电层23；
步骤S60：于第一互连孔50内形成互连结构(图中未示出)，互连结构与字线导电层23相接触。
需要说明的是，覆盖介质层40还覆盖第一区域A及外围电路区域，位于第一区域A内的覆盖介质层40内还形成有位线30，位于外围电路区域的覆盖介质层40内还形成有晶体管(未标示出)；于第二区域B的覆盖介质内40形成第一互连孔50的同时还于位于外围电路区域内的覆盖介质层40内形成第二互连孔60；图15中的(b)图呈现的外围电路区域内的第二互连孔60与图15中的(a)图中的第一互连孔50同时制备，二者第一互连孔的深度相同。外围电路区域内的第二互连孔60暴露出衬底10内的源极S和漏极D。
具体地，位线30沿第三方向延伸，第三方向与第一方向及第二方向均相交。
作为示例，步骤S40：于衬底10上形成覆盖介质层40包括如下步骤：
步骤S41：于衬底10上形成第一覆盖介质层41，第一覆盖介质层41覆盖第一区域A及第二区域B；
步骤S42：于第一覆盖介质层41内形成开口，开口暴露出第一区域A；
步骤S43：于开口内形成若干条平行间隔排布的位线30；
步骤S44：形成第二覆盖介质层42，第二覆盖介质层42位于第一覆盖介质层41的上表面，且填满相邻位线30之间的间隙；第二覆盖介质层42与第一覆盖介质层41共同构成覆盖介质层40。至此，完成半导体器件结构的制备。
具体地，位线30包括由下至上依次层叠的第一位线导电层31、第二位线导电层32及位线绝缘层33。第一位线导电层31的材料可以包括但不仅限于多晶硅、金属钨或金属铜等等；第二位线导电层32的材料可以包括但不仅限于W、Ti、Al(铝)或Pt(铂)，且第一位线导电层31的材料与第二位线导电层32的材料不同；位线绝缘层33的材料可以包括但不仅限于氧化硅、氮化硅或氮氧化硅等等。第一覆盖介质层41的材料可以包括但不仅限于氧化硅、氮化硅或氮氧化硅等等；第二覆盖介质层42的材料可以包括但不仅限于氧化硅、氮化硅或氮氧化硅等等。
由于本实施例中制备的半导体器件结构中位于第二区域B的字线导电层23的厚度大于位于第一区域A的字线导电层23的厚度，以形成台阶状的字线导电层23，在同时形成第一互连孔50及第二互连孔60的过程中，可以确保第一互连孔50能够暴露出字线导电层23，从而确保埋入式栅极字线20可以顺利电引出，为DRAM提供导电通路的同时，也保留了减少栅极泄露的优势。
在本申请的另一实施例中，如图15所示，还提供了一种半导体器件结构，基于如上的半导体器件结构的制备方法制备得到，半导体器件结构包括：衬底10、字线沟槽13及埋入式栅极字线20。衬底10包括第一区域A及与第一区域A相邻接的第二区域B；字线沟槽13位于衬底10内，字线沟槽13贯穿第一区域A及第二区域B；埋入式栅极字线20包括字线导电层23，字线导电层23贯穿第一区域A及第二区域B，且位于第二区域A的字线导电层23的厚度大于位于第一区域A的字线导电层23的厚度，以形成台阶状的字线导电层，在完成制备埋入式栅极字线20后可以确保形成在第二区域B的用于埋入式栅极字线电引出的第一互连孔20能够暴露出字线导电层23，从而确保埋入式栅极字线20可以顺利电引出，为DRAM提供导电通路的同时，也保留了减少栅极泄露的优势。
在一个实施例中，栅极字线20还包括栅氧化层21、金属阻挡层22、第一导电层231及填充介质层24，栅氧化层21位于字线沟槽13的底部及侧壁；金属阻挡层22位于部分栅氧化层21的表面；第一导电层231位于金属阻挡层22的表面，并填充部分字线沟槽13；位于第一区域A的金属阻挡层22的上表面及位于第一区域A的第一导电层231的上表面均低于衬底10的上表面，且位于第二区域B的第一导电层231的上表面高于位于第一区域A的第一导电层231的上表面；填充介质层24位于第一导电层231上，且填满字线沟槽13。填充介质层24的上表面与衬底10的上表面及位于第二区域B的第一导电层231的上表面均相平齐。
在一个实施例中，埋入式栅极字线20还包括第二导电层232，第二导电层232位于第一区域的A第一导电层231的表面；填充介质层24位于第二导电层232的表面。
在一个实施例中，第二导电层232的厚度小于位于第一区域A的第一导电层231与位于第二区域B的第一导电层231的上表面高度差；第二导电层232与第一导电层231共同构成字线导电层23。
在一个实施例中，半导体器件结构还包括：覆盖介质层40、第一互连孔50及互连结构(图15中的(a)图未示出)。覆盖介质层40位于衬底10上，覆盖介质层40至少覆盖第二区域B；第一互连孔50位于第二区域B的覆盖介质层40内，第一互连孔50暴露出位于第二区域B的字线导电层23；互连结构填满第一互连孔50，互连结构与字线导电层50相接触。
在一个实施例中，覆盖介质层40包括第一覆盖介质层41及第二覆盖介质层42；第一覆盖介质层41内形成有开口(图14中未示出)，开口暴露出第一区域，开口内形成有若干条平行间隔排布的位线30，位线30沿第三方向延伸，第三方向与第一方向及第二方向均相交；第二覆盖介质层42位于第一覆盖介质层41的上表面，且填满相邻位线30之间的间隙。
请注意，上述实施例仅出于说明性目的而不意味对本申请的限制。
应该理解的是，除非本文中有明确的说明，所述的步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，所述的步骤的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
Claims (15)
1.一种半导体器件结构的制备方法，其特征在于，包括：
提供衬底，所述衬底包括第一区域及与所述第一区域相邻接的第二区域；
于所述衬底内形成字线沟槽，所述字线沟槽贯穿所述第一区域及所述第二区域；
于所述字线沟槽内形成埋入式栅极字线，所述栅极字线包括字线导电层，所述字线导电层贯穿所述第一区域及所述第二区域，且位于所述第二区域的所述字线导电层的厚度大于位于所述第一区域的所述字线导电层的厚度。
2.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，所述衬底内形成有若干个浅沟槽隔离结构，所述浅沟槽隔离结构于所述衬底内隔离出多个呈阵列排布的有源区；所述有源区沿第一方向延伸，所述埋入式栅极字线沿第二方向延伸，所述第二方向与所述第一方向斜交。
3.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，所述于所述字线沟槽内形成埋入式栅极字线包括：
于所述字线沟槽的底部及侧壁形成栅氧化层；
于所述栅氧化层的表面及所述衬底上形成金属阻挡材料层；
于所述金属阻挡材料层的表面形成第一导电材料层，所述第一导电材料层填满所述字线沟槽，并延伸至所述衬底上；
去除位于所述衬底上的所述第一导电材料层及位于所述衬底上的所述金属阻挡材料层，并对位于所述第一区域的所述第一导电材料层及位于所述第一区域的所述金属阻挡材料层进行回刻，以得到金属阻挡层及第一导电层；位于所述第一区域的所述金属阻挡层的上表面及位于所述第一区域的所述第一导电层的上表面均低于所述衬底的上表面，且位于所述第二区域的所述第一导电层的上表面高于位于所述第一区域的所述第一导电层的上表面；
于所述第一导电层上形成填充介质层，所述填充介质层填满所述字线沟槽。
4.根据权利要求3所述的半导体器件结构的制备方法，其特征在于，
形成所述填充介质层后，所述填充介质层的上表面与所述衬底的上表面及位于所述第二区域的所述第一导电层的上表面均相平齐。
5.根据权利要求4所述的半导体器件结构的制备方法，其特征在于，
形成所述第一导电层之后，且形成所述填充介质层之前还包括：
于所述第一导电层的上表面形成第二导电材料层，所述第二导电材料覆盖所述第一区域及所述第二区域；
对所述第二导电材料层进行回刻，以使得所述第二导电材料层的上表面低于所述字线沟槽的上表面；
于所述第一导电层上形成填充介质层包括：
于保留的所述第二导电材料层的上表面形成填充介质材料层；
去除部分所述填充介质材料层，使得保留的所述填充介质材料层的上表面与位于所述第二区域的所述第一导电层的上表面相平齐；
去除部分所述填充介质材料层的同时还包括：去除位于所述第二区域的所述第二导电材料层，以得到第二导电层。
6.根据权利要求5所述的半导体器件结构的制备方法，其特征在于，所述第二导电层的厚度小于位于所述第一区域的所述第一导电层与位于所述第二区域的所述第一导电层的上表面高度差；所述第二导电层与所述第一导电层共同构成所述字线导电层。
7.根据权利要求1至6中任一项所述的半导体器件结构的制备方法，其特征在于，所述于所述字线沟槽内形成埋入式栅极字线之后还包括：
于所述衬底上形成覆盖介质层，所述覆盖介质层至少覆盖所述第二区域；
于所述第二区域的所述覆盖介质内形成第一互连孔，所述第一互连孔暴露出位于所述第二区域的所述字线导电层；
于所述第一互连孔内形成互连结构，所述互连结构与所述字线导电层相接触。
8.根据权利要求7所述的半导体器件结构的制备方法，其特征在于，所述覆盖介质层内形成有位线，所述位线沿第三方向延伸，所述第三方向与所述第一方向及所述第二方向均相交；所述于所述衬底上形成覆盖介质层包括：
于所述衬底上形成第一覆盖介质层，所述第一覆盖介质层覆盖所述第一区域及所述第二区域；
于所述第一覆盖介质层内形成开口，所述开口暴露出所述第一区域；
于所述开口内形成若干条平行间隔排布的所述位线；
形成第二覆盖介质层，所述第二覆盖介质层位于所述第一覆盖介质层的上表面，且填满相邻所述位线之间的间隙；所述第二覆盖介质层与所述第一覆盖介质层共同构成所述覆盖介质层。
9.一种半导体器件结构，其特征在于，包括：
衬底，所述衬底包括第一区域及与所述第一区域相邻接的第二区域；
字线沟槽，位于所述衬底内，所述字线沟槽贯穿所述第一区域及所述第二区域；
埋入式栅极字线，所述栅极字线包括字线导电层，所述字线导电层贯穿所述第一区域及所述第二区域，且位于所述第二区域的所述字线导电层的厚度大于位于所述第一区域的所述字线导电层的厚度。
10.根据权利要求9所述的半导体器件结构，其特征在于，所述栅极字线还包括栅氧化层、金属阻挡层、第一导电层及填充介质层，所述栅氧化层位于所述字线沟槽的底部及侧壁；所述金属阻挡层位于部分所述栅氧化层的表面；所述第一导电层位于金属阻挡层的表面，并填充部分所述字线沟槽；位于所述第一区域的所述金属阻挡层的上表面及位于所述第一区域的所述第一导电层的上表面均低于所述衬底的上表面，且位于所述第二区域的所述第一导电层的上表面高于位于所述第一区域的所述第一导电层的上表面；所述填充介质层位于所述第一导电层上，且填满所述字线沟槽。
11.根据权利要求9所述的半导体器件结构，其特征在于，所述填充介质层的上表面与所述衬底的上表面及位于所述第二区域的所述第一导电层的上表面均相平齐。
12.根据权利要求10所述的半导体器件结构，其特征在于，所述栅极字线还包括第二导电层，所述第二导电层位于所述第一区域的所述第一导电层的表面；所述填充介质层位于所述第二导电层的表面。
13.根据权利要求12所述的半导体器件结构，其特征在于，所述第二导电层的厚度小于位于所述第一区域的所述第一导电层与位于所述第二区域的所述第一导电层的上表面高度差；所述第二导电层与所述第一导电层共同构成所述字线导电层。
14.根据权利要求9所述的半导体器件结构，其特征在于，还包括：
覆盖介质层，位于所述衬底上，所述覆盖介质层至少覆盖所述第二区域；
第一互连孔，位于所述第二区域的所述覆盖介质层内，所述第一互连孔暴露出位于所述第二区域的所述字线导电层；
互连结构，填满所述第一互连孔，所述互连结构与所述字线导电层相接触。
15.根据权利要求14所述的半导体器件结构，其特征在于，所述覆盖介质层包括第一覆盖介质层及第二覆盖介质层；所述第一覆盖介质层内形成有开口，所述开口暴露出所述第一区域，所述开口内形成有若干条平行间隔排布的位线，所述位线沿第三方向延伸，所述第三方向与所述第一方向及所述第二方向均相交；所述第二覆盖介质层位于所述第一覆盖介质层的上表面，且填满相邻所述位线之间的间隙。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110774378.7A CN113517232B (zh) | 2021-07-08 | 2021-07-08 | 半导体器件结构及制备方法 |
| CN202310815388.XA CN116867268A (zh) | 2021-07-08 | 2021-07-08 | 半导体器件结构及制备方法 |
| CN202310815373.3A CN116648062A (zh) | 2021-07-08 | 2021-07-08 | 半导体器件结构及制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110774378.7A CN113517232B (zh) | 2021-07-08 | 2021-07-08 | 半导体器件结构及制备方法 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310815388.XA Division CN116867268A (zh) | 2021-07-08 | 2021-07-08 | 半导体器件结构及制备方法 |
| CN202310815373.3A Division CN116648062A (zh) | 2021-07-08 | 2021-07-08 | 半导体器件结构及制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113517232A true CN113517232A (zh) | 2021-10-19 |
| CN113517232B CN113517232B (zh) | 2023-09-26 |
Family
ID=78066397
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310815388.XA Pending CN116867268A (zh) | 2021-07-08 | 2021-07-08 | 半导体器件结构及制备方法 |
| CN202110774378.7A Active CN113517232B (zh) | 2021-07-08 | 2021-07-08 | 半导体器件结构及制备方法 |
| CN202310815373.3A Pending CN116648062A (zh) | 2021-07-08 | 2021-07-08 | 半导体器件结构及制备方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310815388.XA Pending CN116867268A (zh) | 2021-07-08 | 2021-07-08 | 半导体器件结构及制备方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310815373.3A Pending CN116648062A (zh) | 2021-07-08 | 2021-07-08 | 半导体器件结构及制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (3) | CN116867268A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023226096A1 (zh) * | 2022-05-24 | 2023-11-30 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| WO2024093021A1 (zh) * | 2022-11-04 | 2024-05-10 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1255752A (zh) * | 1998-11-19 | 2000-06-07 | 西门子公司 | 具有叠置电容器和埋置字线的动态随机存取存储器 |
| CN1542970A (zh) * | 2003-04-28 | 2004-11-03 | 南亚科技股份有限公司 | 减少埋层接触带外扩散的半导体结构、其制造方法以及半导体存储器装置的形成方法 |
| US20050014332A1 (en) * | 2003-07-15 | 2005-01-20 | Infineon Technologies North America Corp. | Method to improve bitline contact formation using a line mask |
| CN107910328A (zh) * | 2017-12-12 | 2018-04-13 | 睿力集成电路有限公司 | 半导体器件中制造存储节点接触的方法及半导体器件 |
| CN109065625A (zh) * | 2018-07-25 | 2018-12-21 | 七色堇电子科技（上海）有限公司 | 一种沟槽型mos晶体管、其制备方法和包含其的电子装置 |
| CN209119102U (zh) * | 2018-11-21 | 2019-07-16 | 长鑫存储技术有限公司 | 半导体器件 |
| CN110993685A (zh) * | 2018-10-02 | 2020-04-10 | 三星电子株式会社 | 半导体器件及其制造方法 |
| CN113035870A (zh) * | 2021-03-01 | 2021-06-25 | 长鑫存储技术有限公司 | 半导体结构的制造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19845004C2 (de) * | 1998-09-30 | 2002-06-13 | Infineon Technologies Ag | DRAM-Zellenanordnung und Verfahren zu deren Herstellung |
| US7358133B2 (en) * | 2005-12-28 | 2008-04-15 | Nanya Technology Corporation | Semiconductor device and method for making the same |
| JP2012084738A (ja) * | 2010-10-13 | 2012-04-26 | Elpida Memory Inc | 半導体装置及びその製造方法、並びにデータ処理システム |
| JP2012238642A (ja) * | 2011-05-10 | 2012-12-06 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2013219179A (ja) * | 2012-04-09 | 2013-10-24 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| CN108807389B (zh) * | 2017-04-28 | 2020-11-20 | 长鑫存储技术有限公司 | 存储器 |
| CN108063140B (zh) * | 2017-11-27 | 2024-03-29 | 长鑫存储技术有限公司 | 晶体管结构、存储单元阵列及其制备方法 |
| CN207852674U (zh) * | 2017-12-07 | 2018-09-11 | 睿力集成电路有限公司 | 晶体管及存储单元阵列 |
-
2021
- 2021-07-08 CN CN202310815388.XA patent/CN116867268A/zh active Pending
- 2021-07-08 CN CN202110774378.7A patent/CN113517232B/zh active Active
- 2021-07-08 CN CN202310815373.3A patent/CN116648062A/zh active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1255752A (zh) * | 1998-11-19 | 2000-06-07 | 西门子公司 | 具有叠置电容器和埋置字线的动态随机存取存储器 |
| CN1542970A (zh) * | 2003-04-28 | 2004-11-03 | 南亚科技股份有限公司 | 减少埋层接触带外扩散的半导体结构、其制造方法以及半导体存储器装置的形成方法 |
| US20050014332A1 (en) * | 2003-07-15 | 2005-01-20 | Infineon Technologies North America Corp. | Method to improve bitline contact formation using a line mask |
| CN107910328A (zh) * | 2017-12-12 | 2018-04-13 | 睿力集成电路有限公司 | 半导体器件中制造存储节点接触的方法及半导体器件 |
| CN109065625A (zh) * | 2018-07-25 | 2018-12-21 | 七色堇电子科技（上海）有限公司 | 一种沟槽型mos晶体管、其制备方法和包含其的电子装置 |
| CN110993685A (zh) * | 2018-10-02 | 2020-04-10 | 三星电子株式会社 | 半导体器件及其制造方法 |
| CN209119102U (zh) * | 2018-11-21 | 2019-07-16 | 长鑫存储技术有限公司 | 半导体器件 |
| CN113035870A (zh) * | 2021-03-01 | 2021-06-25 | 长鑫存储技术有限公司 | 半导体结构的制造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023226096A1 (zh) * | 2022-05-24 | 2023-11-30 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| WO2024093021A1 (zh) * | 2022-11-04 | 2024-05-10 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113517232B (zh) | 2023-09-26 |
| CN116867268A (zh) | 2023-10-10 |
| CN116648062A (zh) | 2023-08-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7297923B2 (ja) | ３次元メモリデバイス及び方法 | |
| CN110634869B (zh) | 存储器阵列及其制造方法 | |
| JP2023076473A (ja) | ３次元メモリデバイスのスルーアレイコンタクト構造 | |
| US5817565A (en) | Method of fabricating a semiconductor memory cell having a tree-type capacitor | |
| US6191442B1 (en) | DRAM memory with TFT superposed on a trench capacitor | |
| TWI471981B (zh) | 製作具有埋入式位元線與埋入式字元線的記憶體裝置之方法 | |
| CN111316435B (zh) | 三维存储器件的互连结构 | |
| CN110581138B (zh) | 半导体元件及其制作方法 | |
| CN113517232B (zh) | 半导体器件结构及制备方法 | |
| JP2022524453A (ja) | 新規な３ｄ ｎａｎｄメモリデバイスおよびそれを形成する方法 | |
| US5674769A (en) | Process for forming deep trench DRAMs with sub-groundrule gates | |
| KR102642279B1 (ko) | 새로운 커패시터 구조 및 이를 형성하는 방법 | |
| KR101082288B1 (ko) | 콘택트 형성 | |
| CN112567515B (zh) | 存储器结构及其形成方法 | |
| US6333535B2 (en) | Semiconductor device | |
| CN113192954A (zh) | 半导体器件及其制备方法 | |
| US20230209811A1 (en) | Semiconductor structure and method for manufacturing same | |
| CN214428634U (zh) | 半导体器件 | |
| CN115188759A (zh) | 电容器阵列结构及制备方法 | |
| CN113437070A (zh) | 半导体装置及其形成方法 | |
| WO2020226704A1 (en) | Three-dimensional memory device including signal and power connection lines extending through dielectric regions and methods of making the same | |
| CN216563127U (zh) | 半导体存储装置 | |
| CN215183962U (zh) | 半导体装置 | |
| US20230164974A1 (en) | Semiconductor memory device and method for forming the same | |
| US6593614B1 (en) | Integrated circuit configuration having at least one transistor and one capacitor, and method for fabricating it |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |