JP2022524453A - 新規な３ｄ ｎａｎｄメモリデバイスおよびそれを形成する方法 - Google Patents

新規な３ｄ ｎａｎｄメモリデバイスおよびそれを形成する方法 Download PDF

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Abstract

半導体デバイスが提供される。半導体デバイスは、メモリセルを形成するための第１の側および第１の側と反対である第２の側を有する第１の基板を含む。半導体デバイスは、ドープ領域および第１の接続構造も含む。ドープ領域は第１の基板の第１の側に形成され、少なくともトランジスタのソース端子（例えば、直列に接続される多重トランジスタの端トランジスタのソース端子）に電気的に結合される。第１の接続構造は、第１の基板の第２の側にわたって形成され、第１のＶＩＡを通じてドープ領域に結合される。第１のＶＩＡは第１の基板の第２の側からドープ領域に延びる。

Description

集積回路におけるデバイスの限界寸法が一般的なメモリセル技術の限界まで縮小するにつれて、設計者は、より大きな記憶容量を達成するために、およびビット当たりのより低いコストを達成するためにメモリセルの複数平面を積層するための技術に目を向けている。
３Ｄ－ＮＡＮＤメモリデバイスが、より大きな記憶容量を達成するために、およびビット当たりのより低いコストを達成するためにメモリセルの複数平面を積層する例示的なデバイスである。関連３Ｄ ＮＡＮＤアーキテクチャでは、周辺回路がダイ面積の約２０～３０％を占めており、ＮＡＮＤビット密度を低下させている。３Ｄ ＮＡＮＤ技術が１２８層以上に進歩し続けるにつれて、周辺回路はおそらく総ダイ面積の５０％を超えて占めるであろう。
交差積層構造では、データＩ／Ｏの他にメモリセル動作を扱う周辺回路は、所望のＩ／Ｏ速度および機能を可能にするロジックテクノロジーノード（すなわち、１４ｎｍ、７ｎｍ）を使用して別個のウエハ（ＣＭＯＳウエハ）上で処理される。セルアレイウエハの処理が完了すると、２つのウエハは、１つのプロセスステップでウエハ全体にわたって同時に形成される何百万もの金属垂直配線アクセス（ＶＩＡ）を通じて電気的に接続される。革新的な交差積層（クロススタッキング）構造を使用することによって、周辺回路は今では、セルアレイウエハに形成されるセルアレイチップより上にあり、総コストの限られた増加で関連３Ｄ ＮＡＮＤより非常に高いＮＡＮＤビット密度を可能にしている。
本発明の概念は、交差積層構造の３Ｄ ＮＡＮＤメモリデバイスの形成、ならびにｎウェル領域抵抗に対するコンタクトを減少させるようにそれぞれｎウェル領域に結合する上コンタクトおよび下コンタクトを形成する方法に関する。
関連３Ｄ－ＮＡＮＤメモリデバイスは、基板の上領域に形成される２つ以上のｎウェル領域、および２つ以上のｎウェル領域の上方に形成される２つ以上のアレイ共通ソース（ＡＣＳ）構造を含むことができる。２つ以上のＡＣＳ構造の各々は、それぞれのｎウェル領域と接触している。関連３Ｄ－ＮＡＮＤメモリデバイスは、複数のＭ１配線も有することができる。Ｍ１配線は複数のＭ１ ＶＩＡを通じてＡＣＳ構造に電気的に結合される。複数のＭ２配線の上方に複数のソース線が配設される。ソース線は複数のＭ２ ＶＩＡを通じてＭ１配線に電気的に結合される。
関連３Ｄ－ＮＡＮＤメモリデバイスでは、ソース線、Ｍ２ ＶＩＡ、Ｍ１配線、Ｍ１ ＶＩＡおよびＡＣＳ構造によって形成される導電チャネルを通じてｎウェル領域に入力電圧が印加される。ＡＣＳ構造は、典型的に３Ｄ－ＮＡＮＤメモリデバイスのワード線（ＷＬ）方向に沿った壁形の線コンタクトである。そのような壁形コンタクトは、感知動作においてグランドノイズが発生するのを防止するのに十分な導電性を必要とする。深く、かつ広いコンタクトトレンチを最小の空隙でコンフォーマルに充填するのにタングステン、ポリシリコン、またはタングステンに加えてポリシリコンが適切な材料であるので、ＡＣＳ構造は、タングステン、ポリシリコン、またはタングステンに加えてポリシリコンで形成できる。プロセスに好都合な特性にもかかわらず、タングステンおよびポリシリコンは、ＣｕまたはＡｌなどの他のコンタクト金属と比較して比較的高い抵抗率を有する。３Ｄ ＮＡＮＤスタックの高さがそのメモリ密度と共に増すので、それに応じてＡＣＳ構造の高さが増大する。ＡＣＳ構造の抵抗が必然的に３Ｄ ＮＡＮＤスタックの高さ方向に急増する。高さ上昇に沿ったそのような抵抗増加を減少させるために、ＡＣＳ領域の幅が比例して大きくなるべきであるが、そうなるとダイサイズおよび高タングステン応力によるウエハ機械的安定性に影響を与える。
本開示において、３Ｄ－ＮＡＮＤメモリデバイスを形成するために交差積層構造が適用される。交差積層構造では、ＣＭＯＳ基板（または周辺回路基板）の上面にわたって複数のトランジスタが形成され、セルアレイ基板の上面の上方にメモリセルスタックが形成される。ＣＭＯＳ基板はセルアレイ基板とボンディングＶＩＡを通じて接合される。ここで、ＣＭＯＳ基板の上面およびセルアレイ基板の上面は互いに向き合って位置合わせされる。
開示される３Ｄ－ＮＡＮＤメモリデバイスでは、セルアレイ基板の上面からセルアレイ基板に２つ以上のｎウェル領域が延びる。セルアレイウエハの下面にわたって複数の下ソース線が形成される。下ソース線は複数のＶＩＡコンタクトを通じてｎウェル領域に結合される。ＶＩＡコンタクトは、セルアレイウエハの下面から延びてｎウェル領域に達するように形成される。加えて、ｎウェル領域は、ｎウェル領域の上方に形成され、それに結合される２つ以上のＡＣＳ構造、ＡＣＳ構造の上方に形成され、それに結合される複数のＭ１配線、およびＭ１配線の上方に形成され、それに結合される複数の上ソース線によって形成される導電チャネルを通じて複数の上ソース線に結合される。
前述したそのような交差点構造を導入することによって、下ソース線（または下ソース線メッシュ）はセルアレイ基板の研磨裏側（すなわち、下面）からｎウェル領域に電気的に結合できる。それに応じて、ｎウェル領域に対するソース線の抵抗を減少できる。ｎウェル領域がソース線、Ｍ２ ＶＩＡ、Ｍ１配線、Ｍ１ ＶＩＡおよびＡＣＳ構造によって形成される導電チャネルを通じてソース線メッシュ（またはソース線）に結合される関連３Ｄ－ＮＡＮＤメモリデバイスと比較すると、本開示は、Ｃｕなどの導電性金属で作製されるＶＩＡコンタクトを通じてソース線からｎウェル領域に直接接続を有することができる。関連例と対照的に、本開示は幾つかの利点を提供できる。例えば、ｎウェル領域に対するソース線の減少した抵抗は、ｎウェル領域における望まれない電圧上昇であるグランドノイズを低減させる。また、ＡＣＳ構造の抵抗はメモリデバイスのソース側抵抗およびグランドノイズに影響を与えない。更に、開示される構造は、関連例においてソース線メッシュおよびＡＣＳ構造を接続するコンタクトを追加するために使用されるＭ１配線間の間隙を省くことができ、そうなるとワード線方向のダイサイズ減少を促進する。
本開示の一態様によれば、半導体デバイスアーキテクチャが次の通りに提供される。半導体デバイスは、メモリセルを形成するための第１の側および第１の側と反対である第２の側を有する第１の基板を含むことができる。半導体デバイスは、ドープ領域および第１の接続構造（第１のソース線メッシュとも称される）も含む。ドープ領域は第１の基板の第１の側に形成され、少なくともトランジスタのソース端子（例えば、直列に接続される多重トランジスタの端トランジスタのソース端子）に電気的に結合される。第１の接続構造は、第１の基板の第２の側にわたって形成され、第１のＶＩＡを通じてドープ領域に結合される。第１のＶＩＡは第１の基板の第２の側からドープ領域に延びる。
一部の実施形態において、半導体デバイスは、ドープ領域の上方に形成され、それに結合される共通ソース構造（アレイ共通ソース構造とも称される）と、第２のＶＩＡを通じて共通ソース構造に結合される、共通ソース構造の上方に形成されるビット線と、第３のＶＩＡを通じてビット線に結合される、ビット線の上方に配設される第２の接続構造（第２のソース線メッシュとも称される）とを更に含むことができる。第１の接続構造および第２の接続構造が互いに結合される。
一部の実施形態において、トランジスタが第２の基板の第１の側に形成され、ボンディングＶＩＡがトランジスタの上方に形成され、それに結合される。加えて、第１の基板の第１の側および第２の基板の第１の側は、トランジスタがボンディングＶＩＡを通じて第２の接続構造に結合されるように互いに向き合って位置合わせされる。
半導体デバイスは、第２の接続構造の上方に形成され、ボンディングＶＩＡに接続される第４のＶＩＡを更に含むことができる。第１の基板および第２の基板は第４のＶＩＡおよびボンディングＶＩＡを通じて互いに接合される。
一部の実施形態において、第１のＶＩＡはドープ領域を通って延び、共通ソース構造と接触している。半導体デバイスは、第１のＶＩＡを第１の基板から絶縁する、第１のＶＩＡと第１の基板との間に設けられるスペーサ層を含むことができる。
追加的に、第１のＶＩＡとドープ領域との間に高ドープｎ＋領域を配置でき、ドープ領域はｎ型である。第１のＶＩＡは、テーパー横断面を有する延長壁形状または截頭円錐形状の少なくとも１つを有することができる。
一部の実施形態において、半導体デバイスは、第１の基板の第１の側から延びる複数のチャネル構造と、階段構成で第１の基板の第１の側の上方に配設される複数のワード線とを更に含む。複数のワード線は複数の絶縁層によって互いから離間される。チャネル構造は複数のワード線および複数の絶縁層を通って延びる。複数のチャネル構造はビット線より下に設けられ、共通ソース構造は複数のワード線および複数の絶縁層を通って延び、複数のチャネル構造を分離する。
本開示の別の態様によれば、半導体デバイスを製造するための方法が開示される。開示される方法では、第１の基板の第２の側から延びる第１のＶＩＡが形成される。第１の基板は、メモリスタックが形成される反対の第１の側を有する。メモリスタックは、第１の基板の第１の側に配設されるドープ領域を含む。ドープ領域は、少なくともトランジスタのソース端子（例えば、直列に接続される多重トランジスタの端トランジスタのソース端子）に電気的に結合され、第１のＶＩＡはドープ領域と直接接触している。更に、第１の接続構造が第１のＶＩＡを通じてドープ領域に結合されるように第１の接続構造が第１のＶＩＡの上方に形成される。
一部の実施形態において、開示される方法では、第１の基板の第２の側から第１の基板の一部分が除去される。第１のＶＩＡが続いて形成される。第１のＶＩＡは第１の基板の第２の側からドープ領域に延びる。更に、第１の接続構造は第１のＶＩＡの上方に形成される。
追加的に、共通ソース構造をドープ領域の上方に形成し、それに結合できる。共通ソース構造の上方にビット線が形成され、ビット線は第２のＶＩＡを通じて共通ソース構造に結合される。その上、ビット線の上方に第２の接続構造が形成される。第２の接続構造は第３のＶＩＡを通じてビット線に結合される。第１の接続構造および第２の接続構造が互いに結合される。
開示される方法では、第２の基板の第１の側にわたってトランジスタが形成される。トランジスタの上方にボンディングＶＩＡが形成される。ボンディングＶＩＡはトランジスタに電気的に結合される。更に、第１の基板および第２の基板はボンディングＶＩＡを通じて接合されており、第２の接続構造はトランジスタと位置合わせされ、ボンディングＶＩＡを通じてトランジスタに結合される。
一部の実施形態において、第１の基板の第２の側から第１の基板の第１の側に延びるシリコン貫通ビア（ＴＳＶ）が形成される。第１の接続構造および第２の接続構造はＴＳＶを通じて電気的に接続される。一部の実施形態において、第１のＶＩＡとドープ領域との間にｎ＋領域が形成され、ドープ領域はｎ型である。
本開示の更に別の態様によれば、３Ｄ－ＮＡＮＤメモリを提供できる。３Ｄ－ＮＡＮＤメモリは、周辺回路基板の第１の側に形成されるトランジスタと、セルアレイ基板の第１の側の上方に形成されるメモリセルスタックと、セルアレイ基板の反対の第２の側にわたって形成される第１の接続構造とを含む。メモリセルスタックは、セルアレイ基板の第１の側に形成されるドープ領域を更に含む。ドープ領域は、セルアレイ基板の第２の側からドープ領域に延びる第１のＶＩＡを通じて第１の接続構造に結合される。メモリセルスタックは、ドープ領域から周辺回路基板の第１の側に向けて延び、ドープ領域に結合される共通ソース構造も含む。メモリセルでは、共通ソース構造と第２の接続構造との間にビット線が配設される。ビット線は第２のＶＩＡを通じて共通ソース構造に結合される。第２の接続構造は第３のＶＩＡを通じてビット線に結合され、セルアレイ基板の第１の側および周辺回路基板の第１の側は、トランジスタが第２の接続構造に結合されるように互いに向き合って位置合わせされる。
本開示の態様は、添付の図と共に読まれる以下の詳細な説明から最も良く理解される。業界における標準慣行に従って、様々な特徴が一定の比率では描かれていないことが留意される。事実、様々な特徴の寸法は考察の明瞭さのために任意に増減され得る。
本開示の例示的な実施形態による、３次元の３Ｄ－ＮＡＮＤメモリデバイスの概略斜視図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスの横断面図である。 本開示の例示的な実施形態による、３次元の関連３Ｄ－ＮＡＮＤメモリデバイスの概略斜視図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスを製造する中間ステップの斜視図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスを製造する中間ステップの横断面図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスを製造する中間ステップの斜視図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスを製造する中間ステップの横断面図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスを製造する中間ステップの斜視図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスを製造する中間ステップの横断面図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスを製造する中間ステップの斜視図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスを製造する中間ステップの横断面図である。 本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイスを製造する中間ステップの斜視図である。 本開示の実施形態による、３Ｄ－ＮＡＮＤメモリデバイスを製造するための例示的なプロセスのフローチャートである。
以下の開示は、提供される対象の種々の特徴を実装するための多くの種々の実施形態または例を提供する。本開示を簡潔にするために部品および配置の具体例が下記される。これらは、もちろん例に過ぎず、限定的であるとは意図されない。例えば、以下の説明において第１の特徴を第２の特徴の上方にまたは上に形成することは、第１および第２の特徴が互いと直接接触している実施形態を含み得るが、第１および第２の特徴間に形成される追加の特徴が設けられる結果、第１および第２の特徴が直接接触していない実施形態も含み得る。加えて、本開示は、様々な例において参照数字および／または文字を繰り返し得る。この繰返しは簡潔さおよび明瞭さの目的であり、それ自体は述べられる様々な実施形態および／または構成間の関係を示すわけではない。
更に、図に例示されるような１つの要素または特徴の別の要素または特徴との関係を記載するために、説明を容易にするよう、「の下方に（ｂｅｎｅａｔｈ）」、「より下に（ｂｅｌｏｗ）」、「下の（ｌｏｗｅｒ）」、「より上に（ａｂｏｖｅ）」、「上の（ｕｐｐｅｒ）」等といった空間的相対語が本明細書で使用され得る。空間的相対語は、図に描かれる向きに加えて使用または動作中のデバイスの種々の向きを包含すると意図される。装置は別の向きにされ（９０度または他の向きに回転され）てよく、本明細書で使用される空間的相対記述語はそれに応じて同じく解釈されてよい。
図１Ａは３Ｄ－ＮＡＮＤメモリデバイス１００の斜視図であり、図１Ｂは３Ｄ－ＮＡＮＤメモリデバイス１００の横断面図である。図１Ｂにおける３Ｄ－ＮＡＮＤメモリデバイス１００の横断面図は、図１Ａにおけるメモリデバイス１００のＹ方向（すなわち、ビット線方向）に沿った線Ａ－Ａ’から得られる。
図１Ａに図示されるように、メモリデバイス１００は、相補型金属酸化膜半導体（ＣＭＯＳ）技術に適切であり、ＣＭＯＳ基板１０または周辺回路基板１０と称される第１の基板１０を有することができる。ＣＭＯＳ技術の回路は、ｐ型ＭＯＳ（ＰＭＯＳ）トランジスタおよびｎ型ＭＯＳ（ＮＭＯＳ）トランジスタを使用して形成される。一部の例では、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタは集合的にＣＭＯＳトランジスタと称される。ＣＭＯＳ基板１０の上面１０ａにわたって複数のＣＭＯＳトランジスタが形成される。ＣＭＯＳトランジスタは、メモリデバイス１００のデータＩ／Ｏの他にメモリセル動作を扱う電気回路を形成できる。例えば、図１Ａに図示されるように、ＣＭＯＳ基板１０の上部分に複数のＮＭＯＳトランジスタ１２および複数のＰＭＯＳトランジスタ１４が形成される。
更に、複数のボンディングＶＩＡ１６がＣＭＯＳトランジスタの上方に形成され、ＣＭＯＳトランジスタに電気的に結合される。例えば、ボンディングＶＩＡ１６はＣＭＯＳトランジスタのゲート、ソース領域またはドレイン領域に電気的に接続できる。
メモリデバイス１００は、メモリセルに適切であり、セルアレイ基板１８と称される第２の基板１８を更に含む。セルアレイ基板１８の上面１８ａの上方にメモリセルスタックを形成でき、セルアレイ基板１８の反対の下面１８ｂにわたって複数の下ソース線３４を形成できる。一部の例では、下ソース線３４は接続されて下ソース線メッシュを形成し、下ソース線メッシュは下接続構造とも称することができる。メモリセルスタックは、上面１８ａからセルアレイ基板１８内へ延びる２つ以上のｎウェル領域３０（図１Ａに３０ａおよび３０ｂとして図示）を含む。ｎウェル領域３０は、セルアレイ基板１８の下面１８ｂからｎウェル領域３０に延びる複数の第１のＶＩＡ３２を通じて下ソース線３４に結合される。２つ以上のアレイ共通ソース（ＡＣＳ）構造２８がｎウェル領域３０からＣＭＯＳ基板１０の上面１０ａに向けて延び、ｎウェル領域３０に結合される。２つ以上のｎウェル領域３０の各々は、それぞれのＡＣＳ構造と直接接触していることができる。
ＡＣＳ構造２８と複数の上ソース線２０との間に複数のＭ１配線２４が配設される。一部の例では、上ソース線２０は接続されて上ソース線メッシュを形成し、上ソース線メッシュは上接続構造とも称することができる。Ｍ１配線２４は複数の第２のＶＩＡ２６を通じてＡＣＳ領域２８に結合される。例えば、図１Ｂに図示されるように、ＡＣＳ構造２８ａが第２のＶＩＡ２６を通じてＭ１配線２４に接続できる。Ｍ１配線が、複数のチャネル構造３８に結合される複数のビット線を含むことが述べられるべきである。チャネル構造３８は図１Ｂに例示される。
上ソース線２０は、Ｍ１配線２４の上方に形成され、複数の第３のＶＩＡ２２を通じてＭ１配線に結合される。例えば、図１Ｂに図示されるように、上ソース線２０が第３のＶＩＡ２２を通じてＭ１配線２４に電気的に接続される。開示されるメモリデバイス１００では、セルアレイ基板１８の上面１８ａおよびＣＭＯＳ基板１０の上面１０ａは、トランジスタがボンディングＶＩＡ１６を通じて上ソース線２０に結合されるように互いに向き合って位置合わせされる。図１Ｂに図示されるように、ソース線２０がボンディングＶＩＡ１６を通じてＰＭＯＳトランジスタ１４に電気的に接続される。
セルアレイ基板１８は、セルアレイ基板１８の上領域に形成されるｐウェル領域３６を含むことができ、ｎウェル領域３０はｐウェル領域３６に配設できる。ｐウェル領域３６は、設計要件に従って０．５ｕｍから５ｕｍまでの深さで上面１８ａからセルアレイ基板１８内へ延びることができる。ｐ型ウェルは、メモリデバイス１００を消去またはプログラムする間にタブに電圧が印加されるので「能動タブ」としても知られている。ｐ型ウェルは、メモリセルスタックを隣接部品から絶縁するようにも構成できる。
図１Ｂに図示されるように、上ソース線２０が１つまたは複数のボンディングＶＩＡ１６を通じて、ＰＭＯＳトランジスタ１４の１つなど、１つまたは複数のＣＭＯＳトランジスタに電気的に結合される。Ｍ１配線２４が第３のＶＩＡ２２を通じて上ソース線２０に電気的に結合される。ＡＣＳ構造２８ａは第２のＶＩＡ２６を通じてＭ１配線２４に電気的に結合される。ｎウェル領域３０ａがＡＣＳ構造２８ａと接触している。ｎウェル領域３０は更に上面１８ａからセルアレイ基板１８内へ延びる。第１のＶＩＡ３２は下面１８ｂからｎウェル領域３０までセルアレイ基板１８内へ延びる。下ソース線３４は第１のＶＩＡ３２の上方に、第１のＶＩＡ３２と直接接触して形成される。
図１Ｂに図示されるように、メモリデバイス１００は、複数のチャネル構造３８も含む。チャネル構造３８は、セルアレイ基板１８に垂直である高さ方向（Ｚ方向）に沿ってセルアレイ基板１８の上面１８ａから突出する。メモリデバイス１００では、複数のワード線４２が階段構成によりセルアレイ基板１８の上面１８ａの上方に配設され、複数の絶縁層４４によって互いから離間される。チャネル構造３８は複数のワード線４２および複数の絶縁層４４を通って延びる。チャネル構造３８は上チャネルコンタクト（図示せず）を通じてＭ１配線２４に電気的に結合される。図１Ｂの例では、チャネル構造３８に接続されるＭ１配線２４はメモリセルアレイのためのビット線として構成され、ビット線２４と称することができる。Ｍ１配線２４はセルアレイ基板１８の長さ方向（Ｙ方向）に延びる。ＡＣＳ構造２８は高さ方向に沿って複数のワード線４２および複数の絶縁層４４を通って延び、更にセルアレイ基板１８の幅方向（Ｘ方向）に延びる。複数のチャネル構造３８はＡＣＳ領域２８によって分離される。
一部の実施形態において、メモリデバイス１００は、複数のダミーチャネル構造４０も含む。ダミーチャネル構造４０はセルアレイ基板１８の高さ方向に沿ってセルアレイ基板１８の上面１８ａから突出する。ダミーチャネル構造４０の一部は更にワード線４２および絶縁層４４を通って延びることができる。
一部の実施形態において、ＡＣＳ構造２８は、タングステンで作製される上部分２８’およびポリシリコンで作製される下部分２８”を有することができる。チャネル構造３８は、側壁および下領域を持つ円筒形状を有することができる。もちろん、他の形状も可能である。チャネル構造３８は、セルアレイ基板１８の高さ方向に沿って形成され、チャネル構造３８の下チャネルコンタクト４８を介してセルアレイ基板１８と電気的に結合される。チャネル構造３８の各々は、それぞれのチャネル層、それぞれのトンネリング層、それぞれの電荷トラッピング層およびそれぞれのバリア層を更に含む。簡潔さおよび明瞭さのために、チャネル層、トンネリング層、電荷トラッピング層およびバリア層は図１Ｂには図示されない。
一部の実施形態において、上ソース線２０および下ソース線３４は、図１Ａおよび図１Ｂには図示されない１つまたは複数のシリコン貫通ＶＩＡ（ＴＳＶ）を通じて電気的に接続される。
一部の実施形態において、第１のＶＩＡ３２をセルアレイ基板１８から絶縁するために第１のＶＩＡ３２とセルアレイ基板１８との間に複数のスペーサ層５０が形成される。スペーサ層５０は、テトラエチルオルトシリケート（ＴＥＯＳ）層などの誘電体層であることができる。第１のＶＩＡ３２は、テーパー横断面を有する延長壁形状、截頭円錐形状、または他の適切な形状を有することができる。
一部の実施形態において、上ソース線２０の上方に複数の第４のＶＩＡ（図示せず）を形成できる。第４のＶＩＡは、続いて接合された第４のおよびボンディングＶＩＡを通じて上ソース線２０がトランジスタに結合されるようにボンディングＶＩＡ１６と接合できる。
一部の実施形態において、第１のＶＩＡ３２とｎウェル領域３０との間の導電性を改善するために第１のＶＩＡ３２とｎウェル領域３０との間に複数のｎ＋領域（図示せず）を配置できる。ｎ＋領域の各々は、それぞれの第１のＶＩＡとそれぞれのｎウェル領域３０との間に設けることができる。ｎウェル領域３０には、イオン注入プロセスを通じて１０ｅ１１ｃｍ－３から１０ｅ１４ｃｍ－３までのドーパント濃度でリンをドープできる。ｎ＋領域には、１０ｅ１４ｃｍ－３から１０ｅ１８ｃｍ－３までのドーパント濃度でリンをドープできる。
一部の実施形態において、セルアレイウエハ１８の下面１８ｂにわたって誘電体層４６を形成でき、下ソース線３４は誘電体層４６に形成される。更に、下ソース線３４がセルアレイ１８から離間されるようにセルアレイウエハ１８の下面１８ｂと下ソース線３４との間に絶縁層（図示せず）を設けることができる。それに応じて、第１のＶＩＡ３２は、絶縁層を通って延び、更に下面１８ｂからセルアレイウエハ１８内へ延びることができる。
第１のＶＩＡ３２はＣｕ、Ｗ、Ｒｕまたは他の適切な材料で作製できる。一部の実施形態において、第１のＶＩＡ３２とスペーサ層５０との間にバリア層を設けることができる。バリア層はＴａ、ＴａＮ、Ｔｉ、ＴｉＮまたは他の適切な材料で作製できる。上ソース線２０および下ソース線３４はＣｕ、Ａｌ、Ｗまたは他の適切な材料で作製できる。
図１Ａおよび図１Ｂが開示される３Ｄ－ＮＡＮＤメモリデバイス１００の例示的な実施形態に過ぎないことが述べられるべきである。３Ｄ－ＮＡＮＤメモリデバイスは種々の設計要件に従って他の部品、構造および寸法を含むことができる。
図２は、本開示の例示的な実施形態による、３次元の関連３Ｄ－ＮＡＮＤメモリデバイス２００の概略斜視図である。メモリデバイス２００は、ＣＭＯＳ基板７０を有する。ＣＭＯＳ基板７０の上面７０ａにわたって複数のＣＭＯＳトランジスタが形成される。ＣＭＯＳトランジスタはＮＭＯＳトランジスタ７２およびＰＭＯＳトランジスタ７４を含むことができる。複数のボンディングＶＩＡ７６がＣＭＯＳトランジスタの上方に形成され、ＣＭＯＳトランジスタに電気的に結合される。ボンディングＶＩＡ７６はＣＭＯＳトランジスタのソース領域、ドレイン領域またはゲートに電気的に接続できる。
ボンディングＶＩＡ７６の上方にセルアレイ基板８０が配設される。セルアレイ基板８０に２つ以上のｎウェル領域７８が形成される。ｎウェル領域７８は上面８０ａからセルアレイ基板８０内へ延びる。セルアレイ基板８０に、ｐウェル領域９４が形成される。ｐウェル領域９４はセルアレイ基板８０の上位置に配設される。ｎウェル領域７８の上方に、２つ以上のＡＣＳ構造８２が形成される。ｎウェル領域７８の各々は、それぞれのＡＣＳ構造８２と直接接触している。ＡＣＳ構造８２の上方に、複数のＭ１ ＶＩＡ８８が形成される。ＡＣＳ構造８２の上方に複数のＭ１配線８６が配置される。Ｍ１配線８６はＭ１ ＶＩＡ８８を通じてＡＣＳ構造８２に結合される。
メモリデバイス２００では、Ｍ１配線８６の上方に複数のＭ２ ＶＩＡ９０が形成される。Ｍ２ ＶＩＡ９０の上方に、複数のソース線（またはソース線メッシュ）９２が形成される。ソース線９２はＭ２ ＶＩＡ９０を通じてＭ１配線８６に電気的に結合される。メモリデバイス２００は、複数のチャネル領域８４を更に含む。チャネル領域８４は、上面８０ａから突出し、セルアレイ基板８０の高さ方向（Ｚ方向）に沿って延びる。チャネル構造８４は、Ｍ１配線８６より下に配設され、上チャネルコンタクト（図示せず）を通じてＭ１配線に電気的に結合される。チャネル構造に接続されるＭ１配線はビット線と命名できる。メモリデバイス１００と同様に、メモリデバイス２００は、セルアレイ基板８０の上面８０ａの上方に形成される複数のワード線（図２に図示せず）を更に含む。ワード線は複数の絶縁層（図２に図示せず）によって互いから離間される。チャネル構造８４はワード線および絶縁層を通って延びる。ＡＣＳ構造８２もワード線および絶縁層を通って延びる。
一部の実施形態において、チャネル構造８４およびｎウェル領域７８は、ボンディングＶＩＡ７６を通じてＣＭＯＳ基板７０に形成されるＣＭＯＳトランジスタに電気的に結合できる。
関連３Ｄ－ＮＡＮＤメモリデバイス２００では、ソース線９２、Ｍ２ ＶＩＡ９０、Ｍ１配線８６、Ｍ１ ＶＩＡ８８およびＡＣＳ構造８２によって形成される導電チャネルを通じてｎウェル領域７８に入力電圧を印加できる。ＡＣＳ構造８２は、典型的にセルアレイ基板８０のワード線方向（Ｘ方向）に沿った壁形の線コンタクトである。そのような壁形コンタクトは、感知動作中に発生するグランドノイズを防止するのに十分な導電性を必要とする。３Ｄ ＮＡＮＤスタックの高さが密度と共に増すので、ＡＣＳ構造の高さも増す。ＡＣＳ構造の高さが増した結果としてＡＣＳ構造の抵抗が増す。そのような抵抗の量を減少させるために、ＡＣＳ構造の幅を増すことができるが、そうなるとダイサイズおよび高タングステン応力によるウエハ機械的安定性に影響を与える。
図３Ａ～図７は、本開示の例示的な実施形態による、３Ｄ－ＮＡＮＤメモリデバイス１００を製造する様々な中間ステップの斜視および横断面図である。
図３Ａは、セルアレイ基板１８の上方に形成されるメモリセルスタックの概略斜視図である。メモリセルスタックは各種の半導体製造プロセスを通じて形成できる。半導体製造プロセスには、フォトリソグラフィプロセス、ドライエッチングプロセス、ウェットエッチングプロセス、水洗プロセス、注入プロセス、膜析出プロセス（すなわち、ＣＶＤ、ＰＶＤ、拡散、電気めっき）、表面平坦化プロセス（すなわち、ＣＭＰ）、および他の適切な半導体製造プロセスを含むことができる。図３Ａに図示されるように、メモリスタックは、図１Ａに例示される同様の構成を有することができる。例えば、メモリスタックは、セルアレイ基板１８内へ上面１８ａから延びるｎウェル領域３０を含むことができる。ＡＣＳ構造２８は、ｎウェル領域３０の上方に形成され、ｎウェル領域と接触している。ＡＣＳ領域２８およびＭ１配線２４は第２のＶＩＡ２６を通じて電気的に接続される。上ソース線（ソース線メッシュ）２０は第３のＶＩＡ２２を通じてＭ１配線２４に電気的に接続される。
図３Ｂは、図１Ｂに例示される同様の構成を有するメモリセルスタックの横断面図である。メモリセルスタックはチャネル領域３８およびダミーチャネル領域４０を更に含む。チャネル領域３８およびダミーチャネル領域４０は、上面１８ａから突出し、セルアレイ基板１８の高さ方向に沿って延びる。チャネル構造３８は、Ｍ１配線２４より下に配設され、上チャネルコンタクト（図示せず）を通じてＭ１配線２４に電気的に結合される。チャネル構造に接続されるＭ１配線はビット線と命名できる。メモリセルスタックは、セルアレイ基板１８の上面１８ａの上方に形成されるワード線４２を更に含む。ワード線４２は絶縁層４４によって互いから離間される。チャネル構造３８はワード線４２および絶縁層４４を通って延びる。ＡＣＳ構造２８もワード線４２および絶縁層４４を通って延びる。
図４Ａおよび図４Ｂでは、メモリセルスタックは上下に反転でき、セルアレイ基板１８の下面１８ｂが露出される。ＣＭＰプロセス、エッチングプロセスまたはその組合せなど、後続の表面除去プロセスが適用されて下面１８ｂからセルアレイ基板１８の一部分を除去できる。表面除去プロセス後、セルアレイ基板１８の厚さは減少される。
図５Ａおよび図５Ｂでは、フォトリソグラフィプロセス、エッチングプロセス、膜析出プロセス（すなわち、ＣＶＤ、電気めっき）および表面平坦化プロセスを含む各種の半導体製造プロセスを通じて複数の第１のＶＩＡ３２を形成できる。例えば、フォトリソグラフィプロセスを通じてセルアレイ基板１８の下面１８ｂにわたってパターン化マスク層を形成できる。ドライエッチングプロセスによりセルアレイ基板内へマスク層におけるパターンを転写して複数のＶＩＡ開口を形成できる。膜析出プロセスに基づいて、ＶＩＡ開口にスペーサ層５０を析出でき、電気めっきプロセスを通じてスペーサ層５０の上方に導電層（すなわち、Ｃｕ）が形成されてＶＩＡ開口を充填できる。ＣＭＰなど、後続の表面平坦化プロセスが適用されてセルアレイ基板の下面にわたる過剰なＣｕを除去できる。
ＶＩＡ開口に残存する導電層が第１のＶＩＡ３２になる。第１のＶＩＡ３２は下面１８ｂからセルアレイ基板１８内へ延び、電気的に接続を形成するようにｎウェル領域３０に到達する。第１のＶＩＡ３２はＣｕ、Ｗ、Ｒｕ等で作製できる。一部の実施形態において、スペーサ層５０と第１のＶＩＡ３２との間にバリア層（図示せず）を形成できる。バリア層はＴｉ、ＴｉＮ、ＴａＮ、Ｔａまたは他の適切な材料で作製できる。
一部の実施形態において、ｎウェル領域が複数のＶＩＡ開口によって露出されるときにｎウェル領域の露出範囲に複数のｎ＋領域を形成できる。ｎ＋領域はイオン注入プロセスによって作製できる。ｎ＋領域が形成されると、続いてＶＩＡ開口にスペーサ層５０および導電層を析出できる。
図６Ａおよび図６Ｂでは、セルアレイ基板１８の下面１８ｂにわたって下ソース線３４を形成できる。一部の実施形態において、ソース線３４の形成前に、下面１８ｂにわたって、ＳｉＯなどの誘電体層４６を形成できる。後続のフォトリソグラフィプロセスが適用されて誘電体層４６にトレンチ開口を形成できる。次いで膜析出プロセスが適用されてトレンチ開口を、Ｃｕ、Ａｌ、Ｗ等といった導電材料で充填できる。後続のＣＭＰプロセスが適用されて誘電体層４６の上面にわたる過剰な導電材料を除去できる。トレンチ開口に残存する導電材料が下ソース線３４を形成する。
図７では、ＣＭＯＳ基板１０の上面１０ａにわたって、ＰＭＯＳ１４およびＮＭＯＳ１２などの複数のＣＭＯＳトランジスタを形成できる。ＣＭＯＳトランジスタの上方に複数のボンディングＶＩＡ１６を形成できる。続いて、セルアレイ基板１８およびＣＭＯＳ基板１０をボンディングＶＩＡ１６を通じて共に接合できる。ＣＭＯＳ基板１０の上面１０ａおよびセルアレイ基板１８の上面１８ａは、トランジスタがボンディングＶＩＡ１６を通じて上ソース線２０に結合されるように互いに向き合って位置合わせされる。図７に図示される製造ステップ後、３Ｄ－ＮＡＮＤメモリデバイス１００が形成されるが、図１Ａおよび図１Ｂに図示されるメモリデバイスと同じ構成を有する。
一部の実施形態において、上ソース線２０の上方に第４のＶＩＡ（図示せず）が形成され、第４のＶＩＡは、セルアレイ基板１８およびＣＭＯＳ基板１０が共に接合されるようにボンディングＶＩＡ１６に接続される。
複数のＴＳＶ（図示せず）も形成できる。ＴＳＶは、セルアレイ基板１８の下面１８ｂからセルアレイ基板１８内へ延び、上ソース線２０および下ソース線３４を接続できる。
図８は、本開示の実施形態による、３Ｄ－ＮＡＮＤメモリデバイス１００を製造するための例示的なプロセスのフローチャートである。プロセス８００は、第１の基板の上面の上方にメモリセルスタックを形成できるステップ８１０から始まる。第１の基板は反対の下面を更に有する。メモリセルスタックは、第１の基板に形成される２つ以上のｎウェル領域を含む。２つ以上のｎウェル領域は上面から第１の基板内へ延びる。メモリスタックは、２つ以上のｎウェル領域の上方に形成される２つ以上のＡＣＳ構造も含むことができる。ＡＣＳ構造の各々は、それぞれのｎウェル領域と直接接触している。メモリセルスタックでは、ＡＣＳ構造の上方に複数のＭ１配線が形成される。Ｍ１配線は複数のＭ１ ＶＩＡを通じてＡＣＳ構造に電気的に結合される。更に、複数のＭ１配線の上方に複数の上ソース線が形成される。Ｍ１配線は複数のＭ２ ＶＩＡを通じて上ソース線に電気的に結合される。一部の実施形態において、ステップ８１０は、図３Ａ～図３Ｂに関して例示されるように行うことができる。
プロセス８００は次いで、第１の基板の下面から第１の基板の一部分を除去できるステップ８２０に進む。第１の基板の下部分は、エッチングプロセス、ＣＭＰプロセス等、またはその組合せを通じて除去できる。一部の実施形態において、ステップ８２０は、図４Ａ～図４Ｂに関して例示されるように行うことができる。
ステップ８３０では、下面から第１の基板内へ延びてｎウェル領域に接触する複数のＶＩＡコンタクトを形成できる。ＶＩＡコンタクトの上方に複数の下ソース線を形成できる。複数の下ソース線はＶＩＡコンタクトを通じてｎウェル領域に電気的に接続される。一部の実施形態において、ステップ８３０は、図５Ａ～図６Ｂに関して例示するように行うことができる。
プロセス８００は、第２の基板の上面にわたって複数のトランジスタが形成され、トランジスタの上方に複数のボンディングＶＩＡが形成されるステップ８４０に進む。更に、第１の基板および第２の基板はボンディングＶＩＡを通じて共に接合される。第１の基板の上面および第２の基板の上面は、トランジスタがボンディングＶＩＡを通じて上ソース線に結合されるように互いに向き合って位置合わせされる。一部の実施形態において、ステップ８３０は、図７に関して例示するように行うことができる。
プロセス８００の前、間および後に追加のステップを設けることができ、記載されるステップの一部を、プロセス８００の追加の実施形態のために置き換える、省く、または異なる順に行うことができることが留意されるべきである。後続のプロセスステップでは、半導体デバイス１００の上方に様々な追加の配線構造（例えば、導電線および／またはＶＩＡを有するメタライゼーション層）が形成され得る。そのような配線構造は、半導体デバイス１００を他のコンタクト構造および／または能動デバイスと電気的に接続して機能回路を形成する。パッシベーション層、入出力構造等といった追加のデバイス特徴も形成され得る。
本明細書に記載される様々な実施形態は、関連メモリデバイスに勝る幾つかの利点を提供する。関連メモリデバイスでは、ソース線、Ｍ１配線、ＡＣＳ構造およびｎウェル領域によって形成される導電チャネルを通じてｎウェル領域に入力電圧が印加される。導電チャネルの抵抗が必然的にＡＣＳ構造の抵抗によって影響される。３Ｄ ＮＡＮＤスタックの高さが密度と共に増すので、それに応じてＡＣＳ領域の高さが増大する。ＡＣＳ領域の抵抗は必然的に３Ｄ ＮＡＮＤスタックの高さ方向に増す。ＡＣＳ領域の抵抗が増した結果として導電チャネルの抵抗が上昇する。導電チャネルの上昇した抵抗は、それに応じて関連メモリデバイスの感知動作において発生するグランドノイズを生じさせ得る。
開示されたメモリデバイスでは、交差点構造を導入することによって、ソース線（またはソース線メッシュ）はセルアレイ基板の研磨裏側（すなわち、下面）からｎウェル領域に電気的に結合できる。それに応じてｎウェル領域に対するソース線の抵抗を減少できる。ｎウェル領域に対するソース線の減少した抵抗はグランドノイズを低減できる。加えて、ＡＣＳ構造の抵抗はメモリデバイスのソース側抵抗およびグランドノイズに影響を与えない。更に、開示された構造は、ソース線メッシュおよびＡＣＳ構造を接続するコンタクトを追加するために使用されるＭ１配線間の間隙を省くことができ、そうなるとワード線方向のダイサイズの減少を促進する。
上記は、当業者が本開示の態様をより良好に理解できるように幾つかの実施形態の特徴を概説する。当業者は、本明細書に導入される実施形態の同じ目的を実施する、かつ／または、同じ利点を達成するための他のプロセスおよび構造を設計または修正するための基礎として、自身が本開示を直ちに使用し得ることを認識するべきである。当業者は、そのような均等な構造が本開示の趣旨および範囲から逸脱しないこと、ならびに自身が、本開示の趣旨および範囲から逸脱することなく本明細書における様々な変化、置換および変更を行い得ることも認めるべきである。
１０ 第１の基板
１０ａ 上面
１２ ＮＭＯＳトランジスタ
１４ ＰＭＯＳトランジスタ
１６ ボンディングＶＩＡ
１８ 第２の基板
１８ａ 上面
１８ｂ 下面
２０ 上ソース線
２２ 第３のＶＩＡ
２４ Ｍ１配線
２６ 第２のＶＩＡ
２８ アレイ共通ソース（ＡＣＳ）構造
２８’ 上部分
２８” 下部分
３０ ｎウェル領域
３２ 第１のＶＩＡ
３４ 下ソース線
３６ ｐウェル領域
３８ チャネル構造
４０ ダミーチャネル構造
４２ ワード線
４４ 絶縁層
４６ 誘電体層
４８ 下チャネルコンタクト
５０ スペーサ層
７０ ＣＭＯＳ基板
７０ａ 上面
７２ ＮＭＯＳトランジスタ
７４ ＰＭＯＳトランジスタ
７６ ボンディングＶＩＡ
７８ ｎウェル領域
８０ セルアレイ基板
８０ａ 上面
８２ ＡＣＳ構造
８４ チャネル領域
８６ Ｍ１配線
８８ Ｍ１ ＶＩＡ
９０ Ｍ２ ＶＩＡ
９２ ソース線
９４ ｐウェル領域
１００ ３Ｄ－ＮＡＮＤメモリデバイス
２００ ３Ｄ－ＮＡＮＤメモリデバイス

Claims (20)

  1. メモリセルを形成するための第１の側および前記第１の側と反対である第２の側を有する第１の基板と、
    前記第１の基板の前記第１の側に形成され、少なくともトランジスタのソース端子に電気的に結合されるドープ領域と、
    前記第１の基板の前記第２の側にわたって形成され、第１のＶＩＡであって、前記第１の基板の前記第２の側から前記ドープ領域に延びる第１のＶＩＡを通じて前記ドープ領域に結合される第１の接続構造と、
    を備える、半導体デバイス。
  2. 前記ドープ領域の上方に形成され、前記ドープ領域に結合される共通ソース構造と、
    第２のＶＩＡを通じて前記共通ソース構造に結合される、前記共通ソース構造の上方に形成されるビット線と、
    第３のＶＩＡを通じて前記ビット線に結合される、前記ビット線の上方に配設される第２の接続構造とを更に備え、前記第１の接続構造および前記第２の接続構造が互いに結合される、
    請求項１に記載の半導体デバイス。
  3. 第２の基板の第１の側に形成されるトランジスタと、
    前記トランジスタの上方に形成され、前記トランジスタに結合されるボンディングＶＩＡとを更に備え、
    前記第１の基板の前記第１の側および前記第２の基板の前記第１の側が、前記トランジスタが前記ボンディングＶＩＡを通じて前記第２の接続構造に結合されるように互いに向き合って位置合わせされる、
    請求項２に記載の半導体デバイス。
  4. 前記第２の接続構造と前記ボンディングＶＩＡとの間に配置される第４のＶＩＡを更に備える、
    請求項３に記載の半導体デバイス。
  5. 前記第１のＶＩＡが前記ドープ領域を通って延び、前記共通ソース構造と接触している、請求項２に記載の半導体デバイス。
  6. 前記第１のＶＩＡを前記第１の基板から絶縁する、前記第１のＶＩＡと前記第１の基板との間に設けられるスペーサ層を更に備える、
    請求項１に記載の半導体デバイス。
  7. 前記第１のＶＩＡと前記ドープ領域との間に配置されるｎ＋領域であって、前記ドープ領域がｎ型である、ｎ＋領域を更に備える、
    請求項１に記載の半導体デバイス。
  8. 前記第１のＶＩＡが、テーパー横断面を有する延長壁形状または截頭円錐形状の少なくとも１つを有する、請求項１に記載の半導体デバイス。
  9. 前記第１の基板の前記第１の側から延びる複数のチャネル構造と、
    階段構成で前記第１の基板の前記第１の側の上方に配設される複数のワード線とを更に備え、
    前記複数のワード線が複数の絶縁層によって互いから離間され、
    前記複数のチャネル構造が前記複数のワード線および前記複数の絶縁層を通って延び、
    前記複数のチャネル構造が前記ビット線より下に設けられ、
    前記共通ソース構造が前記複数のワード線および前記複数の絶縁層を通って延び、前記複数のチャネル構造を分離する、
    請求項２に記載の半導体デバイス。
  10. 第１の基板の第２の側から延びる第１のＶＩＡを形成するステップであって、前記第１の基板が、メモリスタックが形成される反対の第１の側を有し、前記メモリスタックが、前記第１の基板の前記第１の側に配設され、少なくともトランジスタのソース端子に電気的に結合されるドープ領域を含み、前記第１のＶＩＡが前記ドープ領域と電気的に接続される、ステップと、
    第１の接続構造を、前記第１の接続構造が前記第１のＶＩＡを通じて前記ドープ領域に結合されるように前記第１のＶＩＡの上方に形成するステップとを含む、
    半導体デバイスを製造するための方法。
  11. 前記第１のＶＩＡの上方に前記第１の接続構造を形成するステップが、
    前記第１の基板の前記第２の側から第１の基板の一部分を除去することと、
    前記第１の基板の前記第２の側から前記ドープ領域に延びる前記第１のＶＩＡを形成することと、
    前記第１のＶＩＡの上方に前記第１の接続構造を形成することとを更に含む、請求項１０に記載の方法。
  12. 前記第１のＶＩＡが、テーパー横断面を有する延長壁形状または截頭円錐形状の少なくとも１つを有する、請求項１０に記載の方法。
  13. 前記メモリスタックを形成するステップが、
    前記ドープ領域の上方に、前記ドープ領域と結合される共通ソース構造を形成することと、
    前記共通ソース構造の上方にビット線を形成することであって、前記ビット線が第２のＶＩＡを通じて前記共通ソース構造に結合される、形成することと、
    前記ビット線の上方に第２の接続構造を形成することであって、前記第２の接続構造が第３のＶＩＡを通じて前記ビット線に結合される、形成することとを更に含み、前記第１の接続構造および前記第２の接続構造が互いに結合される、請求項１０に記載の方法。
  14. 第２の基板の第１の側にわたってトランジスタを形成するステップと、
    前記トランジスタの上方にボンディングＶＩＡを形成するステップであって、前記ボンディングＶＩＡが前記トランジスタに電気的に結合される、ステップと、
    前記ボンディングＶＩＡを通じて前記第１の基板および前記第２の基板を接合するステップとを更に含み、前記第２の接続構造が前記トランジスタと位置合わせされ、前記ボンディングＶＩＡを通じて前記トランジスタに結合される、請求項１３に記載の方法。
  15. 前記第１の基板の前記第２の側から前記第１の基板の前記第１の側に延びるシリコン貫通ＶＩＡ（ＴＳＶ）を形成するステップを更に含み、前記第１の接続構造および前記第２の接続構造が前記ＴＳＶを通じて電気的に接続される、
    請求項１３に記載の方法。
  16. 前記第１のＶＩＡと前記ドープ領域との間にｎ＋領域を形成するステップであって、前記ドープ領域がｎ型である、ステップを更に含む、
    請求項１０に記載の方法。
  17. 周辺回路基板の第１の側に形成されるトランジスタと、
    セルアレイ基板の第１の側の上方に形成されるメモリセルスタックと、
    前記セルアレイ基板の反対の第２の側にわたって形成される第１の接続構造とを備え、
    前記メモリセルスタックが、
    前記セルアレイ基板の前記第１の側に形成され、少なくともメモリセルのソース端子に電気的に結合されるドープ領域であって、前記セルアレイ基板の前記第２の側から前記ドープ領域に延びる第１のＶＩＡを通じて前記第１の接続構造に結合される、ドープ領域と、
    前記ドープ領域から前記周辺回路基板の前記第１の側に向けて延び、前記ドープ領域に結合される共通ソース構造と、
    前記共通ソース構造と第２の接続構造との間に配設されるビット線とを含み、
    前記ビット線が第２のＶＩＡを通じて前記共通ソース構造に結合され、前記第２の接続構造が第３のＶＩＡを通じて前記ビット線に結合され、前記セルアレイ基板の前記第１の側および前記周辺回路基板の前記第１の側が、前記トランジスタが前記第２の接続構造に結合されるように互いに向き合って位置合わせされる、
    ３Ｄ－ＮＡＮＤメモリ。
  18. 前記第２の接続構造がボンディングＶＩＡを通じて前記トランジスタに結合される、請求項１７に記載の３Ｄ－ＮＡＮＤメモリ。
  19. 前記第１のＶＩＡと前記ドープ領域との間に形成されるｎ＋領域であって、前記ドープ領域がｎ型である、ｎ＋領域を更に備える、
    請求項１７に記載の３Ｄ－ＮＡＮＤメモリ。
  20. 前記第１のＶＩＡが、テーパー横断面を有する延長壁形状または截頭円錐形状の少なくとも１つを有する、請求項１７に記載の３Ｄ－ＮＡＮＤメモリ。
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