TWI621248B - 立體記憶體元件及其製作方法 - Google Patents

Abstract

一種立體(Three-Dimensional，3D)記憶體元件，包括：基材、脊狀疊層、記憶層、通道層以及覆蓋層。脊狀疊層包括複數個導電條帶，沿著第一方向堆疊於基材上。記憶層沿著第二方向堆疊於脊狀疊層的立壁上，其中第一方向與第二方向夾一個非平角。通道層沿著第二方向堆疊於記憶層上，且包括一個窄側壁，具有一個沿著第一方向延伸的長邊。覆蓋層沿著第三方向堆疊於側壁上，第三方向與第二方向夾一個非平角。

Description

立體記憶體元件及其製作方法

本揭露技術有關於一種高密度記憶體元件及其製作方法，特別是有關於一種立體(Three-Dimensional，3D)記憶體元件及其製作方法。

非揮發性記憶體(Non-Volatile Memory，NVM)元件，例如快閃記憶體，具有在移除電源時亦不丟失儲存於記憶單元中之資訊的特性。已廣泛運用於用於可擕式音樂播放器、移動電話、數位相機等的固態大容量存儲應用。三維記憶體元件，例如單閘極垂直通道式(single-gate vertical-channel，SGVC)三維NAND快閃記憶體元件，具有許多層堆疊結構，可達到更高的儲存容量，更具有優異的電子特性，例如具有良好的資料保存可靠性和操作速度。

典型的單閘極垂直通道式三維NAND快閃記憶體元 件的製作，是先以蝕刻製程在多層堆疊結構中形成字元線溝槽(word line trench)；之後再於字元線溝槽的底部和側壁上依序形成包含氧化矽(silicon oxide)層、氮化矽(silicon nitride)層和氧化矽層(即，ONO複合層)的記憶層和由多晶矽材質所構成的通道層，藉以在溝槽的側壁上定義出複數個垂直串接的記憶胞。

然而，隨著記憶體元件的積集密度增加，元件關鍵尺寸(critical size)和間隔(pitch)縮小，使位於記憶層兩側角落之電場所引發的導角效應(corner effect)越來越明顯，容易使被寫入的記憶胞在讀取時提早開啟，進而導致的操作錯誤或電子特性惡化的問題。

因此有需要提供立體記憶體元件及其製作方法，以解決習知技術所面臨的問題。

本說明書的一實施例係揭露一種立體記憶體元件。此立體記憶體元件包括：基材、脊狀疊層、記憶層、通道層以及覆蓋層。脊狀疊層包括複數個導電條帶，沿著第一方向堆疊於基材上。記憶層沿著第二方向堆疊於脊狀疊層的立壁上，其中第一方向與第二方向夾一個非平角。通道層沿著第二方向堆疊於記憶層上，且具有一個窄側壁，此窄側壁包括一個沿著第一方向延伸的長邊。覆蓋層沿著第三方向堆疊於窄側壁之上，第三方向與第二方向夾一個非平角。

本說明書的另一實施例係揭露一種立體記憶體元件的製作方法。此立體記憶體元件的製作方法包括下述步驟：首先形成一個脊狀疊層，其包括複數個導電條帶沿著第一方向堆疊於一基材上。接著，於脊狀疊層的立壁上形成一個記憶層，使記憶層沿著第二方向堆疊於立壁上，其中第一方向與第二方向夾一個非平角。之後，於記憶層上形成一個通道層，使通道層沿著第二方向堆疊於記憶層上，且包括一個窄側壁具有沿著第一方向延伸的一個長邊。後續，於兩窄側壁上形成一個覆蓋層，沿著第三方向堆疊於通道層上，第三方向實質與第二方向夾一個非平角。

根據上述實施例，本發明是在提供一種立體記憶體元件及其製作方法。其係在具有多個導電條帶之脊狀疊層的立壁上依序形成記憶層和通道層。之後，對通道層兩側的窄側壁進行回蝕，並於窄側壁之上形成一個覆蓋層。藉由使通道層兩側的窄側壁遠離記憶層的兩側角落，以即以覆蓋層來捕捉更多的電子兩種方式，來降低記憶層兩側導角之電場所引發的導角效應，進而解決習知技術寫入/讀取操作錯誤或電子特性惡化的問題。

100‧‧‧立體記憶體元件

101‧‧‧基材

110‧‧‧多層堆疊結構

110a‧‧‧溝槽

110b‧‧‧脊狀疊層

110b1‧‧‧脊狀疊層的立壁

111-115‧‧‧導電層

121-125‧‧‧絕緣層

120‧‧‧矽氧化物襯底層

126‧‧‧氮化矽覆蓋層

127‧‧‧絕緣材料

130‧‧‧圖案化硬罩幕層

130a‧‧‧溝槽開口

140‧‧‧記憶材料層

140a‧‧‧第一矽氧化物層

140b‧‧‧氮化矽層

140c‧‧‧第二矽氧化物層

141‧‧‧記憶層

150‧‧‧導電材質層

151‧‧‧通道層

151a‧‧‧窄側壁

160‧‧‧絕緣層

170‧‧‧開口

170a‧‧‧開口的側壁

180‧‧‧記憶胞

190‧‧‧長形凹室

190a‧‧‧長形凹室的底面

190b‧‧‧長形凹室的側壁

190c‧‧‧長形凹室的長軸

S4-S4‧‧‧切線

G0-G15‧‧‧曲線

Z‧‧‧第一方向

X‧‧‧第三方向

Y‧‧‧第二方向

θ1、θ2、θ3‧‧‧非平角

為了對本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，特舉數個較佳實施例，並配合所附圖式，作詳細說明如下：第1圖係根據本發明的一實施例所繪示之多層堆疊結構的結 構透視圖；第2圖係繪示對第1圖的多層堆疊結構進行圖案化製程之後的結構透視圖；第3圖係繪示在第2圖的結構上依序形成記憶層、導電材質層和絕緣材質層之後的結構透視圖；第4A圖係繪示在第3圖的結構上進行平坦化製程之後的結構透視圖；第4B圖係沿著第4A圖的切線S4所繪示的結構剖面示意圖；第5A圖係繪示在第4A圖的結構上進行開口蝕刻製程之後的結構透視圖；第5B圖係繪示第5A圖的結構上視圖；第6A圖係繪示在第5A圖的結構上進行通道回蝕製程之後的結構透視圖；第6B圖係繪示第6A圖的結上視構圖；第7A圖係繪示在第6B圖的結構上形成矽氧化物襯底層之後的結構透視圖；第7B圖係繪示第7A圖的結上視構圖；第8A圖係繪示在第7A圖的結構上形成氮化矽覆蓋層之後的結構透視圖；第8B圖係沿著第8A圖的切線S8所繪示的結構剖面示意圖； 第9A圖係繪示在第8A圖的結構上形成絕緣材料並進行平坦化製程之後的結構透視圖；第9B圖係沿著第9A圖的切線S9所繪示的結構剖面示意圖；第10圖係根據本說明書的一實施例繪示位於立體記憶體元件脊狀疊層不同階層之記憶胞的寫入電壓/臨界電壓關係分佈圖；以及第11圖係根據本說明書的另一實施例繪示位於立體記憶體元件脊狀疊層不同階層之記憶胞的寫入電壓/臨界電壓關係分佈圖。

本發明提供一種記憶體元件及其製作方法，可解決習知立體記憶體元件，因為的記憶層兩側角落的導角效應，進導致寫入/讀取操作錯誤或電子特性惡化的問題。為了對本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉數較佳實施例，並配合所附圖式作詳細說明。

但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精 神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。

製作立體記憶體元件100的方法，包括下述步驟：首先在基材101的表面上形成多層堆疊結構(multi-layer stack)110。請參照第1圖，第1圖係根據本發明的一實施例所繪示之多層堆疊結構110的結構透視圖。在本發明的一些實施例中，多層堆疊結構110係形成於基材101上。多層堆疊結構110包括複數個導電層111-115以及複數個絕緣層121-125，沿著第一方向(例如Z軸方向)堆疊於基材101上。在本實施例中，絕緣層121-125與導電層111-115係沿著第1圖所繪示的Z軸方向，在基材101上彼此交錯堆疊，使導電層111位於多層堆疊結構110的底層，而絕緣層125位於多層堆疊結構110的頂層。

導電層111-115可以由導電半導體材料，例如摻雜有磷或砷的n型多晶矽，或n型磊晶單晶矽所構成。此外，導電層111-115也可以由摻雜有硼的p型多晶矽，或p型磊晶單晶矽所構成。另一方面，導電層111-115也可以由無摻雜的半導體材料，例如無摻雜的多晶矽，所構成。在本實施例中，導電層111-115係由無摻雜多晶矽所構成。

絕緣層121-125可以由介電材料，例如矽氧化物(oxide)、矽氮化物(nitride)、矽氮氧化物(oxynitride)、矽酸鹽(silicate)或其他材料，所構成。每一絕緣層121-125的厚度可以實質介於20奈米到40奈米之間。在本發明的一些實施例中，導 電層111-115和絕緣層121-125可藉由，例如低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition，LPCVD)製程，製作而成。

接著，對多層堆疊結構110進行一圖案化製程，以形成複數個脊狀疊層110b。請參照第2圖，第2圖係繪示對第1圖的多層堆疊結構110進行圖案化製程之後的結構透視圖。在本發明的一些實施例中，多層堆疊結構110的圖案化製程，包括先在多層堆疊結構110頂部形成一圖案化硬罩幕層130。在本實施例中，圖案化硬罩幕層130係形成於絕緣層125的頂部表面。其中，圖案化硬罩幕層130包括複數個沿著第一方向(實質平行Z軸方向)向下延伸的溝槽開口130a。這些溝槽開口130a的長軸沿著第三方向(實質平行X軸方向)延伸，並將一部份的絕緣層125的頂部表面暴露於外。其中，第一方向和第三方向夾一個非平角θ1，例如約90度。

在本發明的一些實施例中，圖案化硬罩幕層130可以是一種藉由化學氣相沉積(Chemical Vapor Deposition，CVD)製程，在多層堆疊結構110的頂部表面所形成的先進圖案化膜(Advanced Patterning Film，APF)。這些溝槽開口130a，則係藉由光微影(photolithography)製程來移除一部分的先進圖案化膜所形成。在本實施例中，每一溝槽開口130a都以具有相同尺寸，且每一溝槽開口130a皆為長方孔型式(但不以此為限)。

然後，以圖案化硬罩幕層130為蝕刻罩幕，藉由非 等向蝕刻製程(anisotropic etching process)，例如反應離子蝕刻(Reactive Ion Etching，RIE)製程，對多層堆疊結構110進行蝕刻。藉以在多層堆疊結構之中形成複數個沿著第一方向(Z軸方向)向下延伸，將基材101的部分區域經由溝槽110a曝露於外的溝槽110a。其中，這些溝槽110a沿著第三方向(X軸方向)橫向延伸，將多層堆疊結構110分割成複數個脊狀疊層110b。在本實施例中，每一脊狀疊層110b都包含一部份條狀的導電層111-115(以下稱為導電條帶105)，分別用來在同一脊狀疊層110b之不同階層中定義複數個記憶胞。

接著，在這些脊狀疊層110b的表面上形成記憶材料層140、導電材質層150和絕緣材質層160。請參照第3圖，第3圖係繪示在第2圖的結構上依序形成記憶材料層140、導電材質層150和絕緣材質層160之後的結構透視圖。在本發明的一些實施例中，記憶材料層140、導電材質層150和絕緣材質層160可以分別藉由不同的化學氣相沉積製程所製作而成，並共形地毯覆於脊狀疊層110b的表面上。

其中，記憶材料層140至少包括由第一矽氧化物(silicon oxide)層140a、氮化矽(silicon nitride)層140b和第二矽氧化物層140c所構成的複合層(即，ONO層)。在本實施例中，記憶材料層140覆蓋於脊狀疊層110之頂部和立壁110b1以及溝槽110a的底部(即被溝槽110a暴露於外的基材101)上。但記憶材料層140的結構並不以此為限。例如，在本說明書的一些實施例中， 記憶材料層140的複合層還可以選自於由一矽氧化物-氮化矽-矽氧化物-氮化矽-矽氧化物(oxide-nitride-oxide-nitride-oxide，ONONO)結構、一矽-矽氧化物-氮化矽-矽氧化物-矽(silicon-oxide-nitride-oxide-silicon，SONOS)結構、一能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(bandgap engineered silicon-oxide-nitride-oxide-silicon，BE-SONOS)結構、一氮化鉭-氧化鋁-氮化矽-矽氧化物-矽(tantalum nitride,aluminum oxide,silicon nitride,silicon oxide,silicon，TANOS)結構以及一金屬高介電係數能隙工程矽-矽氧化物-氮化矽-矽氧化物-矽(metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon，MA BE-SONOS)結構所組成之一族群。

構成導電材質層150的材質，可以包括摻雜有磷或砷的n型多晶矽(或n型磊晶單晶矽)、摻雜有硼的p型多晶矽(或p型磊晶單晶矽)、無摻雜的多晶矽、金屬矽化物(silicides)，例如矽化鈦(TiSi)、矽化鈷(CoSi)或矽鍺(SiGe)、氧化物半導體(oxide semiconductors)，例如氧化銦鋅(InZnO)或氧化銦鎵鋅(InGaZnO)或兩種或多種上述材質之組合物。構成絕緣材質層160的材料可以包括二氧化矽。

接著，進行平坦化製程，請參照第4A圖和第4B圖，第4A圖係繪示在第3圖的結構上進行平坦化製程之後的結構透視圖；第4B圖係沿著第4A圖的切線S4所繪示的結構剖面示意 圖。在本實施例中，平坦化製程是以脊狀疊層110b頂部的絕緣層125為停止層，採用化學機械研磨(Chemical-Mechanical Polishing，CMP)製程，來移除位於脊狀疊層110b頂部絕緣層125上方的一部分絕緣層160、導電材質層150和記憶材料層140，僅餘留下位於溝槽110a中的一部分絕緣層160、導電材質層150和記憶材料層140。餘留下來的一部分絕緣層160、導電材質層150和記憶材料層140可以視為是沿著第二方向(Y方向)依續堆疊於脊狀疊層110b的立壁110b1上。

然後，再進行一開口蝕刻製程移除該些溝槽110a之中一部分的剩餘記憶材料層140、導電材質層150和絕緣層160，藉以定義出至少一開口170。請參照第5A圖和第5B圖，第5A圖係繪示在第4A圖的結構上進行開口蝕刻製程之後的結構透視圖；第5B圖係繪示第5A圖的結構上視圖。

在本實施例中，開口170一方面沿著第一方向(Z軸方向)向下延伸，另一方面沿著第三方向(例如實質平行X軸的方向)延伸，以移除位於溝槽110a之中的一部分剩餘記憶材料層140、導電材質層150和絕緣層160，將基材101的部分區域經由溝槽110a曝露於外的溝槽110a。餘留下來的記憶材料層140、導電材質層150和絕緣層160則被開口170，沿著第三方向(X軸方向)，區隔成複數個排列成行的區域。其中，第二方向(Y軸方向)分別與第一方向(Z軸方向)以及第三方向(X軸方向)夾一個非平角θ2和θ3，例如皆為約90度。

每一個區域中餘留下來的一部分記憶材料層140(以下稱做記憶層141)和導電材質層150(以下稱做通道層151)，分別與脊狀疊層110b每一階層的導電條帶105交叉，並分別在這些交叉位置上(intersection point)形成一個記憶胞180，且藉由餘留下來的導電材質層150沿著第一方向(Z軸方向)方向彼此串接，而在相鄰的兩個脊狀疊層110b之間構成一個U形記憶胞串列。

後續，對通道層151進行一個通道回蝕製程。請參照第6A圖和第6B圖，第6A圖係繪示在第5A圖的結構上進行通道回蝕製程之後的結構透視圖；第6B圖係繪示第6A圖的結構上視圖。其中，通道蝕刻製程由開口170沿著第三方向(X軸方向)移除被暴露於外的一部分通道層151，並將的窄側壁151a暴露於外。在餘留下來的絕緣層160、通道層151的窄側壁151a以及記憶層141三者之間定義出一個長形凹室190。其中，長形凹室190具有平行第一方向(Z軸方向)延伸的長軸190c，且通道層151的窄側壁151a係做為長形凹室190的底面190a。換言之，通道層151的窄側壁151a具有一個沿著第一方向(Z軸方向)延伸的長邊。在本實施例中，每一個記憶胞180的通道層151沿著第三方向(X軸方向)的寬度H1，小於記憶層141沿著第三方向(X軸方向)的寬度H2。

之後，可選擇性地(optionally)於開口170的側壁170a上形成一個矽氧化物襯底層120。請參照第7A圖和第7B圖，第7A圖係繪示在第6A圖的結構上形成矽氧化物襯底層120之後 的結構透視圖；第7B圖係繪示第7A圖的結構上視圖。為了方便描述起見，第7A圖和第7B圖省略了位於脊狀疊層110b頂部絕緣層125上方的一部分矽氧化物襯底層120。在本說明書的一些實施例中，形成矽氧化物襯底層120的方式，可以是藉由熱氧化製程或沉積製程所製作而成的二氧化矽層。其中，矽氧化物襯底層120覆蓋一部分的記憶層141、通道層151和絕緣層160的側壁，並延伸進入長形凹室190的側壁190b和底面190a。

再於矽氧化物襯底層120上形成氮化矽覆蓋層126。請參照第8A圖和第8B圖，第8A圖係繪示在第7A圖的結構上形成氮化矽覆蓋層126之後的結構透視圖；第8B圖係繪示第8A圖的結構上視圖。為了方便描述起見，第8A圖和第8B圖省略了位於脊狀疊層110b頂部絕緣層125上方的一部分矽氧化物襯底層120和氮化矽覆蓋層126。在本說明書的一些實施例中，氮化矽覆蓋層126的形成方式，包括採用另一沉積製程，例如化學氣相沉積，形成一個氮化矽層，至少覆蓋位於開口170之側壁上的矽氧化物襯底層120，並延伸進入長形凹室190之中。其中，位於凹室190之中的一部分矽氧化物襯底層120和氮化矽覆蓋層126沿著第三方向(實質平行)依序堆疊於長形凹室190的底面190a上。

後續，形成絕緣材料127並進行平坦化製程。請參照第9A圖和第9B圖，第9A圖係繪示在第8A圖的結構上形成絕緣材料127並進行平坦化製程之後的結構透視圖；第9B圖係 繪示第9A圖的結構上視圖。在本實施例中，絕緣材料127可以包括矽氧化物，且填滿開口170。平坦化製程係移除位於脊狀疊層110b頂部絕緣層125上方的一部分絕緣材料127，將脊狀疊層110b以及一部分的記憶層141和通道層151暴露於外。

再進行一連串後段製程(未繪示)，於脊狀疊層110b和暴露於外的一部分記憶層141和通道層151上形成金屬接觸結構和其他佈線，例如位元線、共同源極線和字元線(未繪示)，完成立體記憶體元件100的製備。

在本實施例之中，由於每一個記憶胞180通道層151的兩側窄側壁150b都沿著第三方向(X軸方向)內縮，進而形成兩個長形凹室190具有與第一方向(Z軸方向)平行的長軸190c，可使通道層151的兩側窄側壁151a遠離記憶層141的兩側導角，降低記憶胞180在寫入/讀取操作時，受到記憶層141兩側轉之角導角效應的影響，改善決習知技術寫入/讀取操作錯誤或電子特性惡化的問題。

在本說明書的一些實施例中，由於長形凹室190是藉由通道回蝕製程以內縮通道層151的方式所形成，其深度由底面190a開始沿著第三方向(X軸方向)計算的深度，會沿著第一方向(Y軸方向)往基材101遞減。因此，藉由形成凹室190來降低記憶胞180之導角效應的效果，會隨著不同記憶胞180之導電條帶所在的階層位置不同而有所差異。

例如，請參照第10圖，第10圖係根據本說明書的 一實施例繪示位於立體記憶體元件100脊狀疊層110b不同階層之記憶胞180的寫入電壓/臨界電壓關係分佈圖。曲線G0至G7分別代表由基材101沿著Z軸方向往上計數之不同導電條帶階層的記憶胞電壓/臨界電壓關係分佈狀態。其中，曲線G0和G1所繪示的記憶胞電壓/臨界電壓關係分佈狀態偏離曲線G2至G7所繪示的記憶胞電壓/臨界電壓關係分佈狀態。顯示，越靠近基材101的記憶胞180因為凹室190的蝕刻深度較淺，較不易改善導角效應的負面影響。在本說明書的一些實施例中，凹室190從底面190a開始沿著第三方向(實質平行X軸方向)計算的蝕刻深度，實質介於5奈米(nm)至10奈米之間；較佳的蝕刻深度實質為6奈米。

另外，由於每一個記憶胞180之通道層151兩側凹室190的側壁190b被一部份的矽氧化物襯底層120和氮化矽覆蓋層126所覆蓋，會和記憶層141的第一矽氧化物層140a形成一個ONO複合層結構，可以捕捉更多電子以抑制閘極注入效應，提高記憶胞180的臨界電壓，防止記憶胞180被提前開啟所導致之寫入/讀取操作錯誤問題的發生。

例如，請參照第11圖，第11圖係根據本說明書的另一實施例繪示位於立體記憶體元件100脊狀疊層110b不同階層之記憶胞180的寫入電壓/臨界電壓關係分佈圖。曲線G0至G15分別代表由基材101沿著Z軸方向往上計數之不同導電條帶階層的記憶胞電壓/臨界電壓關係分佈狀態。其中，位於每一階層的記憶胞180，因為覆蓋有矽氧化物襯底層120和氮化矽覆蓋層126， 寫入電壓/臨界電壓關係幾乎相同。顯示，藉由覆蓋具有較平均厚度的矽氧化物襯底層120和氮化矽覆蓋層126來降低記憶胞180的導角效應，其效果並不會隨著不同記憶胞180之導電條帶所在階層的不同而有所差異。

根據上述實施例，本發明是在提供一種立體記憶體元件及其製作方法。其係在具有多個導電條帶之脊狀疊層的立壁上依序形成記憶層和通道層。之後，對通道層兩側的窄側壁進行回蝕，並於窄側壁之上形成一個氮化矽覆蓋層。藉由使通道層兩側的窄側壁遠離記憶層的兩側角落，以即以氮化矽覆蓋層來捕捉更多的電子兩種方式，來降低記憶層兩側導角之電場所引發的導角效應，進而解決習知技術寫入/讀取操作錯誤或電子特性惡化的問題。

Claims (10)

1. 一種立體(Three-Dimensional，3D)記憶體元件，包括：一基材；一脊狀疊層，包括複數個導電條帶，沿著一第一方向(Z)堆疊於該基材上；一記憶層，沿著一第二方向(Y)堆疊於該脊狀疊層的一立壁上，其中該第一方向與該第二方向夾一非平角；一通道層，沿著該第二方向堆疊於該記憶層上，且包括一回蝕凹陷部，該回蝕凹陷部的一窄側壁具有沿著該第一方向延伸的一長邊；以及一覆蓋層，沿著一第三方向(X)堆疊於該窄側壁上，該第三方向與該第一方向和該第二方向分別夾一非平角。
2. 如申請專利範圍1所述之立體記憶體元件，其中該記憶層包括一第一矽氧化物(silicon oxide)層、一氮化矽(silicon nitride)層和一第二矽氧化物層沿著一第二方向(Y)堆疊於該立壁上；該通道層具有沿著該第三方向的一第一寬度；該記憶層具有沿著該第三方向的一第二寬度；且該第一寬度小於該第二寬度。
3. 如申請專利範圍2所述之立體記憶體元件，更包括：一絕緣材質層沿著該第二方向堆疊於該通道層上，並與該通道層以及該第二矽氧化物層定義出一凹室沿著該第一方向延伸， 且該窄側壁係做為該凹室的一底面；以及一矽氧化物襯底層，位於該覆蓋層與該通道層之間。
4. 如申請專利範圍3所述之立體記憶體元件，其中該覆蓋層沿著該第一方向和該第二方向延伸以覆蓋該通道層和該記憶層，並延伸進入該凹室之中；該凹室具有由該底面開始沿著該第三方向計算的一深度，該深度實質介於5奈米(nm)至10奈米之間。
5. 一種立體記憶體元件的製作方法，包括：於一基材上形成一脊狀疊層，包括複數個導電條帶，沿著一第一方向(Z)堆疊於該基材上；於該脊狀疊層的一立壁上形成一記憶層，使該記憶層沿著一第二方向(Y)堆疊於該立壁上，其中該第一方向與該第二方向夾一非平角；於該記憶層上形成一通道層，使該通道層沿著該第二方向堆疊於該記憶層上，且包括一回蝕凹陷部，該回蝕凹陷部的一窄側壁具有沿著該第一方向延伸的一長邊；以及於該窄壁之上形成一覆蓋層，沿著一第三方向(X)堆疊於該通道層上，該第三方向實質與該第一方向和該第二方向分別夾一非平角。
6. 如申請專利範圍5所述之立體記憶體元件的製作方法，其中形成該記憶層的步驟包括：於該些溝槽之中進行複數個沉積製程，以至少形成一第一矽氧化物層、一氮化矽層和一第二矽氧化物層沿著該第二方向堆疊於 該立壁上形成該脊狀疊層的步驟包括：於一基材上形成一多層堆疊結構(multi-layer stack)；以及圖案化該多層堆疊結構，以形成複數條溝槽沿著該第一方向和第三方向延伸，其中形成該通道層的步驟包括：於該些溝槽之中進行一沉積製程，形成一導電材質層沿著該第二方向(Y)堆疊於該記憶層上；以及進行一通道蝕刻製程，沿著該第三方向移除一部分該導電材質層。
7. 如申請專利範圍6所述之立體記憶體元件的製作方法，在形成該導電材質層之後，更包括形成一絕緣材質層，沿著該第二方向堆疊於該通道層上；其中該通道蝕刻製程於該絕緣材質層、該通道層以及該記憶層三者之間定義出一凹室沿著該第一方向延伸，且該窄側壁係做為該凹室的一底面。
8. 如申請專利範圍7所述之立體記憶體元件的製作方法，在該通道蝕刻製程之前，更包括進行一開口蝕刻製程，沿著該第三方向移除一部分該記憶層、該通道層和該絕緣材質層，藉以在該些溝槽之中定義出至少一開口；其中形成該覆蓋層的步驟包括：進行一沉積製程，於該開口的一側壁上形成一氮化矽層，覆蓋該通道層、該記憶層和該絕緣材質層，並延伸進入該凹室。
9. 如申請專利範圍8所述之立體記憶體元件的製作方法，形成該覆蓋層之 前，更包括於該開口的一側壁上形成一矽氧化物襯底層，覆蓋一部分該通道層、該記憶層和該絕緣材質層，並延伸進入該凹室；其中該矽氧化物襯底層係由一二氧化矽沉積製程或一熱氧化製程所形成。
10. 如申請專利範圍8所述之立體記憶體元件的製作方法，形成該覆蓋層之後，更包括以一絕緣材料填充該開口。