CN111063687B - 三维存储器及其形成方法 - Google Patents

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Abstract

本发明公开了一种三维存储器及其形成方法。三维存储器的形成方法包括：首先，形成一脊状叠层，脊状叠层包括多个导电条带，多个导电条带沿着第一方向叠层于一基材上，且沿着第二方向延伸。接着，沿着第三方向叠层于脊状叠层的垂直侧壁上以形成存储层，存储层包括沿着第一方向延伸的一窄侧壁且具有一长边。之后，在存储层上形成一个通道层，使通道层沿着第三方向叠层于存储层上，且包括一个窄侧壁，窄侧壁具有沿着第一方向延伸的一个长边。此后，形成一覆盖层，覆盖层以第一方向叠层于脊状叠层上，覆盖存储层与通道层。后续，形成导电连接层，导电连接层沿着第二方向叠层于窄侧壁上。

Description

三维存储器及其形成方法
技术领域
本发明属于半导体器件技术领域，涉及一种高密度存储器元件及其形成方法，特别是有关于一种三维(Three-Dimensional，3D)存储器及其形成方法。
背景技术
三维存储器元件(例如是三维非易失性存储器(Non-Volatile Memory，NVM))具有许多层叠层结构，可达到更高的储存容量，更具有优异的电子特性，例如具有良好的数据保存可靠性和操作速度，可用以提供优异的存储器元件的需求。再者，三维非易失性存储器的结构适用于人工智能(Artificial Intelligence，AI)的应用。
形成三维存储器元件的典型方法包括源极/漏极的形成。源极/漏极可通过孔洞进行注入工艺(implantation)所形成。然而，要通过传统的注入工艺步骤将掺杂物质通过具有高深宽比的孔洞进行均匀地施加却极具挑战性，无法适当地形成源极/漏极。
因此有需要提供立体存储器元件及其制作方法，以解决现有技术所面临的问题。
发明内容
本发明有关于一种三维存储器及其形成方法。本发明提供用于形成三维存储器中的源极区域与漏极区域的较佳方法，可提供具有较佳电学特性的三维存储器元件，且可降低生产成本。
根据本发明的第一方面，提出一种三维存储器的形成方法。此三维存储器的形成方法包括：首先，形成一脊状叠层，脊状叠层包括多个导电条带沿着第一方向叠层于一基材上，且沿着第二方向延伸。接着，沿着第三方向叠层于脊状叠层的垂直侧壁上以形成存储层，存储层包括沿着第一方向延伸的一窄侧壁且具有一长边。之后，在存储层上形成一个通道层，使通道层沿着第三方向叠层于存储层上，且通道层包括一个窄侧壁，窄侧壁具有沿着第一方向延伸的一个长边。此后，形成一覆盖层，覆盖层以第一方向叠层于脊状叠层上，覆盖存储层与通道层。后续，形成导电连接层，导电连接层沿着第二方向叠层于窄侧壁上。
根据本发明的第二方面，提出一种三维存储器。该三维存储器包括脊状叠层、存储层、通道层、覆盖层以及导电连接层。脊状叠层包括多个导电条带沿着第一方向叠层于一基材上，且沿着第二方向延伸。存储层沿着第三方向叠层于脊状叠层的垂直侧壁上，存储层包括沿着第一方向延伸的一窄侧壁且具有一长边。通道层沿着第三方向叠层于存储层的侧壁上，通道层包括一个窄侧壁，窄侧壁具有沿着第一方向延伸的一个长边。覆盖层以第一方向叠层于脊状叠层上，覆盖存储层与通道层。导电连接层沿着第二方向叠层于窄侧壁上。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附附图详细说明如下：
附图说明
图1绘示根据本发明的一实施例的多层叠层结构的透视图。
图2绘示对图1的多层叠层结构进行图案化工艺之后的结构透视图。
图3绘示形成导电层于图2的结构上之后的结构透视图。
图4绘示移除图3的结构中的一部分导电层之后的结构透视图。
图5绘示形成绝缘材料层于图4的结构中之后的结构透视图。
图6绘示形成导电本体于图5的结构中之后的结构透视图。
图7绘示形成覆盖层于图6的结构中之后的结构透视图。
图8绘示形成开口于图7的结构中之后的结构透视图。
图9A绘示形成导电连接层于图8的结构中之后的结构透视图。
图9B至图9E绘示根据本发明的一实施例的沿着图8的A-A’联机与B-B’联机的形成导电连接层的步骤的上视图。
图9F绘示根据本发明的一实施例的沿着图8的A-A’联机与B-B’联机的上视图。
图9G绘示根据本发明的一实施例的沿着图9A的C-C’联机与D-D’联机的上视图。
图10绘示形成接触结构与导线于图8的结构中之后的结构透视图。
图11A至图11D绘示根据本发明的另一实施例的三维存储器的形成方法的上视图。
【符号说明】
100、200：三维存储器；
101：基材；
103：埋层；
110、110’：多层叠层结构；
110a、140a、150a：顶表面；
110n：凹口；
110s：垂直侧壁；
110t：沟道；
111、113、115、117：绝缘条带；
111’、113’、115’、117’：绝缘层；
112、114、116、212：导电条带；
112’、114’、116’、130：导电层；
112s：侧壁；
120：存储材料层；
121、221：存储层；
130t、230t：槽口；
131、231：通道层；
131s、231s：窄侧壁；
140、240：绝缘材料层；
140st：浅沟道；
150：导电本体；
160：覆盖层；
160t、260t：开口；
170、270：导电材料；
171、271：导电连接层；
180：存储单元；
190：接触结构；
A、A’、B、B’、C、C’：剖面线端点；
BL1-BL4、SL1-SL4：导线；
D1：距离；
Dr：漏极区域；
L1：第一线；
L2：第二线；
L3：第三线；
L4：第四线；
R1～R8：区域；
Sr：源极区域；
W111、W112：宽度；
θ1、θ2、θ3：非平角。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
必须注意的是，下列较佳的实施例，并非用以限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。较佳实施例的提出，仅用以示例本发明的技术特征，并非用以限定本发明的申请专利保护范围。该技术领域中具有公知常识的技术人员，将可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。此外，附图并不必需依据实际比例绘示，在不同实施例与附图之中，相同的元件，将以相同的元件符号加以表示。
形成三维存储器100的方法包括下述步骤：首先在基材101的表面上形成多层叠层结构(multi-layer stack)110’。请参照图1，图1绘示根据本发明的一实施例的多层叠层结构110’的透视图。在本发明的一些实施例中，多层叠层结构110’形成于基材101上。埋层103可形成于基材101上，且配置于多层叠层结构110’与基材101之间。多层叠层结构110’包括多个绝缘层111’，113’，115’，117’以及多个导电层112’，114’，116’。在本实施例中，绝缘层111’，113’，115’，117’与导电层112’，114’，116’沿着图1所绘示的第一方向(例如是Z轴方向)，在基材101上彼此交错叠层，使绝缘层111’位于多层叠层结构110’的底层，而绝缘层117’位于多层叠层结构110’的顶层。
导电层112’，114’，116’可以由导电半导体材料，例如掺杂有磷或砷的n型多晶硅，或n型外延单晶硅所构成。此外，导电层112’，114’，116’也可以由掺杂有硼的p型多晶硅，或p型外延单晶硅所构成。另一方面，导电层112’，114’，116’也可以由无掺杂的半导体材料，例如无掺杂的多晶硅，所构成。在本实施例中，导电层112’，114’，116’由无掺杂多晶硅所构成。
绝缘层111’，113’，115’，117’可以由介电材料，例如硅氧化物(oxide)、硅氮化物(nitride)、硅氮氧化物(oxynitride)、硅酸盐(silicate)或其他材料，所构成。每一绝缘层111’，113’，115’，117’的厚度可以实质介于20纳米到40纳米之间。在本发明的一些实施例中，导电层112’，114’，116’和绝缘层111’，113’，115’，117’可通过，例如低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)工艺，制作而成。
接着，对多层叠层结构110’进行一图案化工艺，以形成多个脊状叠层110。请参照图2，图2绘示对图1的多层叠层结构110’进行图案化工艺之后的结构透视图，并且存储材料层120形成于图案化的多层叠层结构110’上。每个沟道110t的长轴沿着第二方向(例如是Y方向)延伸，以将多层叠层结构110’分为多个脊状叠层110，并暴露一部分的埋层103。在本实施例中，每个脊状叠层110都包含一部分的导电层112’，114’，116’及绝缘层111’，113’，115’，117’，脊状叠层110中的导电层112’，114’，116’及绝缘层111’，113’，115’，117’分别成型为导电条带112，114，116与绝缘条带111，113，115，117。脊状叠层110的垂直侧壁110s可由沟道110t中暴露出。此后，存储材料层120可通过LPCVD工艺覆盖脊状叠层110，且沿着第三方向(例如是X方向)叠层于脊状叠层110的垂直侧壁110s上。
在一实施例中，第一方向(Z方向)与第二方向(Y方向)可形成一非平角θ1(例如是约90°)，第三方向(X方向)与第一方向(Z方向)可形成一非平角θ2(例如是约90°)，第三方向(X方向)与第二方向(Y方向)可形成一非平角θ3(例如是约90°)。
存储材料层120可包括通过LPCVD工艺，由硅氧化物(silicon oxide)层、氮化硅(silicon nitride)层和硅氧化物层所构成的复合层(即，ONO层)。但存储材料层120的结构并不以此为限。在一些实施例中，存储材料层120的复合层还可以选自于由一硅氧化物-氮化硅-硅氧化物-氮化硅-硅氧化物(oxide-nitride-oxide-nitride-oxide，ONONO)结构、一硅-硅氧化物-氮化硅-硅氧化物-硅(silicon-oxide-nitride-oxide-silicon，SONOS)结构、一能带工程硅-硅氧化物-氮化硅-硅氧化物-硅(bandgap engineered silicon-oxide-nitride-oxide-silicon，BE-SONOS)结构、一氮化钽-氧化铝-氮化硅-硅氧化物-硅(tantalum nitride，aluminum oxide，silicon nitride，silicon oxide，silicon，TANOS)结构以及一金属高介电系数能带工程硅-硅氧化物-氮化硅-硅氧化物-硅(metal-high-kbandgap-engineered silicon-oxide-nitride-oxide-silicon，MABE-SONOS)结构所组成的一族群。
图3绘示形成导电层130于图2的结构上之后的结构透视图。在一些实施例中，导电层130是通过LPCVD工艺所形成，以共形覆盖于脊状叠层110的表面之上。
导电层130可以包括掺杂有磷或砷的n型多晶硅(或n型外延单晶硅)、掺杂有硼的p型多晶硅(或p型外延单晶硅)、无掺杂的多晶硅。或者，导电层130可以由金属硅化物(silicides)所形成，例如硅化钛(TiSi)、硅化钴(CoSi)或硅锗(SiGe)、氧化物半导体(oxide semiconductors)，例如氧化铟锌(InZnO)或氧化铟镓锌(InGaZnO)、金属(例如Al，Cu，W，Ti，Co，Ni，TiN，TaN或TaAlN)或两种或多种上述材质的组合物。
图4绘示移除图3的结构中的一部分导电层130及一部分存储材料层120之后的结构透视图。在一些实施例中，一部分导电层130及一部分存储材料层120是通过刻蚀工艺所移除。
导电层130及存储材料层120的顶部部分及底部部分是被移除。亦即，导电层130及存储材料层120的覆盖脊状叠层110的顶表面110a的部分是被移除，接触或邻近于埋层103的部分亦是被局部移除，以由导电层130及存储材料层120暴露出脊状叠层110的顶表面110a及埋层103。在第三方向(亦即是X方向)叠层于存储材料层120上的导电层130是被保留下来。
图5绘示形成绝缘材料层140于图4的结构中之后的结构透视图。在一些实施例中，绝缘材料层140是通过LPCVD工艺所形成。
绝缘材料层140可由氧化物材料所形成，例如是包括二氧化硅的材料。绝缘材料层140填充于沟道110t之中，且配置于导电层130之间。存储材料层120、导电材料层130及绝缘材料层140可视为沿着第三方向(亦即是X方向)依序叠层于脊状叠层110的垂直侧壁110s上。
图6绘示形成导电本体150于图5的结构中之后的结构透视图。
在本实施例中，绝缘材料层140的顶部部分可通过刻蚀工艺所移除，以形成暴露绝缘材料层140的浅沟道140st。被刻蚀的绝缘材料层140的顶表面140a作为浅沟道140st的底部。接着，导电本体150形成于浅沟道140st中，覆盖顶表面140a。顶表面140a与基板101之间的垂直高度是小于脊状叠层110的顶表面110a与基板101之间的垂直高度。导电本体150的顶表面150a与基板101之间的垂直高度是相同于脊状叠层110的顶表面110a与基板101之间的垂直高度。
导电本体150可以由导电半导体材料，例如掺杂有磷或砷的n型多晶硅，或n型外延单晶硅所构成。此外，导电本体150也可以由掺杂有硼的p型多晶硅，或p型外延单晶硅所构成。另一方面，导电本体150也可以由无掺杂的半导体材料，例如无掺杂的多晶硅，所构成。在本实施例中，导电本体150由无掺杂多晶硅所构成。
图7绘示形成覆盖层160于图6的结构中之后的结构透视图。覆盖层160可通过LPCVD工艺所形成。
覆盖层160整个覆盖了导电本体150的顶表面150a、脊状叠层110的顶表面110a及存储材料层120。在一些实施例中，覆盖层160可包括氮化硅、氧化物、氮氧化硅、或任何其他对于后续化学刻蚀(chemical dry etching，CDE)工艺有高选择比的材料。覆盖层160的厚度可介于100至
Figure BDA0001836736430000081
(angstrom)。
图8绘示形成开口160t于图7的结构中之后的结构透视图。
通过进行一开口刻蚀工艺移除部分的存储材料层120、导电层130、绝缘材料层140及覆盖层160，以形成穿过部分的存储材料层120、导电层130、绝缘材料层140及覆盖层160且暴露出埋层103的多个开口160t。存储材料层120、导电层130、绝缘材料层140及覆盖层160的保留部分可分为的多个区域R1至R8，区域R1至R8配置为扭转式布局(twistedlayout)。换言之，区域R1与R2配置于平行于第二方向(Y方向)的第一线L1中。区域R3与R4配置于平行于第二方向(Y方向)的第二线L2中。区域R5与R6配置于平行于第二方向(Y方向)的第三线L3中。区域R7与R8配置于平行于第二方向(Y方向)的第四线L4中。相邻两线的区域是沿着第二方向(Y方向)偏移一距离。例如，区域R1与R3分别在第二方向(Y方向)中对齐于区域R5与R7，区域R1与R5分别与区域R3与R7在第二方向(Y方向)中偏移一距离D1。
每一个区域中余留下来的一部分存储材料层120(以下称做存储层121)和导电层130(以下称做通道层131)，分别与脊状叠层110每一阶层的导电条带112，114，116交叉，并分别在这些交叉位置上(intersection point)形成一个存储单元180。
图9A绘示形成导电连接层171于图8的结构中之后的结构透视图。
导电连接层171在第二方向中(亦即是Y方向)叠层于通道层131与导电本体150上。导电连接层171的形成将更为详细的描述于下列对应于的图9B至图9F的段落中。
图9B至图9E绘示根据本发明的一实施例的沿着图8的A-A’联机与B-B’联机的形成导电连接层171的步骤的上视图。
请参照图9B，示例性绘示在开口刻蚀工艺之后，区域是通过开口160t所分开。存储层121、通道层131与绝缘材料层140是沿着第三方向(亦即是X方向)依序叠层于脊状叠层110的垂直侧壁110s上(包括导电条带112的侧壁112s)。
请参照图9C，通过移除一部分的通道层131以形成沿着第一方向延伸(亦即是Z方向)的槽口130t，且通道层131的窄侧壁131s是暴露出。窄侧壁131s作为槽口130t的底部。每个通道层131的两侧可暴露出，且一个通道层131可对应两个槽口130t。槽口130t可通过一第一化学干法刻蚀(chemical dry etching，CDE)工艺所形成，第一化学干法刻蚀工艺选择性地刻蚀通道层131，例如是选择性地刻蚀多晶硅的材料。三维存储器100的整个结构是受到覆盖层160所保护，以避免受到化学干法刻蚀工艺的破坏。在一实施例中，在第二方向(亦即是Y方向)中的每个单元间距(亦即是相邻区域之间的距离，例如是区域R3与R4)是140纳米(nm)。在第二方向(亦即是Y方向)中的主动区域的宽度是70纳米。在第二方向(亦即是Y方向)中的槽口130t的宽度Wt是介于5纳米至20纳米。在第二方向(亦即是Y方向)中的位于相邻两槽口130t之间的通道层131的宽度W131是大于30纳米。
请参照图9D，对图9C所绘示的结构进行一清洁工艺，以移除内生性的氧化物。接着，将导电材料170沉积于开口160t与槽口130t之中。清洁工艺可通过一刻蚀剂(例如是氟化氢(HF))所进行。导电材料170叠层于通道层131的窄侧壁130s以及脊状叠层110的垂直侧壁110s上。整个槽口130t及一部分的开口160t是通过导电材料170所填充。导电材料170可由导电半导体材料(例如是重掺杂的n型多晶硅)所形成。导电材料170的电阻可低于通道层131的电阻。
请参照图9E，对图9D所绘示的结构进行一第二化学干法刻蚀工艺，以从开口160t移除一部分的导电材料170，填充于槽口130t之中的导电材料170是被保留下来，以形成沿着第二方向叠层于窄侧壁131s上的导电连接层171(如图9A所示)。第二化学干法刻蚀工艺的刻蚀剂选择性地刻蚀导电材料170(例如是多晶硅)。如此一来，作为源极区域Sr与漏极区域Dr的导电连接层171可通过自对准方法所形成。
由于导电材料170可直接沉积于槽口130t中，即使开口160t或槽口130t具有高的深宽比(aspect ratio)，槽口130t在第一方向(例如是Z方向)中的底部也可通过导电材料170所填充。
图9F绘示根据本发明的一实施例的沿着图8的A-A’联机与B-B’联机的上视图。
请参照图9F，在进行第二化学刻蚀工艺之后，可在导电条带112，114，116中形成凹口110n。由于导电材料170与导电条带112，114，116皆可包括类似或相同的材料(例如是多晶硅)，第二化学干法刻蚀可能不只将导电材料170由开口160t移除，也可能移除一小部分的导电条带112，114，116，以完全隔离不同的单元(例如是区域R3与R4)，因而产生位于导电条带112，114，116之中的凹口110n。亦即，对应于开口160t的导电条带112，114，116在第三方向(亦即是X方向)中具有第一宽度(例如是W112)，对应于开口160t的绝缘条带111，113，115，117在第三方向(亦即是X方向)中具有第二宽度(例如是W111)，且第一宽度(例如是W112)小于第二宽度(例如是W111)。
图9G绘示根据本发明的一实施例的沿着图9A的C-C’联机与D-D’联机的上视图。
在示例性绘示于图9B至图9E的工艺期间，导电本体150的边缘部分也可通过凹口130t所移除，并在将导电材料170填入于凹口130t之中之后，形成导电连接层171于凹口130t之中以接触于导电本体150及存储层121(如第9A及9G图所示)。导电连接层171可作为源极区域Sr或漏极区域Dr。
图10绘示形成接触结构190与导线BL1-BL4，SL1-SL4于图8的结构中之后的结构透视图。
接触结构190形成于导电连接层171上，穿过覆盖层160，且通过覆盖层160所环绕。每个区域R1至R8可对应于两个倒U形状的导电连接层171，分别对应于源极区域Sr与漏极区域Dr。导线BL1-BL4，SL1-SL4可形成于接触结构190上并电性连接于接触结构190。接触结构190与导线BL1-BL4，SL1-SL4可由金属所形成。导线BL1可用作位线以电性连接于区域R4与R8的漏极区域Dr。导线BL2可用作位线以电性连接于区域R2与R6的漏极区域Dr。导线BL3可用作位线以电性连接于区域R3与R7的漏极区域Dr。导线BL4可用作位线以电性连接于区域R1与R5的漏极区域Dr。导线SL1可用作源极线以电性连接于区域R4与R8的源极区域Sr。导线SL2可用作源极线以电性连接于区域R2与R6的源极区域Sr。导线SL3可用作位源极线以电性连接于区域R3与R7的源极区域Sr。导线SL4可用作源极线以电性连接于区域R1与R5的源极区域Sr。多条源极线(例如是导线SL1-SL4)的电流可加总在一起，在人工智能的应用中用以进行感测。
图11A至图11D绘示根据本发明的另一实施例的三维存储器200的形成方法的上视图。
三维存储器200是类似于三维存储器100，其不同之处在于，在开口刻蚀工艺之后，存储层221仍保留于开口260t之中。图11A至图11D的上视图分别类似于图9B至图9E。
请参照图11A，对于图7所绘示的结构进行开口刻蚀工艺，接着，区域(例如是区域R3与R4)是通过开口260t所分开。存储层221、通道层231与绝缘材料层240是沿着第三方向(亦即是X方向)依序叠层于脊状叠层110的垂直侧壁110s上(包括导电条带212的侧壁212s)。存储层221是叠层于脊状叠层110的整个垂直侧壁110s上，而没有从开口260t之中移除。换言之，存储层221是沿着第三方向(亦即是X方向)连续性地延伸于脊状叠层110的垂直侧壁110s上。
请参照图11B，通过移除一部分的通道层231以形成沿着第一方向延伸(亦即是Z方向)的槽口230t，且通道层231的窄侧壁231s是暴露出。窄侧壁231s作为槽口230t的底部。每个通道层231的两侧可暴露出，且一个通道层231可对应两个槽口230t。槽口230t可通过一第一化学干法刻蚀工艺所形成，第一化学干法刻蚀工艺选择性地刻蚀通道层231，例如是选择性地刻蚀多晶硅的材料。
请参照图11C，对图11B所绘示的结构进行一清洁工艺，以移除内生性的氧化物。接着，将导电材料270沉积于开口260t与槽口230t之中。清洁工艺可通过一刻蚀剂(例如是氟化氢(HF))所进行。导电材料270叠层于通道层231的窄侧壁230s以及脊状叠层110的垂直侧壁110s上。整个槽口230t及一部分的开口260t是通过导电材料270所填充。导电材料270可由导电半导体材料(例如是重掺杂的n型多晶硅)所形成。导电材料270的电阻可低于通道层231的电阻。
请参照图11D，对图11C所绘示的结构进行一第二化学干法刻蚀工艺，以从开口260t移除一部分的导电材料270，填充于槽口230t之中的导电材料270是被保留下来，以形成沿着第二方向叠层于窄侧壁231s上的导电连接层271(如图9A所示)。第二化学干法刻蚀工艺的刻蚀剂选择性地刻蚀导电材料270(例如是多晶硅)。如此一来，作为源极区域Sr与漏极区域Dr的导电连接层271可通过自对准方法所形成。由于在第二化学干法刻蚀工艺的期间，存储层221是被保留下来，导电条带可受到存储层221的保护，刻蚀剂对于导电条带可有较少的影响，故可能不会因过刻蚀(over etching)而形成在导电条带中的凹口。
在第一比较例中，源极与漏极区域是通过注入工艺所形成，但是注入物可能无到达具有高深宽比的开口的底部。在一第二比较例中，源极与漏极区域是通过等离子体掺杂所形成，并没有覆盖层叠层于整个结构上。掺杂物可能会施加于顶部的导电本体(或插塞(plug))，可能在源极与漏极区域之间产生电流路径(current path)。
本发明公开包括覆盖层的三维存储器，覆盖层是覆盖脊状叠层及导电本体，在后续的工艺(例如是化学刻蚀工艺)期间，整个结构可受到覆盖层良好的保护，故可使本发明的三维存储器不容易受到破坏而具有较佳的效能。再者，本发明可提供通过沉积导电连接结构于通道的侧壁上，形成三维存储器的源极与漏极的方法，而非是通过注入工艺或等离子体掺杂的形成方法。因此，相较于第一及第二比较例而言，本发明可按照较佳的方式形成源极与漏极区域，即使开口具有高深宽比仍可确保源极与漏极有适当地形成，可使存储器中的一些元件(例如是导电条带及导电本体)不被注入物或掺杂质所影响，不容易产生漏电流的情况。因此，本发明的三维存储器可具有优良的电性特性，且可以较简单的方式形成源极与漏极区域，生产成本也可降低。
综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中具有公知常识的技术人员，在不脱离本发明的精神和范围内，当可作各种的改动与润饰。因此，本发明的保护范围当以申请专利范围所界定的权利要求为准。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种三维存储器的形成方法，包括：
形成包括多个导电条带的一脊状叠层，这些导电条带是沿着一第一方向叠层于一基材上且沿着一第二方向延伸；
形成一存储层，该存储层是沿着一第三方向叠层于该脊状叠层的一垂直侧壁上；
形成一通道层，该通道层是沿着该第三方向叠层于该存储层的侧壁上，且具有沿着该第一方向延伸的长边的一窄侧壁；
形成一覆盖层，该覆盖层在该第一方向中叠层于该脊状叠层上，该覆盖层覆盖该存储层与该通道层；以及
形成一导电连接层，该导电连接层沿着该第二方向叠层于该窄侧壁上；
其中，该第一方向与该第二方向可形成一第一非平角，该第三方向与该第一方向可形成一第二非平角，该第三方向与该第二方向可形成一第三非平角。
2.根据权利要求1所述的方法，其中形成该通道层的步骤包括：
进行一沉积工艺以形成叠层于该存储层、该基材与该脊状叠层的一顶表面上的一导电层；以及
在形成该覆盖层之前移除一部分的该导电层。
3.根据权利要求2所述的方法，还包括形成一绝缘材料层的步骤以及形成一导电本体的步骤，该绝缘材料层是沿着该第三方向叠层于该导电层上；该导电本体是通过填充一第一导电材料于该绝缘材料层的一浅沟道中，在该第一方向中叠层于该绝缘材料层上。
4.根据权利要求3所述的方法，还包括进行一开口刻蚀工艺，以在形成该覆盖层之后移除部分的该存储层、该导电层及该绝缘材料层，以形成至少一开口；其中该覆盖层是在进行该开口刻蚀工艺之前覆盖该导电本体。
5.根据权利要求4所述的方法，其中形成该导电连接层的步骤包括：
形成一槽口，该槽口是通过移除部分的该通道层沿着该第一方向延伸，且该窄侧壁是作为该槽口的底部；
沉积一第二导电材料于该开口及该槽口中；以及
其中该导电连接层是作为源极区域或漏极区域。
6.根据权利要求5所述的方法，其中该脊状叠层还包括多个绝缘条带，这些绝缘条带是沿着该第一方向交替叠层于这些导电条带，这些导电条带具有对应于该开口的该第三方向中的一第一宽度，这些绝缘条带具有对应于该开口的该第三方向中的一第二宽度，该第一宽度小于该第二宽度。
7.一种三维存储器，包括：
一脊状叠层，该脊状叠层包括多个导电条带，这些导电条带是沿着一第一方向叠层于一基材上且沿着一第二方向延伸；
一存储层，该存储层是沿着一第三方向叠层于该脊状叠层的一垂直侧壁上；
一通道层，该通道层是沿着该第三方向叠层于该存储层的侧壁上，且具有沿着该第一方向延伸的长边的一窄侧壁；
一覆盖层，该覆盖层在该第一方向中叠层于该脊状叠层上，该覆盖层覆盖该存储层与该通道层；以及
一导电连接层，该导电连接层沿着该第二方向叠层于该窄侧壁上；
其中，该第一方向与该第二方向可形成一第一非平角，该第三方向与该第一方向可形成一第二非平角，该第三方向与该第二方向可形成一第三非平角。
8.根据权利要求7所述的三维存储器，还包括：
一绝缘材料层，该绝缘材料层是沿着该第三方向叠层于该通道层上；以及
一导电本体，该导电本体在该第一方向中叠层于该绝缘材料层上。
9.根据权利要求7所述的三维存储器，其中该脊状叠层还包括多个绝缘条带，这些绝缘条带是沿着该第一方向交替叠层于这些导电条带，这些导电条带具有对应于一开口的该第三方向中的一第一宽度，这些绝缘条带具有对应于该开口的该第三方向中的一第二宽度，该第一宽度小于该第二宽度，其中该开口穿过部分的该存储层、该通道层、该绝缘材料层及该覆盖层。
10.根据权利要求7所述的三维存储器，还包括：
一接触结构，配置于该导电连接层上，其中该接触结构是通过该覆盖层所环绕；以及
一导线，电性连接于该接触结构。
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101826545A (zh) * 2009-03-03 2010-09-08 旺宏电子股份有限公司 集成电路自对准三度空间存储阵列及其制作方法
CN102867830A (zh) * 2011-07-06 2013-01-09 爱思开海力士有限公司 非易失性存储器件及其制造方法
CN103295966A (zh) * 2012-02-24 2013-09-11 旺宏电子股份有限公司 形成三维非易失存储单元阵列的方法
CN104282694A (zh) * 2013-07-03 2015-01-14 株式会社东芝 非易失性半导体存储器件及其制造方法
CN105226063A (zh) * 2014-06-25 2016-01-06 三星电子株式会社 具有垂直沟道和气隙的半导体装置
CN105826323A (zh) * 2015-01-06 2016-08-03 旺宏电子股份有限公司 存储器元件及其制作方法
CN105990246A (zh) * 2015-02-06 2016-10-05 旺宏电子股份有限公司 存储器元件的制作方法
CN106653684A (zh) * 2017-03-08 2017-05-10 长江存储科技有限责任公司 三维存储器及其通道孔结构的形成方法
CN108206188A (zh) * 2016-12-19 2018-06-26 旺宏电子股份有限公司 三维存储器元件及其制作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101736982B1 (ko) * 2010-08-03 2017-05-17 삼성전자 주식회사 수직 구조의 비휘발성 메모리 소자
TWI495048B (zh) * 2012-05-21 2015-08-01 Phison Electronics Corp Ｎａｎｄ快閃記憶體單元、ｎａｎｄ快閃記憶體陣列及其操作方法
US8859343B2 (en) * 2013-03-13 2014-10-14 Macronix International Co., Ltd. 3D semiconductor structure and manufacturing method thereof
CN106298783B (zh) * 2015-05-21 2019-11-26 旺宏电子股份有限公司 存储元件及其制造方法
TWI565038B (zh) * 2015-07-24 2017-01-01 旺宏電子股份有限公司 記憶體元件及其製作方法
TWI621248B (zh) * 2016-12-15 2018-04-11 旺宏電子股份有限公司 立體記憶體元件及其製作方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101826545A (zh) * 2009-03-03 2010-09-08 旺宏电子股份有限公司 集成电路自对准三度空间存储阵列及其制作方法
CN102867830A (zh) * 2011-07-06 2013-01-09 爱思开海力士有限公司 非易失性存储器件及其制造方法
CN103295966A (zh) * 2012-02-24 2013-09-11 旺宏电子股份有限公司 形成三维非易失存储单元阵列的方法
CN104282694A (zh) * 2013-07-03 2015-01-14 株式会社东芝 非易失性半导体存储器件及其制造方法
CN105226063A (zh) * 2014-06-25 2016-01-06 三星电子株式会社 具有垂直沟道和气隙的半导体装置
CN105826323A (zh) * 2015-01-06 2016-08-03 旺宏电子股份有限公司 存储器元件及其制作方法
CN105990246A (zh) * 2015-02-06 2016-10-05 旺宏电子股份有限公司 存储器元件的制作方法
CN108206188A (zh) * 2016-12-19 2018-06-26 旺宏电子股份有限公司 三维存储器元件及其制作方法
CN106653684A (zh) * 2017-03-08 2017-05-10 长江存储科技有限责任公司 三维存储器及其通道孔结构的形成方法

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