TWI565038B - 記憶體元件及其製作方法 - Google Patents

Description

記憶體元件及其製作方法

本揭露書是有關於一種非揮發性記憶體(Non-Volatile Memory，NVM)元件及其製作方法。特別是有關於一種垂直通道記憶體元件及其製作方法。

非揮發性記憶體元件具有存入元件中的資料不會因為電源供應的中斷而消失的特性，因而成為目前普遍被用來儲存資料的記憶體元件之一。快閃記憶體是一種典型的非揮發性記憶體元件。快閃記憶體元件的記憶胞包括電荷儲存結構，例如浮置閘(floating gate)或電荷捕捉介電層(dielectric charge trapping layer)，其係藉由控制儲存在電荷儲存結構中的電荷數量，來將資料儲存於快閃記憶體元件的記憶胞中。被儲存電荷的數量對快閃記憶體元件中的記憶胞設定了一個臨界電壓(threshold voltage)，與被儲存資料的數值產生關連。

與採用浮置閘結構的快閃記憶體元件相比，採用電荷捕捉介電層，例如矽-矽氧化物-氮化矽-矽氧化物-矽(Silicon Oxide Nitric Oxide Silicon，SONOS)結構，的快閃記憶體元件， 具有良好資料保存、低電壓操作、厚度薄且適合嵌入式(embedded)設計等優點。因此目前多採用具有電荷捕捉介電層結構的記憶胞來作為建構垂直通道立體快閃記憶體元件的主要單元。然而，由於儲存在電荷捕捉介電層中的電荷分部不均，容易因隅角效應(edge and corner effect)而影響快閃記憶體元件寫入/抹除操作的可靠度。此一缺點也隨著元件關鍵尺寸的縮小，越顯嚴重。

另外，習知技術製作垂直通道快閃記憶體元件的方法，一般係先以複數絕緣層和多晶矽層交錯堆疊來形成多層堆疊結構(multilayers stack)，再於多層堆疊結構中形成貫穿開口，並於依序在貫穿開口的側壁上毯覆矽-矽氧化物-氮化矽-矽氧化物-矽記憶層以及多晶矽通道層，藉以在記憶層、通道層以及多晶矽層的重疊處定義出複數個記憶胞。

然而，由於絕緣層和多晶矽層二者的材料特性差異相當大，因此以蝕刻製程所形成的貫穿開口，常具有上寬下窄的蝕刻輪廓(etching profile)，且刻深度不足，不僅大幅降低後續製程的製程裕度(process window)，也限制了記憶體元件的整體記憶體密度。

因此，有需要提供一種先進的記憶體元件及其製作方法，來解決習知技術所面臨的問題。

本發明的一個面向是有關於一種記憶體元件，包括第一絕緣層、第二絕緣層、隔離層、浮置閘電極(floating gate electrode)、控制閘電極、通道層以及穿隧氧化層(tunneling oxide layer)。第二絕緣層鄰接第一絕緣層，且實質與第一絕緣層平行，並與第一絕緣層定義出層間空間(interlayer space)。隔離層位於層間空間之中，並且與第一絕緣層夾一個非平角，而將層間空間區隔離成第一凹室和第二凹室。浮置閘電極位於第一凹室之中。控制閘電極位於第二凹室之中。通道層位於第一凹室的開口外側，且與第一絕緣層和第二絕緣層夾一個非平角。穿隧氧化層位於通道層和浮置閘電極之間。

本發明的一個面向是有關於一種記憶體元件的製作方法。此一製作方法包括下述部驟：首先，提供具有複數個絕緣層和複數個犧牲層相互堆疊的多層堆疊結構。然後，形成至少一個貫穿多層堆疊結構的第一貫穿開口，將緣層和犧牲層部分暴露於外。之後，進行回蝕製程以通過第一貫穿開口移除一部分犧牲層，以藉由剩餘的犧牲層以及絕緣層來定義出複數個第一凹室。 再氧化每一個剩餘犧牲層暴露於外的一部分，藉以在每一個第一凹室中形成隔離層。後續，形成複數個浮置閘電極，分別填充每一個第一凹室。形成穿隧氧化層，覆蓋於經由第一貫穿開口暴露於外的部分絕緣層和浮置閘電極上；並於穿隧氧化層上形成通道層。之後，形成至少一個第二貫穿開口，貫穿多層堆疊結構，使絕緣層和犧牲層部分地暴露於外。移除剩餘的犧牲層，並將一部分的隔離層暴露於外，藉以在絕緣層和隔離層之間定義出複數個第二凹室。形成複數個控制閘電極，分別填充每一個第二凹室。

根據上述實施例，本發明是在提供一種記憶體元件及其製作方法。此一記憶體元件的製作方法，係先提供由交錯堆疊之犧牲層和絕緣層所構成的多層堆疊結構。再於多層堆疊結構中形成至少一個第一貫穿開口，並通過第一貫穿開口移除一部分的犧牲層，進而在相鄰兩個絕緣層中定義出複數個第一凹室。之後，氧化被第一凹室所暴露出來的犧牲層，藉以在第一凹室形成複數個隔離層，並與絕緣層夾有非平角。然後，形成浮置閘電極填充第一凹室中。再於第一貫穿開口的側壁上依序形成穿隧氧化層和通道層，以覆蓋浮置閘電極。再於多層堆疊結構中形成至少一個第二貫穿開口，並通過第二貫穿開口移除剩餘的犧牲層，進而在相鄰兩個絕緣層中定義出複數個第二凹室，將隔離層遠離浮置閘電極的一側暴露出來。後續，形成複數個控制閘電極來填充這些第二凹室。使位於兩相鄰絕緣層之間的每一個控制閘電極、隔離層和浮置閘可形成一個浮閘結構，並且在與穿隧氧化層和通道層重疊的位置定義出複數個浮閘記憶胞(floating gate cells)。

由於浮置閘極結構的設置，可改善習知因隅角效應所衍生的問題，增進記憶體元件寫入/抹除操作的可靠度。加上，用來作為浮閘結構之閘間層(Inter-Poly Dielectric layer，IPD layer)的隔離層係藉由氧化犧牲層所形成，厚度相當薄，具有提高記憶體元的閘極耦合率(Gate Couple Ratio，GCR)的效果。另外，由於製作記憶體元件的方法係採用絕緣層和犧牲層來形成多層堆疊結構。其中，絕緣層和犧牲層皆係由蝕刻選擇比較小的絕緣材質 所構成，在蝕刻多層堆疊結構以形成貫穿開口的步驟中，可以得到較佳的蝕刻輪廓與較大的蝕刻深度，可大幅提升後續製程的製程裕度，進而增進記憶體元件的記憶體密度。換言之，與習知採用電荷捕捉介電層(例如，SONOS閘間層)的記憶體元件相比，採用本發明的實施例所述之方法所製作的記憶體元件，可以在不增加記憶胞的尺寸的前提下，達到較習知記憶體元件更好的工作效能。

100‧‧‧記憶體元件

101‧‧‧基材

103‧‧‧隔離層

103a‧‧‧矽氧化物層

104‧‧‧第一凹室

104a‧‧‧第一凹室的開口外側

105‧‧‧第一襯裡層

106‧‧‧浮置閘電極

107‧‧‧穿隧氧化層

108‧‧‧通道層

109‧‧‧絕緣材料

110‧‧‧多層堆疊結構

111-116‧‧‧犧牲層

121-127‧‧‧絕緣層

110a、110b‧‧‧第一貫穿開口

131‧‧‧銲墊

132‧‧‧保護層

133‧‧‧第二貫穿開口

134‧‧‧第二凹室

135‧‧‧控制閘電極

135a‧‧‧金屬層

135b‧‧‧阻障層

136‧‧‧第二襯裡層

137‧‧‧閘介電層

138‧‧‧介電層

139‧‧‧金屬插塞

140‧‧‧浮閘記憶胞

400‧‧‧記憶體元件

409‧‧‧絕緣材料

410a、410b‧‧‧第一貫穿開口

432‧‧‧位元線

433‧‧‧第二貫穿開口

434‧‧‧層間介電層

435‧‧‧內連線

500‧‧‧記憶體元件

501‧‧‧底部絕緣層

501a‧‧‧凹室

502‧‧‧半導體覆蓋層

503‧‧‧矽氧化物層

508‧‧‧通道層

509‧‧‧絕緣材料

510‧‧‧多層堆疊結構

510a、510b‧‧‧第一貫穿開口

531‧‧‧銲墊接觸層

θ1‧‧‧非平角

θ2‧‧‧非平角

A-A‧‧‧切線

B-B‧‧‧切線

為了對本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，特舉數個較佳實施例，並配合所附圖式，作詳細說明如下：第1A圖至第1L圖係根據本發明的一實施例所繪示的一系列製作記憶體元件的製程結構剖面示意圖；第2圖係根據本發明的一實施例繪示形成於多層堆疊結構中之複數個第二貫穿開口的結構剖面示意圖；第3圖係根據第1L圖所繪示之記憶體元件的局部結構剖面放大圖；第4A1圖係根據本發明的另一實施例繪示在多層堆疊結構上形成保護層之後的製程結構俯視圖；第4A2圖係沿著第4A1圖中之切線A-A所繪示的結構剖面示意圖；第4B1圖係繪示在4A1圖所繪示的結構上形成第二貫穿開口 之後的結構俯視圖；第4B2圖係沿著第4B1圖中之切線A-A所繪示的結構剖面示意圖；第4B3圖係沿著第4B1圖中之切線B-B所繪示的結構剖面示意圖；第4C1圖係繪示在移除4B1圖中的剩餘犧牲層之後的結構俯視圖；第4C2圖係沿著第4C1圖中之切線A-A所繪示的結構剖面示意圖；第4C3圖係沿著第4C1圖中之切線B-B所繪示的結構剖面示意圖；第4D1圖係繪示在4C1圖所繪示的結構上形成閘介電層、阻障層和金屬層之後的結構俯視圖；第4D2圖係沿著第4D1圖中之切線A-A所繪示的結構剖面示意圖；第4D3圖係沿著第4D1圖中之切線B-B所繪示的結構剖面示意圖；第4E1圖係繪示在4D1圖所繪示的結構上進行金屬回蝕製程之後的結構俯視圖；第4E2圖係沿著第4E1圖中之切線A-A所繪示的結構剖面示意圖；第4E3圖係沿著第4E1圖中之切線B-B所繪示的結構剖面示 意圖；第4F1圖係繪示在4E1圖的第一貫穿孔中填充絕緣材料之後的結構俯視圖；第4F2圖係沿著第4F1圖中之切線A-A所繪示的結構剖面示意圖；第4F3圖係沿著第4F1圖中之切線B-B所繪示的結構剖面示意圖；第4G1圖係繪示在4F1圖所繪示的結構上形成位元線之後的結構俯視圖；第4G2圖係沿著第4G1圖中之切線A-A所繪示的結構剖面示意圖；第4G3圖係沿著第4G1圖中之切線B-B所繪示的結構剖面示意圖；第5A圖及第5C至第5L圖係根據本發明的再一實施例所繪示的一系列製作記憶體元件的製程結構剖面示意圖；以及第5B圖係繪示在第5A圖的所繪示之結構上形成貫穿開口之後的結構俯視圖。

本發明是提供一種半導體元件及其製作方法，可改善習知記憶體元件因隅角效應而影響寫入/抹除操作的可靠度的問題。為了對本發明之上述實施例及其他目的、特徵和優點能更 明顯易懂，下文特舉一具有記憶體單元、邏輯單元和高壓單元的嵌入式記憶體元件及其製作方法作為較佳實施例，並配合所附圖式作詳細說明。

但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。

請參照第1A圖至第1L圖，第1A圖至第1L圖係根據本發明的一實施例所繪示的一系列製作記憶體元件100的製程結構剖面示意圖。在本實施例之中，記憶體元件100係一種具有垂直通道的NAND快閃記憶體元件。製作記憶體元件100的方法包括下述部驟：首先，提供一多層堆疊結構110。在本發明的一些實施例中，多層堆疊結構110包括形成於基材101上的複數個犧牲層111-116以及複數個絕緣層121-127。其中，基材101可以是一半導體層。例如在本發明的一些實施例中，基材101係由p型多晶矽所構成，可用來做為記憶體元件100的底部共用源極層。 絕緣層121-127與犧牲層111-116係相互平行，並且沿著Z軸方向彼此交錯堆疊在於基材101上。在本實施例之中，絕緣層121 位於多層堆疊結構110的最底層，而絕緣層127位於多層堆疊結構110的頂層(如第1A圖所繪示)。

犧牲層111-116可以由含矽氮化物(nitride compounds)，例如氮化矽(SiN)、氮氧化矽(SiON)、氮碳化矽(SiCN)或上述之任意組合，所構成。在本實施例中，犧牲層111-116係由氮化矽所構成。絕緣層121-127可以由與介電材料，例如矽氧化物(silicon oxide)、氮化矽、氮氧化矽、矽酸鹽(silicate)或上述之任一組合，所構成。但值得注意的是，在本發明的實施例中，構成絕緣層121-127的材料與構成犧牲層111-116不會相同。在本發明的一些實施例中，犧牲層111-116和絕緣層121-127可藉由，例如低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition，LPCVD)製程，製作而成。

接著，對多層堆疊結構110進行蝕刻製程，以形成複數個第一貫穿開口110a和110b，藉以將一部分基材101暴露於外(如第1B圖所繪示)。在本發明的一些實施例中，形成貫穿開口110a和110b的蝕刻製程，包括以圖案化硬罩幕層(未繪示)為蝕刻罩幕，藉由非等向蝕刻製程(anisotropic etching process)，例如反應離子蝕刻(Reactive Ion Etching，RIE)製程，對多層堆疊結構110進行蝕刻。藉以在多層堆疊結構110之中形成沿著Z軸方向向下延伸，且截面形狀實質為圓形的貫穿孔(以下簡稱貫穿孔110a和110b)，將一部分基材101暴露出來。而由於貫穿孔110a和110b的側壁，係由絕緣層121-127和犧牲層111-116的側壁所 定義而成。換句話說，經由於貫穿孔110a和110b可以將每一個絕緣層121-127和每一個犧牲層111-116部分地暴露於外。

由於本發明的實施例所採用的多層堆疊結構110中，絕緣層121-127和犧牲層111-116皆係由絕緣材質所構成。 因此，在進行多層堆疊結構110的蝕刻製程時，可選擇具有蝕刻選擇比較接小的蝕刻劑進行蝕刻，來得到較佳的蝕刻輪廓與較大的蝕刻深度，以提升後續製程的製程裕度，進而增進記憶體元件100的記憶體密度。

之後，進行一回蝕製程來移除一部分的犧牲層111-116藉以在兩相鄰絕緣層之層間空間中定義出複數個第一凹室104。換句話說，每一個第一凹室104係藉由相鄰的兩個絕緣層121-127，以及位於兩相鄰絕緣層之間的一個剩餘犧牲層111-116來加以定義。在本實施例之中，回蝕製程係採用磷酸(H₃PO₄)溶液的濕式蝕刻製程，來移除位於兩個相鄰的絕緣層121-127之間，經由貫穿孔暴110a和110b露於外的一部分犧牲層111-116。又由於貫穿孔110a和110b具有圓形截面，因此藉由濕式蝕刻製程所形成的第一凹室104係一環形凹室(如第1C圖所繪示)。

再進行氧化製程，將每一個犧牲層111-116被第一凹室104暴露於外的部分加以氧化，以形成隔離層103。換句話說，即是在第一凹室104的縱向側壁上形成隔離層103，使隔離層103與相鄰絕緣層121-127之間夾有，例如90°，的非平角θ1(如 第1D圖所繪示)。在本實施例之中，氧化犧牲層111-116的步驟包括原位蒸氣產生(In-Situ Steam Generation，ISSG)氧化製程，可將材質為氮化矽的一部分犧牲層111-116氧化成材質實質為矽氧化物的環狀隔離層103。

在本發明的一些實施例之中，隔離層103可以同時具有氮化矽和矽氧化物。隔離層103的厚度實質介於30埃(angstrom，Å)至100埃之間。較佳為50埃。由於氮化矽和多晶係的氧化速率比值約為0.75：1。因此，當氧化製程在位於第一凹室104的側壁上形成厚度約為70埃之隔離層103的同時，也會在基材101被貫穿孔110a和110b暴露出來的表面，形成厚度約93埃的矽氧化物層103a。

後續，形成複數個浮置閘電極106分別填充每一個第一凹室104(如第1F圖所繪示)。浮置閘電極106的形成方式包括下述部驟：首先，進行沉積製程，例如低壓化學氣相沉積製程，在多層堆疊結構110上沉積導電材質(未繪示)並填充貫穿孔110a和110b和第一凹室104。再藉由回蝕製程移除位於多層堆疊結構110上方以及位於貫穿孔110a和110b之中的一部分導電材質，只保留位於第一凹室104中的一部分導電材質，以形成實質為環狀的浮置閘電極106。在本發明的一些實施例中，浮置閘電極106的導電材質可以是多晶矽或基屬矽化物，也可以是金屬，例如鋁(Al)、銅(Cu)、金(Au)、銀(Ag)、鉑金(Pt)或上述之合金。

而為了維持多層堆疊結構110的結構可靠度，在形 成浮置閘電極106之前，可選擇性地進行一個氮化製程，例如電漿氮化(plasma nitridation)製程，形成第一襯裡層(lining layer)105覆蓋在絕緣層121-127經由貫穿孔110a和110b和第一凹室104暴露於外的部分上，並且覆蓋隔離層103經由第一凹室104暴露於外的側壁上。在本發明的一些實施例中，電漿氮化製程是在將前述的部分絕緣層121-127隔離層103中的矽氧化物轉換成氮化矽。而值得注意的是，第一襯裡層105的形成，也可以藉由在前述的部分絕緣層121-127和隔離層103上沉積5埃至20埃之間的氮化矽材質來加以實現。不過，第一襯裡層105的形成仍以採用電漿氮化製程為較佳。在本實施例中，第一襯裡層105是氮化矽層，厚度實質介於5埃至20埃之間，較佳為10埃。位於第一凹室104中的一部分第一襯裡層105，與對應的絕緣層121-127和隔離層103直接接觸(如第1E圖所繪示)。

在形成浮置閘電極106之後，可以藉由沉積製程形成穿隧氧化層107，使其毯覆於多層堆疊結構110以及貫穿孔110a和110b的側壁及底部。在本實施例之中，穿隧氧化層107與絕緣層121-127和浮置閘電極106經由貫穿孔110a和110b暴露於外的部分共形。換言之，毯覆於貫穿孔110a和110b之側壁上的一部分穿隧氧化層107，係位於第一凹室104的開口外側104a，且與絕緣層121-127夾一個，例如90°，的非平角θ2(如第1G圖所繪示)。另外，在本發明的另一實施例中，穿隧氧化層107也可以藉由氧化製程，直接氧化經由貫穿孔110a和110b暴露於外的一 部分浮置閘電極106，使穿隧氧化層107僅形成於第一凹室104的開口外側104a。

之後，藉由蝕刻製程移除位於基材101上被貫穿孔110a和110b暴露出來的一部分穿隧氧化層107以及位於該部分穿隧氧化層107下方的一部分矽氧化物層103a，藉以將一部分基材101經由貫穿孔110a和110b暴露於外(如第1H圖所繪示)。

然後，形成通道層108，使其共形地(conformal)毯覆於穿隧氧化層107的表面以及經由貫穿孔110a和110b暴露於外的基材101上。詳言之，一部分的穿隧氧化層107會位於通道層108和浮置閘電極106之間，且該部分的穿隧氧化層107將通道層108和浮置閘電極106電性隔離。形成通道層108之後，以絕緣材料109，例如二氧化矽，填充貫穿孔110a和110b，並在貫穿孔110a和110b中形成至少一空器間隙(air gap)130。在回蝕絕緣材料109之後，於絕緣材料109上方形成與通道層108電性接觸的銲墊131，並且形成保護層132來覆蓋多層堆疊結構110以及銲墊131(如第1I圖所繪示)。

在本發明的一實施例中，通道層108係由半導體材料，例如矽、鍺、鎵或其他摻雜或無摻雜的半導體材質，所構成。 在本實施例中，通道層108係由無摻雜的多晶矽所構成。保護層132包括矽氧化物。由於通道層108與穿隧氧化層107共形，且穿隧氧化層107係毯覆於具有圓形截面之貫穿孔110a和110b的側壁上，並位於第一凹室104的開口外側104a。因此，通道層108 和穿隧氧化層107係實質被環狀的隔離層103和浮置閘電極106所環繞。且通道層108與經由貫穿孔110a和110b暴露於外的一部分基材101電性接觸。

接著，進行另一個蝕刻製程，在多層堆疊結構110中形成至少一個貫穿多層堆疊結構110的第二貫穿開口133，並將絕緣層121-127和犧牲層111-116部分地暴露於外(如第1J圖所繪示)。在本發明的一些實施例中，第二貫穿開口133係由多層堆疊結構110的頂面沿著Z軸方向向下延伸，並將一部分基材101暴露出來。其中，第二貫穿開口133可以是一種溝渠結構。例如，請參照第2圖，第2圖係根據本發明的一實施例繪示形成於多層堆疊結構110中之複數個第二貫穿開口133的結構剖面示意圖。 在本實施例中，第二貫穿開口133係沿著Y方向延伸的溝渠(以下簡稱溝渠133)，且溝渠133並未與貫穿孔110a和110b重疊，而設置於兩個或多個貫穿孔110a和110b之間。但溝渠133的結構並不以此為限，在一些實施例中，溝渠133可以根據記憶體元件100的不同設計而加以變化。

再採用磷酸(H₃PO₄)溶液通過溝渠133將剩餘的犧牲層111-116與移除，分別在兩相鄰的兩個絕緣層121-127之間定義出複數個第二凹室134，並將遠離浮置閘電極106的一部分隔離層103暴露於外。在本實施例之中，每一個隔離層103位於兩相鄰的兩個絕緣層121-127之間的一層間空間之中，並將層間空間分隔成一個第一凹室104和一個第二凹室134。換句話說， 每一個隔離層103位於一個第一凹室104和一個第二凹室134之間，且對應的第一凹室104和應的第二凹室134分別位於對應之隔離層103的相反兩側(如第1K圖所繪示)。

之後，再形成複數個控制閘電極135分別填充每一個第二凹室134。在本發明的一些實施例之中，控制閘電極135可以是由多晶矽、金屬或其他導電材質所構成。在本實施例之中，形成複數個控制閘電極135之前還包括在每一個隔離層103經由第二凹室134暴露出來的部分上形成閘介電層137。其中，控制閘電極135的方法包括下述部驟：首先，藉由沉積製程，例如低壓化學氣相沉積製程，形成一個由高介電係數(high-k)介電材料，例如氧化鋡(HfO₂)、氧化鋁(AlO_x)或其組合，所構成的閘介電層137，毯覆於保護層132以及經由貫穿孔133和第二凹室134暴露於外的一部分絕緣層121-127和隔離層103的表面上。在本實施例中，隔離層103的厚度實質介於1奈米(nm)至20奈米之間，較佳為5奈米。

再以另一沉積製程，於閘介電層137上依序沉積一阻障層135b，例如氮化鈦層，以及一金屬層135a，藉以填充溝渠133和第二凹室134。之後，再進行一金屬回蝕製程，移除位於保護層132上方以及溝渠133之中的一部分金屬層135a、阻障層135b和閘介電層137，僅於留下位於第二凹室134中的一部分金屬層135a、阻障層135b和閘介電層137。後續，於溝渠133中形成介電層138和金屬插塞139，使金屬插塞139與基材101電性 接觸，並藉由介電層138使金屬插塞139與控制閘電極135電性隔離。再經由一連串後段製程(未繪示)完成記憶體元件100的製備(如第1L圖所繪示)。

相同的，為了維持多層堆疊結構110的結構可靠度，在形成控制閘電極135之前。可選擇性地進行另一個氮化製程，形成第二襯裡層136覆蓋在絕緣層121-127經由溝渠133和第二凹室134暴露於外的部分上，並且覆蓋於經由每一個第二凹室134暴露於外的一部分隔離層103上。在本發明的一些實施例中，電漿氮化製程是在將前述的部分絕緣層121-127隔離層103中的矽氧化物轉換成氮化矽。而值得注意的是，第二襯裡層136的形成，也可以藉由在前述的部分絕緣層121-127和隔離層103上沉積5埃至20埃之間的氮化矽材質來加以實現。不過，第二襯裡層136的形成仍以採用電漿氮化製程為較佳。在本實施例中，第二襯裡層136係氮化矽層，厚度實質介於5埃至20埃之間，較佳為10埃。且位於每一第二凹室134中的一部分第二襯裡層136，與對應的絕緣層121-127和隔離層103直接接觸(如第1K圖所繪示)

請參照第3圖，第3圖係根據第1L圖所繪示之記憶體元件100的局部結構剖面放大圖。其中，記憶體元件100，包括複數個絕緣層121-127、複數個隔離層103、複數個浮置閘電極106、複數個控制閘電極134、至少一個通道層108以及至少一個穿隧氧化層107。每一個隔離層103位於相鄰兩個絕緣層 121-127所定義出來的一個層間空間102之中，並且與相鄰兩個絕緣層121-127夾一個非平角θ1，而將層間空間102區隔離成第一凹室104和第二凹室134。每一個浮置閘電極106位於相對應的第一凹室104之中。每一個控制閘電極135位於相對應的第二凹室134之中。通道層108和穿隧氧化層107位於相對應的第一凹室104的開口外側104a，且與絕緣層121-127夾一個非平角θ2。穿隧氧化層107位於通道層108和相對應的浮置閘電極106之間，並將通道層108和相對應的浮置閘電極106電性隔離。藉此，每一個對應的控制閘電極134、隔離層103和浮置閘106可形成一個浮閘結構，並且在與穿隧氧化層107和通道層108重疊的位置定義出複數個浮閘記憶胞140。

另外，記憶體元件100還括第一襯裡層105、複數個閘介電層137和第二襯裡層136。第一襯裡層105毯覆於每一個第一凹室104的側壁上，且位於浮置閘電極106與隔離層103之間。第二襯裡層136毯覆於每一個第二凹室134的側壁上，且位於浮置閘電極106與控制閘電極134之間。閘介電層137位於第二凹室134之中，並且位於控制閘電極135與第二襯裡層136之間。

在本實施例之中，由第一襯裡層105、隔離層103第二襯裡層136以及閘介電層137所構成的閘間層，其厚度實質可為12奈米，且控制閘電極135與浮置閘電極106之間的閘極耦合率(Gate Couple Ratio，GCR)約為0.54到6之間，具有與習 知採用SONOS閘間層之記憶元件相比相同甚至更佳的工作效能。同時，藉由浮置閘電極106的設置，可改善記憶體元件100因隅角效應而影響快閃記憶體元件寫入/抹除操作可靠度的問題。

值得注意的是，雖然前述實施例中第一貫穿開口和第二貫穿開口係分別以貫穿孔110a和110b以及溝槽113來加以實施，但在本發明的一些實施例之中，第一貫穿開口和第二貫穿開口的形式並不以此為限。例如請參照第4A1圖和第4A2圖，第4A1圖係根據本發明的另一實施例繪示在多層堆疊結構110上形成保護層132之後的製程結構俯視圖。第4A2圖係沿著第4A1圖中之切線A-A所繪示的結構剖面示意圖。

其中，第4A1圖和第4A2圖所繪示的結構與第2圖和第1I圖所繪示的結構類似，差別僅在於第一貫穿開口的形式有所不同。在本實施例之中，第一貫穿開口410a和410b以是一種溝槽，並非如第2圖所繪示為貫穿孔110a和110b；第二貫穿開口433以是一種貫穿孔，並非如第2圖所繪示為溝槽。由於製作記憶體元件400的方法除了第一貫穿開口的形狀不同之外，其餘製程部驟及材料皆與製作記憶體元件100的方法似，故形成保護層132之前的步驟並不在此贅述。相似的元件將以相同的元件符號來表示。

本實施例之中，用來形成浮置閘極106的第一貫穿開口410a和410b是一種延著Y方向橫向延伸，並且沿著Z方向延伸，而縱向穿過多層堆疊結構110的溝槽(以下簡稱溝槽410a 和410b)。另外，與第1J圖不同之處還有用來填充第一貫穿開口(溝槽410a和410b)的絕緣材料409是一種旋塗式介電材料(Spin-On-Dielectric，SOD)，其較佳必須完全填充溝槽410a和410b，而不能在第一貫穿開口(溝槽410a和410b)中形成至少一空器間隙。

在形成保護層132之後，進行另一個蝕刻製程，在多層堆疊結構110中形成複數個貫穿多層堆疊結構110的第二貫穿開口433，並將絕緣層121-127和犧牲層111-116部分地暴露於外。請參照4B1圖、第4B2圖和第4B3圖。4B1圖係繪示在4A1圖所繪示的結構上形成第二貫穿開口433之後的結構俯視圖。第4B2圖係沿著第4B1圖中之切線A-A所繪示的結構剖面示意圖。 第4B3圖係沿著第4B1圖中之切線B-B所繪示的結構剖面示意圖。

在本實施例中，第二貫穿開口433係具有圓形截面的貫穿孔(以下簡稱貫穿孔433)，沿著Z軸方向向下延伸，貫穿多層堆疊結構110，並將一部分基材101暴露出來的。貫穿孔433並未與相鄰第一貫穿開口(溝渠410a和410b)重疊，而係沿著X軸方向與相鄰的溝渠410a和410b交錯排列。在本發明的一些實施例中，貫穿孔433和溝渠410a和410b的排列方式，並不以此為限，而可根據製程設計而任意變化。

之後，再採用磷酸溶液通過貫穿孔433將剩餘的犧牲層111-116予以移除，分別在兩相鄰的兩個絕緣層121-127之 間定義出複數個第二凹室134，並將遠離浮置閘電極106的一部分隔離層103暴露於外。請參照4C1圖、第4C2圖和第4C3圖。 4C1圖係繪示在移除4B1圖中的剩餘犧牲層111-116之後的結構俯視圖。第4C2圖係沿著第4C1圖中之切線A-A所繪示的結構剖面示意圖。第4C3圖係沿著第4C1圖中之切線B-B所繪示的結構剖面示意圖。在本實施例之中，第一凹室104和第二凹室134分別位於隔離層103的相反兩側。

請參照4D1圖、第4D2圖和第4D3圖。4D1圖係繪示在4C1圖所繪示的結構上形成閘介電層137、阻障層135b和金屬層135a之後的結構俯視圖。第4D2圖係沿著第4D1圖中之切線A-A所繪示的結構剖面示意圖。第4D3圖係沿著第4D1圖中之切線B-B所繪示的結構剖面示意圖。在本實施例中，金屬層135a、阻障層135b和閘介電層137的製備包括下述部驟：首先藉由沉積製程，例如低壓化學氣相沉積製程，形成一個由高介電係數介電材料，例如氧化鋡、氧化鋁或其組合，所構成的閘介電層137，毯覆於保護層132以及經由貫穿孔433和第二凹室134暴露於外的一部分絕緣層121-127和隔離層103的表面上。再以另一沉積製程，於閘介電層137上依序沉積阻障層135b，例如氮化鈦層，以及金屬層135a，藉以填充溝渠133和第二凹室134。

請參照4E1圖、第4E2圖和第4E3圖。4E1圖係繪示在4D1圖所繪示的結構上進行金屬回蝕製程之後的結構俯視圖。第4E2圖係沿著第4E1圖中之切線A-A所繪示的結構剖面示 意圖。第4E3圖係沿著第4E1圖中之切線B-B所繪示的結構剖面示意圖。在本實施例中，金屬回蝕製程係移除位於貫穿孔433中的一部分金屬層135a和阻障層135b，僅餘留下位於第二凹室134中的一部分金屬層135a；而餘留的金屬層135a和阻障層135b即構成記憶體元件400的控制閘電極135。

請參照4F1圖、第4F2圖和第4F3圖。4F1圖係繪示在4E1圖的貫穿孔433中填充絕緣材料109之後的結構俯視圖。第4F2圖係沿著第4F1圖中之切線A-A所繪示的結構剖面示意圖。第4F3圖係沿著第4F1圖中之切線B-B所繪示的結構剖面示意圖。在本實施例之中，絕緣材料109的形成，可以藉由使用，例如低壓化學氣相沉積製程，將沉積絕緣材料，例如二氧化矽，填充於貫穿孔433之中，並在使貫穿孔433中形成至少一空器間隙130來加以實施。

請參照4G1圖、第4G2圖和第4G3圖。4G1圖係繪示在4F1圖所繪示的結構上形成位元線432之後的結構俯視圖。 第4G2圖係沿著第4G1圖中之切線A-A所繪示的結構剖面示意圖。第4G3圖係沿著第4G1圖中之切線B-B所繪示的結構剖面示意圖。在本實施例之中，位元線432的形成方式包括，先在保護層132上方形成層間介電層434；再藉由金屬圖案化製程，-於層間介電層434上的圖案化金屬上形成複數條位元線432，並經由內連線435與接觸銲墊131電性接觸。後續，再經由一連串後段製程(未繪示)完成記憶體元件400的製備。

請參照第5A圖至第5K圖，第5A圖至第5K圖係根據本發明的一實施例所繪示的一系列製作記憶體元件500的製程結構剖面示意圖。在本實施例之中，記憶體元件500係一種垂直通道NAND快閃記憶體元件。製作記憶體元件500的方法包括下述部驟：首先提供一多層堆疊結構510。在本發明的一些實施例中，多層堆疊結構510包括形成於基材101上的底部絕緣層501、複數個犧牲層111-116、複數個絕緣層121-126以及一半導體覆蓋層(semiconductor capping layer)502。在本實施例中，底部絕緣層501位於基材101上方可以是一種矽氧化物層。絕緣層121-126與犧牲層111-116係相互平行，並且沿著Z軸方向彼此交錯堆疊在於底部絕緣層501上。半導體覆蓋層502位於多層堆疊結構510的最頂層(即是犧牲層116)之上。(如第5A圖所繪示)。

接著，對多層堆疊結構510進行蝕刻製程，以形成複數個第一貫穿開口510a和510b，藉以將一部分底部絕緣層501暴露於外。請參照第5B圖和第5C圖，第5B圖係繪示在第5A圖的所繪示之結構上形成貫穿開口510a和510b之後的結構俯視圖。第5C圖係沿著第5B圖所繪示切線A-A所繪示的結構剖面圖。在本實施例中，形成第一貫穿開口510a和510b的蝕刻製程，包括以圖案化硬罩幕層(未繪示)為蝕刻罩幕，藉由非等向蝕刻製程，例如反應離子蝕刻製程，對多層堆疊結構510進行蝕刻，藉以在多層堆疊結構510之中形成沿著Y軸方向橫向延伸，並且沿 著Z軸方向向下延伸將一部分底部絕緣層501暴露出來的溝渠結構(以下簡稱溝渠510a和510b)。

由於溝渠510a和510b的側壁，係由絕緣層121-126和犧牲層111-116所構成。換句話說，經由溝渠510a和510b可以將每一個絕緣層121-126和每一個犧牲層111-116部分地暴露於外。另外，溝渠510a和510b的底部會延伸進入底部絕緣層501之中，在底部絕緣層501形成一個U形凹室501a。

之後，採用磷酸溶液作為蝕刻劑進行一濕式回蝕製程，移除一部分犧牲層111-116，藉以在兩個相鄰的絕緣層121-126之間的層間空間中定義出一個第一凹室104。換言之，每一個第一凹室104係藉由相鄰的兩個絕緣層121-127，以及位於兩相鄰絕緣層之間的一個剩餘犧牲層111-116來加以定義(如第5D圖所繪示)。

再進行氧化製程，將半導體覆蓋層502暴露於外的表面加以氧化，以形成矽氧化物層503，並且將每一個犧牲層111-116被第一凹室104暴露於外的部分加以氧化，以形成隔離層103。在本實施例中，矽氧化物層503係形成在半導體覆蓋層502的上表面以及經由溝渠510a和510b暴露於外的側壁上；隔離層103形成於第一凹室104的縱向側壁上，且隔離層103與相鄰絕緣層121-126之間夾有，例如實質為90°，的非平角θ1(如第5E圖所繪示)。其中，氧化犧牲層111-116和半導體覆蓋層502的步驟包括原位蒸氣產生氧化製程，可將材質為氮化矽的一部份 犧牲層111-116，以及材質維多晶矽的一部份半導體覆蓋層502分別地氧化成材質實質為矽氧化物的隔離層103和矽氧化物層503。

後續，形成複數個浮置閘電極106分別填充每一個第一凹室104(如第5F圖所繪示)。浮置閘電極106的形成方式包括下述部驟：首先，進行沉積製程，例如低壓化學氣相沉積製程，在多層堆疊結構510上沉積導電材質(未繪示)並填充溝渠510a和510b和第一凹室104。再藉由回蝕製程移除位於多層堆疊結構510上方以及溝渠510a和510b中的一部分導電材質，並保留位於第一凹室104中的一部分導電材質，以形成實質為條狀的浮置閘電極106。在本發明的一些實施例中，浮置閘電極106的導電材質可以是多晶矽、鍺或其他摻雜或無摻雜的半導體材質；也可以是金屬，例如鋁、銅、金、銀、鉑金或上述之合金。

而為了維持多層堆疊結構110的結構可靠度，在形成浮置閘電極106之前。可選擇性地進行一個氮化製程，形成第一襯裡層105覆蓋在絕緣層121-126經由溝渠510a和510b和第一凹室104暴露於外的側壁上，並且覆蓋隔離層103經由第一凹室104暴露於外的部分上(如第5E圖所繪示)。

在形成浮置閘電極106之後，再藉由沉積製程形成穿隧氧化層107，使其毯覆於多層堆疊結構110的表面以及溝渠510a和510b的側壁及底部，使穿隧氧化層107與絕緣層121-126和浮置閘電極106經由溝渠510a和510b暴露於外的部分共形。 換言之，毯覆於溝渠510a和510b側壁上的一部分穿隧氧化層107，係位於第一凹室104的開口外側104a，且與絕緣層121-126夾一個，例如實質為90°，的非平角θ2(如第5G圖所繪示)。

然後，形成通道層508，使其共形地毯覆於穿隧氧化層107的表面，並且向下延伸覆蓋底部絕緣層501的U形凹室501a。再以絕緣材料509，例如旋塗式介電材料完全填充溝渠510a和510b，並以半導體覆蓋層502作為停止層進行平坦化製程，例如進形化學機械研磨製程，以移除位於半導體覆蓋層502上方的一部分絕緣材料509、通道層508、矽氧化物層503以及穿隧氧化層107(如第5H圖所繪示)。

使用氫氧化四甲基(tetramethyl-ammonium-hydroxide，TMAH)或SC1水溶液(NH₄OH：H₂O₂：H₂O混合溶液)為蝕刻劑進行矽基非等向性蝕刻，以移除半導體覆蓋層502，將多層堆疊結構110的頂部絕緣層126暴露於外。同時移除部分位於溝渠510a和510b開口處的一部分通道層508，使通道層508的高度實質低於絕緣層126的頂面高度(如第5I圖所繪示)。後續，再以蝕刻製程，例如使用稀釋氫氟酸(HF)的濕式蝕刻製程，移除剩餘的矽氧化物層503(如第5J圖所繪示)。以沉積及金屬圖案化製程，在頂部絕緣層126上形成銲墊接觸層531，使其與通道層508電性連接。並且形成保護層532來覆蓋多層堆疊結構110以及銲墊接觸層531(如第5K圖所繪示)。

後續，再形成至少一個貫穿多層堆疊結構510的第二貫穿開口(例如第4B1圖至第4B3圖所繪示的貫穿孔433)，並通過貫穿孔433移除剩餘的犧牲層111-116，藉以在相鄰兩個絕緣層之間形成第二凹室134，並以控制閘電極135填充第二凹室134，並經由一系列後段製程完成如第5L所繪示的記憶體元件500的製備。

在本實施例中，第5K圖至第5L圖所繪示之記憶體元件500的結構大致與第4G1圖至第4G3圖所繪示的記憶體元件400類似，差別在於記憶體元件500具有一個U形通道層508向下延伸進入覆蓋底部絕緣層501的U形凹室501a，而未與基材101電性接觸。由於第5K圖至第5L圖之間的製作方法大致與第4A1圖至第4G3圖所繪示的製作流程類似，故而不再此贅述。

根據上述實施例，本發明是在提供一種記憶體元件及其製作方法。此一記憶體元件的製作方法，係先提供由交錯堆疊之犧牲層和絕緣層所構成的多層堆疊結構。再於多層堆疊結構中形成至少一個第一貫穿開口，並通過第一貫穿開口移除一部分的犧牲層，進而在相鄰兩個絕緣層中定義出複數個第一凹室。之後，氧化被第一凹室所暴露出來的犧牲層，藉以在第一凹室形成複數個隔離層，並與絕緣層夾有非平角。然後，形成浮置閘電極填充第一凹室中。再於第一貫穿開口的側壁上依序形成穿隧氧化層和通道層，以覆蓋浮置閘電極。再於多層堆疊結構中形成至少一個第二貫穿開口，並通過第二貫穿開口移除剩餘的犧牲層，進 而在相鄰兩個絕緣層中定義出複數個第二凹室，將隔離層遠離浮置閘電極的一側暴露出來。後續，形成複數個控制閘電極來填充這些第二凹室。使位於兩相鄰絕緣層之間的每一個控制閘電極、隔離層和浮置閘可形成一個浮閘結構，並且在與穿隧氧化層和通道層重疊的位置定義出複數個浮閘記憶胞。

由於浮置閘極結構的設置，可改善習知因隅角效應所衍生的問題，增進記憶體元件寫入/抹除操作的可靠度。加上，用來作為浮閘結構之閘間層的隔離層係藉由氧化犧牲層所形成，厚度相當薄，具有提高記憶體元的閘極耦合率的效果。另外，由於製作記憶體元件的方法係採用絕緣層和犧牲層來形成多層堆疊結構。其中，絕緣層和犧牲層皆係由蝕刻選擇比較小的絕緣材質所構成，在蝕刻多層堆疊結構以形成貫穿開口的步驟中，可以得到較佳的蝕刻輪廓與較大的蝕刻深度，可大幅提升後續製程的製程裕度，進而增進記憶體元件的記憶體密度。換言之，與習知採用電荷捕捉介電層(例如，SONOS閘間層)的記憶體元件相比，採用本發明的實施例所述之方法所製作的記憶體元件，可以在不增加記憶胞的尺寸的前提下，達到較習知記憶體元件更好的工作效能。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧記憶體元件

103‧‧‧隔離層

104‧‧‧第一凹室

104a‧‧‧第一凹室的開口外側

105‧‧‧第一襯裡層

106‧‧‧浮置閘電極

107‧‧‧穿隧氧化層

108‧‧‧通道層

109‧‧‧絕緣材料

124、125‧‧‧絕緣層

134‧‧‧第二凹室

135‧‧‧控制閘電極

135a‧‧‧金屬層

135b‧‧‧阻障層

136‧‧‧第二襯裡層

137‧‧‧閘介電層

140‧‧‧浮閘記憶胞

θ1‧‧‧非平角

θ2‧‧‧非平角

Claims (7)

1. 一種記憶體元件的製作方法，包括：提供一多層堆疊結構(multi-layer stacks)，使該多層堆疊結構具有複數個絕緣層和複數個犧牲層相互堆疊；形成至少一第一貫穿開口，並貫穿該多層堆疊結構，每一該些絕緣層和每一該些犧牲層部分地暴露於外；進行一回蝕製程，通過該第一貫穿開口移除一部分該些犧牲層，以藉由剩餘的該些犧牲層以及該些絕緣層來定義出複數個第一凹室；氧化每一該些犧牲層暴露於外之一部分，以於每一該些第一凹室中形成一隔離層；形成複數個浮置閘電極，分別填充每一該些第一凹室；形成一穿隧氧化層，覆蓋於該些絕緣層和該些浮置閘電極經由該第一貫穿開口暴露於外的部分上；於該穿隧氧化層上形成一通道層；形成至少一第二貫穿開口，貫穿該多層堆疊結構，使每一該些絕緣層和每一該些犧牲層部分地暴露於外；移除剩餘的該些犧牲層，並將該些隔離層部分地暴露於外，藉以在該些絕緣層和該些隔離層之間定義出複數個第二凹室；以及形成複數個控制閘電極，分別填充每一該些第二凹 室，包括：於該些絕緣層和該些隔離層經由該第二貫穿開口和該些第二凹室暴露於外的部分上形成一閘介電層；形成一金屬層並填充該第二貫穿開口和該些第二凹室；以及進行一回蝕製程，以移除位於該第二貫穿開口中的一部分該金屬層和該閘介電層。
2. 如申請專利範圍第1項所述之記憶體元件的製作方法，其中在形成該些浮置閘電極之前，更包括進行一氮化製程，在該些絕緣層和該些隔離層經由該些第一凹室暴露於外的部分上形成一第一襯裡層；且形成該些浮置閘電極的步驟包括：沉積一導電材質並填充該第一貫穿開口和該些第一凹室；以及進行一回蝕製程，移除位於該第一貫穿開口中的一部分該導電材質。
3. 如申請專利範圍第1項所述之記憶體元件的製作方法，其中在形成該些控制閘電極之前，更包括進行一氮化製程，在該些絕緣層和該些隔離層經由該些第二凹室暴露於外 的部分上形成一第二襯裡層。
4. 如申請專利範圍第1項所述之記憶體元件的製作方法，其中該第一貫穿開口係一貫穿孔，該第二貫穿開口係一溝槽，且該隔離層和該浮置閘電極環繞該通道層和該穿隧氧化層；且在形成該第二貫穿開口之前，更包括：以一絕緣材料填充該第一貫穿開口，並在該第一貫穿開口中形成至少一空器間隙(air gap)。
5. 如申請專利範圍第1項所述之記憶體元件的製作方法，其中該第一貫穿開口係一溝槽，且該第二貫穿開口係一貫穿孔；且在形成該第二貫穿開口之前，更包括以一旋塗式介電材料(Spin-On-Dielectric，SOD)完全填充該第一貫穿開口。
6. 如申請專利範圍第1項所述之記憶體元件的製作方法，其中該多層堆疊結構係形成於一共用源極層上，且該通道層與該共用源極層電性接觸；且在形成該第二貫穿開口之前，更包括形成一保護層覆蓋該多層堆疊結構。
7. 如申請專利範圍第1項所述之記憶體元件的製作方法，其 中該多層堆疊結構係形成於一底部絕緣層之上，且該通道層具有一U形底部延伸進入該底部絕緣層之中；且在形成該第二貫穿開口之前，更包括：形成一銲墊接觸層，於該多層堆疊結構上，並且與該通道層接觸；以及形成一保護層，覆蓋該銲墊接觸層。