TWI645545B - 記憶體元件及其製作方法 - Google Patents

Abstract

一種記憶體元件，包括：半導體基材、第一導體層、複數個絕緣層、複數個第二導體層，至少一個接觸插塞以及至少一個虛擬插塞(dummy plug)。第一導體層，位於該半導體基材上。複數個絕緣層，位於第一導體層上；複數個第二導體層，與這些絕緣層交錯堆疊，且和第一導體層電性隔離。接觸插塞穿過這些絕緣層和這些第二導體層，與這些第二導體層電性隔離，且與第一導體層電性接觸。虛擬插塞，穿過這些絕緣層和這些第二導體層，與接觸插塞對應，且與第一導體層及這些第二導體層電性隔離。。

Description

記憶體元件及其製作方法

本揭露書是有關於一種非揮發性記憶體(Non-Volatile Memory，NVM)元件及其製作方法。特別是有關於一種具有立體堆疊結構的非揮發性記憶體元件及其製作方法。

非揮發性記憶體元件具有存入元件中的資料不會因為電源供應的中斷而消失的特性，因而成為目前普遍被用來儲存資料的記憶體元件之一。快閃記憶體是一種典型的非揮發性記憶體技術。

製作非揮發性記憶體元件，例如具有垂直通道之NAND快閃記憶體的方法，一般係先以複數絕緣層和導體層交錯堆疊在半導體基材上形成多層堆疊結構，再於多層堆疊結構中形成貫穿開口，將基材暴露於外；並依序在貫穿開口的側壁上形成記憶層與通道層，例如矽-矽氧化物-氮化矽-矽氧化物-矽(SONOS)記憶層以及多晶矽通道層，藉以在記憶層、通道層以及多晶矽層上定義出複數個記憶胞，並且使通道層與位於基材上的底部共用源極線(Common Source Line， CSL)電性連接。之後，再以穿過多層堆疊結構的接觸插塞，將底部共用源極線經由位於多層堆疊結構上方的內連線連接至源極控制電路。

然而，隨著非揮發性記憶體元件的記憶體密度增加，多層堆疊結構的疊層也隨之增加，接觸插塞的製程應力以及構成堆疊結構之絕緣層和導體層的材料應力隨之增加，會使用來形成接觸插塞的貫穿開口變型(deformed)。進而影響後續填充接觸插塞之導電材料的步驟，導致接觸插塞產生彎曲(bended)現象，嚴重影響記憶體元件的可靠度。

因此，有需要提供一種垂直通道快閃記憶體元件及其製作方法，來解決習知技術所面臨的問題。

本發明的一實施例揭露一種記憶體元件，包括：半導體基材、第一導體層、複數個絕緣層、複數個第二導體層，至少一個接觸插塞以及至少一個虛擬插塞(dummy plug)。第一導體層，位於該半導體基材上。複數個絕緣層，位於第一導體層上；複數個第二導體層，與這些絕緣層交錯堆疊，且和第一導體層電性隔離。接觸插塞穿過這些絕緣層和這些第二導體層，與這些第二導體層電性隔離，且與第一導體層電性接觸。虛擬插塞與接觸插塞對應，穿過這些絕緣層和這些第二導體層，並與第一導體層和這些第二導體層電性隔離。

本發明的另一個實施例是揭露。一種記憶體元件的製作方法，包括下述步驟：首先，提供一個多層堆疊結構，使多層堆疊結構具有複數個絕緣層和複數個材質層交錯堆疊於第一導體層上，並使這些材質層和第一導體層隔離。接著，形成至少一個虛擬插塞，穿過這些絕緣層和這些材質層，且與這些材質層和第一導體層電性隔離。對應虛擬插塞，形成至少一個接觸插塞，穿過這些絕緣層和這些材質層，且使接觸插塞與這些材質層電性隔離，並與第一導體層電性接觸。

根據上述實施例，本發明是在提供一種立體記憶體元件及其製作方法。其係在半導體基材之第一導體層上形成一種具有複數個絕緣層和複數個第二導電層交錯堆疊的多層堆疊結構。之後，在多層堆疊結構中形成穿過絕緣層和第二導電層的記憶層和通道層，藉以在這些第二導電層與記憶層和通道層重疊的區域(intersection points)形成複數個記憶胞。後續，於多層堆疊結構中形成穿過絕緣層和第二導電層，並且與第一導體層電性接觸的至少一接觸插塞。而在尚未形成接觸插塞之前，先在多層堆疊結構中形成至少一個位置與結構與接觸插塞對應的虛擬插塞。

其中，虛擬插塞具有與接觸插塞不同的材質。在本說明書的一些實施例中，虛擬插塞的剛性(stiffness)可以小於接觸插塞的剛性，用來緩衝製作接觸插塞的製程應力。而在本說明書的另一些實施例中，虛擬插塞的硬度可以大於接觸插塞的硬度，用來抵銷絕緣層和第二導電層的材料應力，強化多層堆疊結構，以提供製作接觸插塞的製程更大的製程裕度(process window)，大幅增進記憶體元件的可靠度。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

100、200、300、400‧‧‧記憶體元件

101‧‧‧半導體基材

102‧‧‧第一導體層

103‧‧‧隔離層

105、405‧‧‧第二導電層

107‧‧‧記憶層

108‧‧‧通道層

109‧‧‧絕緣材料

110、410‧‧‧多層堆疊結構

110a、410a‧‧‧第一貫穿開口

111-115‧‧‧犧牲層

116‧‧‧銲墊

117‧‧‧覆蓋層

118、318、418‧‧‧第二貫穿開口

119、219、319、419‧‧‧虛擬插塞

120、320、420‧‧‧第三貫穿開口

121-125‧‧‧絕緣層

126、326‧‧‧凹室

127、327、427‧‧‧接觸插塞

128、328、428‧‧‧間隙壁介電層

129、129a、429、429a‧‧‧記憶胞

130‧‧‧位元線

131‧‧‧內連線

132‧‧‧層間介電層

219a‧‧‧介電隔離層

219b‧‧‧導電材質

Z‧‧‧Z軸方向

第1A圖至第1K圖係根據本說明書的一實施例所繪示之製作記憶體元件的製程結構剖面示意圖；第2A圖至第2C圖係根據本說明書的另一實施例所繪示之製作記憶體元件的部分製程結構剖面示意圖；第3A圖至第3E圖係根據本說明書的又一實施例所繪示之製作記憶體元件的部分製程結構剖面示意圖；以及第4A圖至第4H圖係根據本說明書的再一實施例所繪示之製作記憶體元件的部分製程結構剖面示意圖。

本發明是提供一種半導體元件及其製作方法，可改善習知半導體元件的製程可靠度。為了對本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉一記憶體元件及其製作方法作為較佳實施例，並配合所附圖式作詳細說明。

但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有 通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。

請參照第1A圖至第1K圖，第1A圖至第1K圖係根據本說明書的一實施例所繪示之製作記憶體元件100的製程結構剖面示意圖。在本實施例之中，記憶體元件100係一種垂直通道NAND快閃記憶體元件。製作記憶體元件100的方法包括下述步驟：

首先，於半導體基材101上形成第一導體層102；並且在第一導體層102上形成隔離層103。再於隔離層103上提供一多層堆疊結構110(如第1A圖所繪示)。在本說明書的一些實施例中，半導體層基材101可以由，例如p型摻雜、n型摻雜或無摻雜的多晶矽、鍺或其他合適的半導體材料，所構成。隔離層103可以由介電材料，例如矽氧化物(oxide)、矽氮氧化物(oxyritride)、碳化矽(Silicon carbide)、矽酸鹽(silicate)或上述之任一組合，所構成。第一導體層102可以是由沉積於半導體層基材101上表面的導電材質，例如可多晶矽(poly-silicon)、摻雜的半導體材質、金屬或上述之任意組合，所構成。也可以是由定義於半導體層基材101中的離子摻雜區域所構成。在本實施例之中，半導體基材101係由p型摻雜的多晶矽所構成；第一導體層102係位於半導體基材101中的n型摻雜區域。隔離層103係由矽氧化物所構成。隔離層103的厚度實質為500埃(angstrom，Å)。

多層堆疊結構110包括形成於隔離層103上的複數個犧牲層111-115以及複數個絕緣層121-125。絕緣層121-125和犧牲層111-115係相互平行，並且沿著Z軸方向彼此交錯堆疊在隔離層103上。在本實施例之中，絕緣層125位於多層堆疊結構110的頂層，犧牲層111位於多層堆疊結構110的最底層，而與隔離層103直接接觸。換言之，犧牲層111-115係藉由隔離層103以及絕緣層121-125和第一導體層102彼此電性隔離。

在本說明書的一些實施例中，犧牲層111-115和絕緣層121-125可藉由，例如低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition，LPCVD)製程，所製作而成。而且，犧牲層111-115和絕緣層121-125的材料必須不同。例如，犧牲層111-115可以是由含矽氮化物(nitride)，例如氮化矽(SiN)、氮氧化矽(SiON)、氮碳化矽(SiCN)或上述之任意組合，所構成。絕緣層121-125可以由與犧牲層111-115不同的介電材料，例如矽氧化物、碳化矽(silicon carbide)、矽酸鹽或上述之任一組合，所構成。在本實施例中，犧牲層111-115係由厚度實質為520埃的氮化矽所構成。絕緣層121-125係由厚度實質為280埃的二氧化矽(SiO2)所構成。

接著，對多層堆疊結構110進行蝕刻製程，以形成複數個第一貫穿開口110a，貫穿多層堆疊結構110以及隔離層103，藉以將一部分的第一導體層102暴露於外(如第1B圖所繪示)。在本說明書的一些實施例中，形成第一貫穿開口110a的蝕刻 製程，包括以圖案化硬罩幕層(未繪示)為蝕刻罩幕，藉由非等向蝕刻製程(anisotropic etching process)，例如反應離子蝕刻(Reactive Ion Etching，RIE)製程，對多層堆疊結構110和隔離層103進行蝕刻。藉以在多層堆疊結構110和隔離層103之中形成多個沿著Z軸方向向下延伸的貫穿孔(第一貫穿開口110a)，將位於第一貫穿開口110a之底面的一部分第一導體層102，以及用來作為第一貫穿開口110a之側壁的一部分絕緣層121-125、犧牲層111-115和隔離層103暴露出來。

之後，於第一貫穿開口110a的側壁上依序形成記憶層107和通道層108，並將記憶層107夾設於通道層108與經由第一貫穿開口110a暴露於外的一部分犧牲層111-115之間(如第1C圖所繪示)。在本說明書的一些實施中，形成記憶層107的步驟包括：首先藉由沉積製程，例如低壓化學氣相沉積製程，形成具有，例如氧化矽-氮化矽-氧化矽(Oxide-Nitride-Oxide，ONO)、氧化矽-氮化矽-氧化矽-氮化矽-氧化矽(Oxide-Nitride-Oxide-Nitride-Oxide，ONONO)或氧化矽-氮化矽-氧化矽-氮化矽-氧化矽-氮化矽-氧化矽(Oxide-Nitride-Oxide-Nitride-Oxide-Nitride-Oxide，ONONONO)結構(但不以此為限)，且共形地平面覆蓋於多層堆疊結構110的表面以及第一貫穿開口110a側壁及底部的複合層。之後，以蝕刻製程移除位於第一貫穿開口110a底部的一部分氧化矽-氮化矽-氧化矽、氧化矽-氮化矽-氧化矽-氮化矽-氧化矽或氧化 矽-氮化矽-氧化矽-氮化矽-氧化矽-氮化矽-氧化矽結構，將一部分的第一導體層102暴露於外。

形成記憶層107之後，再藉由沉積製程，例如低壓化學氣相沉積製程，形成由矽、鍺或其他摻雜或無摻雜之半導體材質，所構成的通道層108，使其共形毯覆於記憶層107以及暴露於外的第一導體層102上。在本實施例中，通道層108係由無摻雜的多晶矽所構成。再以絕緣材料109，例如二氧化矽或其他合適的介電材料，填充第一貫穿開口110a。在回蝕絕緣材料109之後，於絕緣材料109上方形成銲墊116，並且形成覆蓋層117來覆蓋多層堆疊結構110以及銲墊116(如第1D圖所繪示)。在本說明書的一實施例中，覆蓋層117包括矽氧化物。

之後，進行另一個蝕刻製程，在多層堆疊結構110中形成至少一個沿著Z軸方向向下延伸，貫穿多層堆疊結構110和隔離層103的第二貫穿開口118，並將絕緣層121-125和犧牲層111-115以及第一導體層102部分地暴露於外(如第1E圖所繪示)。在本說明書的一些實施例中，第二貫穿開口118係由複數個貫穿多層堆疊結構110的狹縫(slits)所構成。

接著，於第二貫穿開口118中填充與犧牲層111-115不同的介電材料，藉以在每一個第二貫穿開口118中形成一個虛擬插塞119(如第1F圖所繪示)。例如在本實施例中，構成虛擬插塞110的介電材料可以是，矽氧化物、碳化矽、矽酸鹽或上述之任一組合。

之後再進行一次蝕刻製程，在多層堆疊結構110中形成至少一個沿著Z軸方向向下延伸，貫穿多層堆疊結構110和隔離層103的第三貫穿開口120，並將絕緣層121-125和犧牲層111-115以及第一導體層102部分地暴露於外(如第1G圖所繪示)。在本說明書的一些實施例中，第三貫穿開口120係由複數個貫穿多層堆疊結構110，寬度比第二貫穿開口118寬的狹縫所構成。且每一個第三貫穿開口120的位置，係對應至少一個第二貫穿開口118(虛擬插塞119)。

後續，移除剩餘的犧牲層111-115。在本實施例之中，係採用磷酸(H3PO4)溶液通過第三貫穿開口120將剩餘的犧牲層111-115予以移除，藉以在絕緣層121-125及隔離層103之間形成複數個凹室126並將一部分的記憶層107暴露於外。之後，藉由沉積製程，例如低壓化學氣相沉積製程，形成複數個第二導電層105填充於被移除之剩餘犧牲層111-115原來的位置上(凹室126之中)，進而在每一個第二導電層105與記憶層107和通道層108重疊的區域形成一個記憶胞129，並在多層堆疊結構110中形成記憶體陣列(如第1H圖所繪示)。在本說明書的一些實施例中，第二導電層105可以是由多晶矽、金屬或其他導電材質所構成。在本實施例之中，第二導電層105可以是鎢(W)金屬層。在本實施例中，在形成第二導電層105之前，還包括以低壓化學氣相沉積製程，在用來定義凹室126的一部分的記憶層107以及絕緣層 121-125的側壁上形成材質為氧化鋁(Al2O3)的高介電係數閘氧化層(未繪示)。

在形成第二導電層105之後，藉由沉積製程，例如低壓化學氣相沉積製程，於第三貫穿開口120之側壁及底部上形成間隙壁介電層(dielectric spacer)128。在本說明書的一些實施例之中，形成間隙壁介電層128的步驟，包括先藉由沉積製程，於凹室126和第三貫穿開口120中沉積磊晶矽，然後進行低溫矽氧化製程(Low Temperature Oxidation，LTO)，在300ºC至450ºC的低溫下通過反應氣體，藉以在第三貫穿開口120之側壁與底部形成矽氧化物層，並且填滿凹室126(如第1I圖所繪示)。

在移除位於第三貫穿開口120之底部的一部分間隙壁介電層128之後，藉由沉積製程，例如低壓化學氣相沉積製程，於第三貫穿開口120中填充導電材料，例如金屬矽化物、金屬(例如，鈦(Ti)、鎢、鋁(Al)、銅(Cu)、金(Au)、銀(Ag)或上述之合金)、金屬氧化物(例如，氮化鈦(TiN))或其他合適的導電材質，藉以在每一個第三貫穿開口120中形成一個接觸插塞127，並與第一導體層102電性接觸，且藉由該間隙壁介電層128與第二導體層105電性隔離(如第1J圖所繪示)。

後續，經由一連串後段製程(未繪示)，在覆蓋層117上方形成層間介電層132；再於層間介電層132上形成複數條位元線130，使位元線130經由內連線131與銲墊116電性接觸。之後，完成如第1K圖所繪示記憶體元件100的製備。在本說明書的一些 實施例中，由最下層之第二導體層105與記憶層107和通道層108所形成的記憶胞129a，可作為記憶體元件100接地選擇電晶體(Ground Selection Transistor，GST)；第一導體層102可作為記憶體元件100的底部共用源極線。而位於記憶體陣列中的其他記憶胞129，可經由位元線130耦接至解碼器，例如行解碼器或列解碼器或(未繪示)。

在本書明書的一些實施例中，構成接觸插塞127的材料與構成虛擬插塞119的材料不同，虛擬插塞119的硬度實質小於接觸插塞127的硬度；且虛擬插塞119先於接觸插塞127形成於多層堆疊結構110中。因此，虛擬插塞119可以用來緩衝製作接觸插塞127的製程應力。在本說明書的另一些實施例中，虛擬插塞119的硬度可以大於接觸插塞127的硬度，可以抵銷絕緣層121-125和第二導電層105的材料應力，強化多層堆疊結構110，以提供製作接觸插塞的製程更大的製程裕度，大幅增進記憶體元件100的可靠度。

請參照第2A圖至第2C圖，第2A圖至第2C圖係根據本說明書的另一實施例所繪示之製作記憶體元件200的部分製程結構剖面示意圖。在本實施例之中，記憶體元件200也是一種具有垂直通道的NAND快閃記憶體元件。製作記憶體元件200的方法大致與製作記憶體元件100的方法類似。差別僅在於製作虛擬插塞219的流程和材料，與製作記憶體元件100之虛擬插塞119的流程和材料有所不同。由於，記憶體元件200的其他元件的製作方式與 材料已詳述於第1A圖至第1K圖的實施例之中，相同的製程並不再此贅述。以下僅詳述製作虛擬插塞219的方法。

虛擬插塞219的製作由第1E圖開始，包括下述步驟：首先於第1E圖所繪示之第二貫穿開口118的側壁與底部上形成一個介電隔離層219a(如第2A圖所繪示)。之後，再於第二貫穿開口118中填充與後續形成的接觸插塞127不同的導電材料219b，藉以在第二貫穿開口118中形成虛擬插塞219。並藉由介電隔離層219a使導電材料219b與犧牲層111-115隔離(如第2B圖所繪示)。在本實施例中，導電材料219b可以包括多晶矽。後續，再於第2B圖的結構中進行如第1G圖至第1K圖的製程，完成如第2C圖所繪示之記憶體元件200的製備。

在本實施例中，導電材料219b可以是由多晶矽所構成。由於，虛擬插塞219的硬度實質小於接觸插塞127的硬度；且虛擬插塞219先於接觸插塞127形成於多層堆疊結構110中，因此可以用來緩衝製作接觸插塞127的製程應力，提供製作接觸插塞的製程更大的製程裕度，大幅增進記憶體元件200的可靠度。

請參照第3A圖至第3E圖，第3A圖至第3E圖係根據本說明書的又一實施例所繪示之製作記憶體元件300的部分製程結構剖面示意圖。在本實施例之中，記憶體元件300也是一種具有垂直通道的NAND快閃記憶體元件。製作記憶體元件300的方法大致與製作記憶體元件100的方法類似。差別僅在於製作虛擬插塞310和接觸插塞327的流程順序，與製作記憶體元件100之虛擬插 塞119和接觸插塞127的流程有所不同。由於，記憶體元件300的其他元件的製作方式與材料已詳述於第1A圖至第1D圖的實施例之中，相同的製程並不再此贅述。以下僅詳述製作虛擬插塞319和接觸插塞327的方法。

製作虛擬插塞319和接觸插塞327的由第1D圖開始，包括下述步驟：在第1D圖所繪示的結構上進行一個蝕刻製程，在多層堆疊結構110中形成至少一個沿著Z軸方向向下延伸，貫穿多層堆疊結構110和隔離層103的第二貫穿開口318，以及至少一個沿著Z軸方向向下延伸，貫穿多層堆疊結構110和隔離層103的第三貫穿開口320，分別將絕緣層121-125、犧牲層111-115以及第一導體層102部分地暴露於外(如第3A圖所繪示)。在本說明書的一些實施例中，第二貫穿開口318係由複數個貫穿多層堆疊結構110的狹縫所構成。第三貫穿開口320則係由複數個貫穿多層堆疊結構110，寬度尺寸比第二貫穿開口318還大的狹縫所構成。且每一個第三貫穿開口320的位置至少與一個第二貫穿開口318對應。

接著，移除剩餘的犧牲層111-115。在本實施例之中，係採用磷酸溶液通過第二貫穿開口318和第三貫穿開口320將剩餘的犧牲層111-115予以移除，藉以在絕緣層121-125及隔離層103之間形成複數個凹室326並將一部分的記憶層107暴露於外。後續，藉由沉積製程，例如低壓化學氣相沉積製程，形成複數個第二導電層105填充於被移除之剩餘犧牲層111-115原來的位置 上(凹室326之中)，進而在每一個第二導電層105與記憶層107和通道層108重疊的區域形成一個記憶胞129，並在多層堆疊結構110中形成記憶體陣列(如第3B圖所繪示)。在本說明書的一些實施例中，第二導電層105可以是由多晶矽、金屬或其他導電材質所構成。在本實施例之中，第二導電層105可以是鎢(W)金屬層。在本實施例中，在形成第二導電層105之前，還包括以低壓化學氣相沉積製程，在用來定義凹室326的一部分的記憶層107以及絕緣層121-125的側壁上形成材質為氧化鋁的高介電係數閘氧化層(未繪示)。

在形成第二導電層105之後，藉由沉積製程，例如低壓化學氣相沉積製程，於第二貫穿開口318和第三貫穿開口320中沉積介電材料，藉以填滿間第二貫穿開口318而形成虛擬插塞319；並在第三貫穿開口320之側壁及底部上形成間隙壁介電層328。在本說明書的一些實施例之中，形成虛擬插塞319和間隙壁介電層328的步驟，包括先藉由沉積製程，於凹室326、第二貫穿開口318和第三貫穿開口320中沉積磊晶矽，然後進行低溫矽氧化製程，在300ºC至450ºC的低溫下通過反應氣體，藉以形成矽氧化物層填滿凹室326和第二貫穿開口318，而於第二貫穿開口318中形成虛擬插塞319；並形成間隙壁介電層328覆蓋於第三貫穿開口320之側壁與底部(如第3C圖所繪示)。在本實施例中，構成虛擬插塞310和間隙壁介電層328的介電材料可以是，矽氧化物、碳化矽、矽酸鹽或上述之任一組合。

在移除位於第三貫穿開口320之底部的一部分間隙壁介電層328之後，藉由沉積製程，例如低壓化學氣相沉積製程，於第三貫穿開口320中填充導電材料，例如金屬矽化物、金屬(例如，鈦、鎢、鋁、銅、金、銀或上述之合金)、金屬氧化物(例如，氮化鈦)或其他合適的導電材質，藉以在每一個第三貫穿開口320中形一個成接觸插塞327，並與第一導體層102電性接觸，且藉由間隙壁介電層328與第二導體層105電性隔離(如第3D圖所繪示)。

後續，經由一連串後段製程(未繪示)，在覆蓋層117上方形成層間介電層132；再於層間介電層132上形成複數條位元線130，使位元線130經由內連線131與銲墊116電性接觸。之後，完成如第3E圖所繪示記憶體元件300的製備。在本說明書的一些實施例中，由最下層之第二導體層105與記憶層107和通道層108所形成的記憶胞129a，可作為記憶體元件300接地選擇電晶體；第一導體層102可作為記憶體元件300的底部共用源極線。而位於記憶體陣列中的其他記憶胞129，可經由位元線130耦接至解碼器，例如行解碼器或列解碼器或(未繪示)。

在本書明書的一些實施例中，構成接觸插塞327的材料與構成虛擬插塞319的材料不同，虛擬插塞319的硬度實質小於接觸插塞327的硬度；且虛擬插塞319先於接觸插塞327形成於多層堆疊結構110中。因此，虛擬插塞319可以用來緩衝製作接觸插塞327的製程應力。在本說明書的另一些實施例中，虛擬插塞 319的硬度可以大於接觸插塞327的硬度，可以抵銷絕緣層121-125和第二導電層105的材料應力，強化多層堆疊結構110，以提供製作接觸插塞的製程更大的製程裕度，大幅增進記憶體元件300的可靠度。

請參照第4A圖至第4H圖，第4A圖至第4H圖係根據本說明書的再一實施例所繪示之製作記憶體元件400的部分製程結構剖面示意圖。在本實施例之中，記憶體元件400係一種垂直通道NAND快閃記憶體元件。製作記憶體元件400的方法包括下述步驟：

首先，於半導體基材101上形成第一導體層102；並且在第一導體層102上形成隔離層103。再於隔離層103上提供一多層堆疊結構410(如第1A圖所繪示)。在本說明書的一些實施例中，半導體層基材101可以由，例如p型摻雜、n型摻雜或無摻雜的多晶矽、鍺或其他合適的半導體材料，所構成。隔離層103可以由介電材料，例如矽氧化物、矽氮氧化物、碳化矽、矽酸鹽或上述之任一組合，所構成。第一導體層102可以是由沉積於半導體層基材101上表面的導電材質，例如可多晶矽、摻雜的半導體材質、金屬或上述之任意組合，所構成。也可以是由定義於半導體層基材101中的離子摻雜區域所構成。在本實施例之中，半導體基材101係由p型摻雜的多晶矽所構成；第一導體層102係位於半導體基材101中的n型摻雜區域。隔離層103係由矽氧化物所構成。隔離層103的厚度實質為500埃。

多層堆疊結構410包括形成於隔離層103上的複數個第二導電層405以及複數個絕緣層121-125。絕緣層121-125和第二導電層405係相互平行，並且沿著Z軸方向彼此交錯堆疊在隔離層103上。在本實施例之中，絕緣層125位於多層堆疊結構410的頂層，位於多層堆疊結構410最底層的第二導電層405與隔離層103直接接觸。換言之，第二導電層405係藉由隔離層103以及絕緣層121-125和第一導體層102彼此電性隔離。

接著，對多層堆疊結構410進行蝕刻製程，以形成複數個第一貫穿開口410a，貫穿多層堆疊結構410、以及隔離層103，藉以將一部分的第一導體層102暴露於外(如第4B圖所繪示)。在本說明書的一些實施例中，形成第一貫穿開口410a的蝕刻製程，包括以圖案化硬罩幕層(未繪示)為蝕刻罩幕，藉由非等向蝕刻製程，例如反應離子蝕刻製程，對多層堆疊結構410和隔離層103進行蝕刻。藉以在多層堆疊結構410和隔離層103之中形成多個沿著Z軸方向向下延伸的貫穿孔(第一貫穿開口410a)，將位於第一貫穿開口410a之底面的一部分第一導體層402，以及用來作為第一貫穿開口410a之側壁的一部分絕緣層121-125、第二導體層405和隔離層103暴露出來。

之後，於第一貫穿開口410a的側壁上依序形成記憶層107和通道層108，並將記憶層107夾設於通道層108與經由第一貫穿開口110a暴露於外的一部分第二導體層405和絕緣層121-125之間(如第4C圖所繪示)。在本說明書的一些實施中，形 成記憶層107的步驟包括：首先藉由沉積製程，例如低壓化學氣相沉積製程，形成具有，例如氧化矽-氮化矽-氧化矽、氧化矽-氮化矽-氧化矽-氮化矽-氧化矽或氧化矽-氮化矽-氧化矽-氮化矽-氧化矽-氮化矽-氧化矽結構(但不以此為限)，且共形毯覆於多層堆疊結構410的表面以及第一貫穿開口410a側壁及底部的複合層。之後，以蝕刻製程移除位於第一貫穿開口410a底部的一部分氧化矽-氮化矽-氧化矽、氧化矽-氮化矽-氧化矽-氮化矽-氧化矽或氧化矽-氮化矽-氧化矽-氮化矽-氧化矽-氮化矽-氧化矽結構，將一部分的第一導體層102暴露於外。

形成記憶層107之後，再藉由沉積製程，例如低壓化學氣相沉積製程，形成由矽、鍺或其他摻雜或無摻雜之半導體材質，所構成的通道層108，使其共形毯覆於記憶層107以及暴露於外的第一導體層102上。進而在每一個第二導電層405與記憶層107和通道層108重疊的區域形成一個記憶胞429，並在多層堆疊結構410中形成記憶體陣列。在本實施例中，通道層108係由無摻雜的多晶矽所構成。

接著，再以絕緣材料109，例如二氧化矽或其他合適的介電材料，填充第一貫穿開口410a。在回蝕絕緣材料109之後，於絕緣材料109上方形成銲墊116，並且形成覆蓋層117來覆蓋多層堆疊結構110以及銲墊116(如第4D圖所繪示)。在本說明書的一實施例中，覆蓋層117包括矽氧化物。

然後，進行一個蝕刻製程，在多層堆疊結構410中形成至少一個沿著Z軸方向向下延伸，貫穿多層堆疊結構410和隔離層103的第二貫穿開口418，以及至少一個沿著Z軸方向向下延伸，貫穿多層堆疊結構410和隔離層103的第三貫穿開口420，分別將絕緣層121-125、第二導體層405以及第一導體層102部分地暴露於外(如第4E圖所繪示)。在本說明書的一些實施例中，第二貫穿開口418係由複數個貫穿多層堆疊結構410的狹縫所構成。第三貫穿開口420則係由複數個貫穿多層堆疊結構410，寬度尺寸比第二貫穿開口418還大的狹縫所構成。且每一個第三貫穿開口420的位置至少與一個第二貫穿開口418對應。

後續藉由沉積製程，例如低壓化學氣相沉積製程，於第二貫穿開口418和第三貫穿開口420中沉積介電材料，藉以填滿間第二貫穿開口418而形成虛擬插塞419；並在第三貫穿開口420之側壁及底部上形成間隙壁介電層428。在本說明書的一些實施例之中，形成虛擬插塞419和間隙壁介電層428的步驟，包括先藉由沉積製程，於第二貫穿開口418和第三貫穿開口420中沉積磊晶矽，然後進行低溫矽氧化製程，在300ºC至450ºC的低溫下通過反應氣體，藉以形成矽氧化物層填滿第二貫穿開口418，而於第二貫穿開口418中形成虛擬插塞419；並覆蓋於第三貫穿開口420之側壁與底部(如第4F圖所繪示)。在本實施例中，構成虛擬插塞419和間隙壁介電層428的介電材料可以是，矽氧化物、碳化矽、矽酸鹽或上述之任一組合。

在移除位於第三貫穿開口420之底部的一部分間隙壁介電層428之後，藉由沉積製程，例如低壓化學氣相沉積製程，於第三貫穿開口420中填充導電材料，例如金屬矽化物、金屬(例如，鈦、鎢、鋁、銅、金、銀或上述之合金)、金屬氧化物(例如，氮化鈦)或其他合適的導電材質，藉以在每一個第三貫穿開口420中形一個成接觸插塞427，並與第一導體層102電性接觸，且藉由間隙壁介電層428與第二導體層405電性隔離(如第4G圖所繪示)。

後續，經由一連串後段製程(未繪示)，在覆蓋層117上方形成層間介電層132；再於層間介電層132上形成複數條位元線130，使位元線130經由內連線131與銲墊116電性接觸。之後，完成如第4H圖所繪示記憶體元件400的製備。在本說明書的一些實施例中，由最下層之第二導體層415與記憶層107和通道層108所形成的記憶胞429a，可作為記憶體元件400接地選擇電晶體；第一導體層102可作為記憶體元件400的底部共用源極線。而位於記憶體陣列中的其他記憶胞429，可經由位元線130耦接至解碼器，例如行解碼器或列解碼器或(未繪示)。

在本書明書的一些實施例中，構成接觸插塞427的材料與構成虛擬插塞419的材料不同，虛擬插塞419的硬度實質小於接觸插塞427的硬度；且虛擬插塞419先於接觸插塞427形成於多層堆疊結構410中。因此，虛擬插塞419可以用來緩衝製作接觸插塞427的製程應力。在本說明書的另一些實施例中，虛擬插塞 419的硬度可以實質大於接觸插塞427的硬度，可以抵銷絕緣層121-125和第二導電層405的材料應力，強化多層堆疊結構410，以提供製作接觸插塞的製程更大的製程裕度，大幅增進記憶體元件400的可靠度。

根據上述實施例，本發明是在提供一種立體記憶體元件及其製作方法。其係在半導體基材之第一導體層上形成一種具有複數個絕緣層和複數個第二導電層交錯堆疊的多層堆疊結構。之後，在多層堆疊結構中形成穿過絕緣層和第二導電層的記憶層和通道層，藉以在這些第二導電層與記憶層和通道層的重疊的區域形成複數個記憶胞。後續，於多層堆疊結構中形成穿過絕緣層和第二導電層，並且與第一導體層電性接觸的至少一接觸插塞。而在尚未形成接觸插塞之前，先在多層堆疊結構中形成至少一個位置與結構與接觸插塞對應的虛擬插塞。

其中，虛擬插塞具有與接觸插塞不同的材質。在本說明書的一些實施例中，虛擬插塞的硬度可以小於接觸插塞的硬度，用來緩衝製作接觸插塞的製程應力。而在本說明書的另一些實施例中，虛擬插塞的硬度可以大於接觸插塞的硬度，用來緩衝絕緣層和第二導電層的材料應力，強化多層堆疊結構，以提供製作接觸插塞的製程更大的製程裕度，大幅增進記憶體元件的可靠度。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本 發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (8)

1. 一種記憶體元件，包括：一半導體基材；一第一導體層，位於該半導體基材上；複數個絕緣層，位於該第一導體層上；複數個第二導體層，與該些絕緣層交錯堆疊，且和該第一導體層電性隔離；至少一接觸插塞，穿過該些絕緣層和該些第二導體層，與該些第二導體層電性隔離，且與該第一導體層電性接觸；以及至少一虛擬插塞(dummy plug)，穿過該些絕緣層和該些第二導體層，與該至少一接觸插塞對應，且與該第一導體層和該些第二導體層電性隔離；其中，該至少一虛擬插塞包括：至少一第二貫穿開口，穿過該些絕緣層與該些第二導體層，使該第一導體層、該些絕緣層以及該些第二導體層部分地暴露於外；一介電隔離層，位於該至少一第二貫穿開口的至少一側壁與一底部上；以及一導電材質，與該至少一接觸插塞的材料不同且填充於該至少一第二貫穿開口中，並藉由該介電隔離層使該導電材質與該些第二導體層和該第一導體層隔離。
2. 如申請專利範圍第1項所述之記憶體元件，更包括： 一通道層，位於一第一貫穿開口的至少一側壁與一底面上，其中該第一貫穿開口穿過該些絕緣層和該些第二導體層；以及一記憶層，位於該通道層與該些第二導體層之間。
3. 如申請專利範圍第2項所述之記憶體元件，其中該記憶層包括一氧化矽-氮化矽-氧化矽(Oxide-Nitride-Oxide，ONO)結構，且位於該第一貫穿開口的該側壁上，並且夾設於該通道層與該些第二導體層之間。
4. 如申請專利範圍第1項所述之記憶體元件，更包括一間隙壁介電層(dielectric spacer)，位於該些第二導體層與該至少一接觸插塞之間，其中該至少一接觸插塞包括一導電材料。
5. 一種記憶體元件的製作方法，包括：於一第一導體層上提供一多層堆疊結構，使該多層堆疊結構具有複數個絕緣層和複數個材質層交錯堆疊於該第一導體層上，並使該些材質層和該第一導體層隔離；形成至少一虛擬插塞，穿過該些絕緣層和該些材質層，且與該些材質層和該第一導體層電性隔離，其中，形成該至少一虛擬插塞的步驟包括：形成至少一第二貫穿開口，穿過該多層堆疊結構，使該第一導體層、該些絕緣層以及該些材質層部分地暴露於外； 於該至少一第二貫穿開口的至少一側壁與一底部上形成一介電隔離層；以及於該至少一第二貫穿開口中填充與至少一接觸插塞不同的一導電材質，並藉由該介電隔離層使該導電材質與該些材質層和該第一導體層隔離；以及形成該至少一接觸插塞，對應該至少一虛擬插塞，穿過該些絕緣層和該些材質層，並與該些材質層電性隔離，且與該第一導體層電性接觸。
6. 如申請專利範圍第5項所述之記憶體元件的製作方法，在形成該虛擬插塞之前，更包括：形成至少一第一貫穿開口，穿過該多層堆疊結構，將該些絕緣層、該些材質層和該第一導體層部分地暴露於外；以及於該第一貫穿開口的至少一側壁上依序形成一記憶層和一通道層，使該記憶層夾設於該通道層與該些材質層之間。
7. 如申請專利範圍第5項所述之記憶體元件的製作方法，其中該些材質層為複數個犧牲層，形成該至少一虛擬插塞的步驟更包括：形成該至少一第二貫穿開口和至少一第三貫穿開口對應該至少一第二貫穿開口，並分別穿過該多層堆疊結構，使該第一導體層、該些絕緣層以及該些犧牲層部分地暴露於外； 通過該至少一第二貫穿開口和該至少一第三貫穿開口移除該些犧牲層；以及於該些犧牲層的位置上，形成複數個第二導電層。
8. 如申請專利範圍第7項所述之記憶體元件的製作方法，其中形成該至少一接觸插塞的步驟，包括：於該至少一第三貫穿開口的至少一側壁形成一間隙壁介電層；以及於該至少一第三貫穿開口中填充一導電材料，與該第一導體層電性接觸，且藉由該間隙壁介電層與該些第二導電層電性隔離。