CN109860198B - 存储器元件及其制作方法 - Google Patents

Abstract

本发明公开了一种存储器元件及其制作方法，包括半导体基材、底部绝缘层、第一导电层、多个第二导电层、接触插塞、通道层以及存储层。底部绝缘层位于半导体基材上。第一导电层是一选择性外延生长层，位于底部绝缘层之上。多个绝缘层位于底部绝缘层之上。多个第二导电层与绝缘层交错叠层，且和第一导电层电性隔离。接触插塞穿过底部绝缘层并与半导体基材和第一导电层电性接触。通道层位于第一贯穿开口的至少一个侧壁上，并与接触插塞电性接触，其中第一贯穿开口穿过绝缘层和第二导电层，而将接触插塞暴露于外。存储层位于通道层与第二导电层之间。

Description

存储器元件及其制作方法

技术领域

本揭露书是有关于一种非易失性存储器(Non-Volatile Memory，NVM)元件及其制作方法。特别是有关于一种垂直通道存储器元件及其制作方法。

背景技术

非易失性存储器元件具有存入元件中的数据不会因为电源供应的中断而消失的特性，因而成为目前普遍被用来储存数据的存储器元件之一。闪存是一种典型的非易失性存储器技术。

制作具有垂直通道的非易失性存储器元件，例如垂直通道NAND闪存的方法，一般系先以多个绝缘层和多晶硅层交错叠层在半导体基材上形成多层叠层结构，再于多层叠层结构中形成贯穿开口，将基材暴露于外；并依序在贯穿开口的侧壁上毯覆存储层(例如硅-硅氧化物-氮化硅-硅氧化物-硅(SONOS)存储层、间隙工程硅-硅氧化物-氮化硅-硅氧化物-硅(BE-SONOS)存储层、或电荷捕捉存储器(charge trapping memory)以及多晶硅通道层，藉以在存储层、通道层以及多晶硅层上定义出多个存储单元，并且通过通道层使存储单元与作为底部共享源极线的基材电性连接。其中，底部共享源极线可用来进行非易失性存储器元件的区块擦除(block erase)操作。

然而，由于传统的底部共享源极线一般系通过离子注入的方式形成于基材的掺杂区，阻值偏高。加上，离子注入掺杂区与基材之间的接合接口会产生寄生电容，不仅会增加功率消耗而且会对讯号产生干扰以及时间延迟(RC delay)，进而降低存储器元件写入/读取操作的可靠度以及元件速度。

因此，有需要提供一种垂直通道闪存元件及其制作方法，来解决已知技术所面临的问题。

发明内容

本发明的一个面向是有关于一种存储器元件，包括半导体基材、底部绝缘层、第一导电层、多个第二导电层、接触插塞、通道层以及存储层。底部绝缘层位于半导体基材上。第一导电层是一选择性外延生长层，位于底部绝缘层之上。多个绝缘层位于底部绝缘层之上。多个第二导电层与绝缘层交错叠层，且和第一导电层电性隔离。接触插塞穿过底部绝缘层并与半导体基材和第一导电层电性接触。通道层位于第一贯穿开口的至少一个侧壁上，并与接触插塞电性接触，其中第一贯穿开口穿过绝缘层和第二导电层，而将接触插塞暴露于外。存储层位于通道层与第二导电层之间。

本发明的另一个面向是有关于一种存储器元件的制作方法。此一存储器元件的制作方法包括下述部骤：首先，提供多层叠层结构(multilayers stack)，使多层叠层结构具有多个绝缘层和多个牺牲层相互叠层于半导体基材上，并使牺牲层和第一导电层隔离。至少一个第一贯穿开口，穿过多层叠层结构，将半导体基材、绝缘层、和牺牲层部分地暴露于外。接着，进行选择性沉积(selective deposifion)工艺，以于第一贯穿开口的底部形成接触插塞，与第一导电层和半导体基材电性接触。然后，于第一贯穿开口的至少一个侧壁上依序形成存储层和通道层，使存储层夹设于通道层与剩余牺牲层之间，并且使通道层与接触插塞电性接触。后续，形成至少一个第二贯穿开口，穿过多层叠层结构，使半导体基材、绝缘层以及牺牲层部分地暴露于外。并在通过第二贯穿开口移除所有牺牲层后，于牺牲层的原来的位置上，形成一第一导电层及多个第二导电层。这些第二导电层是位于第一导电层上，且第一导电层接触于接触插塞。

根据上述实施例，本发明是在提供一种存储器元件及其制作方法。其系在半导体基材上方形成具有多个存储单元的多层叠层结构，并形成至少一个穿过多层叠层中的底部绝缘层及第一导电层且与半导体基材及第一导电层电性接触的接触插塞。且在导电层上以及多个纵向穿过多层叠层结构用来串接存储单元以形成多个存储单元串行的通道层，并使每一个通道层与对应的一个接触插塞产生电性接触。其中，导电层和通道层之间的距离小于半导体基材和通道层之间的距离。

由于，本发明的实施例所提供的存储器元件系采用独立的导电层，而非半导体基材，来作为不同存储单元串行的底部共享源极线。因此用来进行读取/写入操作的电流，其流经导电层路径，比已知技术所提供的存储器元件流经半导体基材的电流路径要短，因此存储器元件的操作电流路径，可降低存储器元件的操作电阻。加上，本发明的实施例所提供的存储器元件并不会在底部共享源极线中形成具有p-n结的掺杂区，可避免寄生电容的形成，可增进存储器元件的操作可靠度，解决已知技术所面临的问题。

附图说明

为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，特举数个较佳实施例，并配合所附图式，作详细说明如下：

图1至图14系根据本发明的一实施例所绘示的制作存储器元件的工艺结构剖面示意图。

【符号说明】

100：存储器元件

101：半导体基材

101a：暴露表面

103：第一导电层

103a、111a、122a：顶面

103b：放大图

104：接触插塞

104s：侧表面

105：第二导电层

107：存储层

108：通道层

109：绝缘材料

110：多层叠层结构

110a、110b：第一贯穿开口

111-116：牺牲层

121-127：绝缘层

128：保护层

129：间隙壁介电层

130：空气间隙

131：焊垫

132：覆盖层

133：第二贯穿开口

134：金属插塞

135：层间介电层

136：位线

137：存储单元

139：内联机

C：电流

具体实施方式

本发明是提供一种半导体元件及其制作方法，可改善已知半导体元件接触电阻偏高的问题。为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，下文特举一具有存储器单元、逻辑单元和高压单元的嵌入式存储器元件及其制作方法作为较佳实施例，并配合所附图式作详细说明。

但必须注意的是，这些特定的实施案例与方法，并非用以限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。较佳实施例的提出，仅系用以例示本发明的技术特征，并非用以限定本发明的权利要求范围。该技术领域中具有通常知识者，将可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施例与图式之中，相同的元件，将以相同的元件符号加以表示。

请参照图1至图14，图1至图14系根据本发明的一实施例所绘示的存储器元件100的工艺结构剖面示意图。在本实施例之中，存储器元件100系一种垂直通道NAND闪存元件。制作存储器元件100的方法包括下述部骤：

首先，在半导体基材101上提供一多层叠层结构110(如图1所绘示)。在本发明的一些实施例中，半导体基材101可以由，例如p型掺杂、n型掺杂或无掺杂的多晶硅、锗或其他合适的半导体材料，所构成。在本实施例中，半导体基材101可由p型掺杂的多晶硅所构成。

多层叠层结构110包括形成于半导体基材101上的多个绝缘层121-127以及多个牺牲层111-116。绝缘层121-127与牺牲层111-116系相互平行，并且沿着Z轴方向彼此交错叠层于半导体基材101上，如第1图所示。在本实施例之中，绝缘层121及绝缘层127分别是位于多层叠层结构110的顶层以及位于多层叠层结构110的最底层，而底部绝缘层121是与半导体基材101直接接触，藉以使牺牲层111-116和半导体基材101电性隔离。在本发明的一些实施例中，绝缘层122的厚度可大于底部绝缘层121及绝缘层123-127的厚度。底部绝缘层121的厚度可小于或类似于绝缘层123-127的厚度。在本实施例中，绝缘层122的厚度可介于100埃(Angstrom，

)至1500埃之间，较佳为200埃至400埃。绝缘层121的厚度可介于100埃至1200埃之间，较佳为100埃至400埃。底部绝缘层121的厚度可等于或小于绝缘层123-127的厚度。绝缘层123-127可具有相同的厚度。绝缘层122的厚度可大于绝缘层123-127的厚度，例如是2倍或3倍大的厚度。

牺牲层111-116可以由含硅氮化物(silicon-nitride compound)，例如氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)或上述的任意组合，所构成。在本实施例中，牺牲层111-116系由氮化硅所构成。绝缘层121-127可以由介电材料，例如硅氧化物、硅氮化物、硅氮氧化物、硅酸盐或上述的任一组合，所构成。然而，应理解的是，在本发明的实施例中，牺牲层111-116和绝缘层121-127的材料并不相同。在本实施例中，绝缘层121-127是由氧化硅所制成。在本发明的一些实施例中，牺牲层111-116和绝缘层121-127可通过，例如低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)工艺，制作而成。

接着，对多层叠层结构110进行刻蚀工艺，以形成多个第一贯穿开口110a和110b，贯穿多层叠层结构110，藉以将一部分的半导体基材101暴露于外(如图2所绘示)。在本发明的一些实施例中，形成第一贯穿开口110a和110b的刻蚀工艺，包括以图案化硬掩模层(未绘示)为刻蚀掩模，通过非等向刻蚀工艺(anisotropic etching process)，例如反应离子刻蚀(Reactive Ion Etching，RIE)工艺，对多层叠层结构110进行刻蚀。藉以在多层叠层结构110之中形成沿着Z轴方向向下延伸，且截面形状实质为圆形的贯穿孔(第一贯穿开口110a和110b)，将位于第一贯穿开口110a和110b的底面的一部分半导体基材101，以及用来作为第一贯穿开口110a和110b的侧壁的一部分绝缘层121-127、牺牲层111-116暴露出来。

之后，进行选择性沉积(selective deposition)工艺，以于第一贯穿开口110a和110b底部形成多个接触插塞104(如图3绘示)。在本发明的一实施例之中，接触插塞104可以是经由选择性外延生长(Selective Epitaxial Growth，SEG)所形成的单晶或多晶硅层或上述的任一组合，可以是未掺杂或轻微P型掺杂的选择性外延生长层。

另外，为了消除形成于接触插塞104中的气泡(void)，较佳会进行一热退火(anneal)工艺。在本实施例中，接触插塞104的高度，由半导体基材101的底面起算，较佳高过于牺牲层111并低于牺牲层112-116。详言之，在本实施例之中，接触插塞104的顶面104a实质高于牺牲层111的顶面111a，但接触插塞104的顶面104a实质低于绝缘层122的顶面122a。然而，应理解的是，接触插塞104、绝缘层122及牺牲层111-116的配置并不限定于此。

然后，于第一贯穿开口110a和110b的侧壁上依序形成存储层107和通道层108，并将存储层107夹设于通道层108与剩余的牺牲层112-116之间，且使通道层108与接触插塞104的顶面104a电性接触(如图4所绘示)。在本发明的一些实施中，存储层107的形成包括下述部骤：首先形成具有，例如氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide，ONO)、氧化硅-氮化硅-氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide-Nitride-Oxide，ONONO)或氧化硅-氮化硅-氧化硅-氮化硅-氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide-Nitride-Oxide-Nitride-Oxide，ONONONO)结构的复合层(但不以此为限)，共形毯覆于多层叠层结构110的表面以及第一贯穿开口110a和110b的侧壁及底部。之后，以刻蚀工艺移除位于第一贯穿开口110a和110b底部的一部分氧化硅-氮化硅-氧化硅、氧化硅-氮化硅-氧化硅-氮化硅-氧化硅或氧化硅-氮化硅-氧化硅-氮化硅-氧化硅-氮化硅-氧化硅结构，将接触插塞104的一部分顶面104a暴露于外。

在本揭露中，是以沉积工艺形成通道层108的第一层，通道层108的第一层是共形毯覆于存储层107。接着，进行刻蚀工艺以移除位于多层叠层结构110的顶面上、位于第一贯穿开口110a及110b的底部上的部分的存储层107及部分的通道层108的第一层，以暴露出部分的接触插塞104的顶表面104a。此后，进行沉积工艺以形成通道层108的第二层，以覆盖存储层107、通道层108的第一层及接触插塞104的顶面104a的暴露部分，以便于形成连接第一层及第二层的通道层108。

通道层108可由半导体材料所构成，例如是硅、锗或其他掺杂或无掺杂的半导体材质。在本实施例中，通道层108系由无掺杂的多晶硅所构成。

形成通道层108之后，再以绝缘材料109，例如二氧化硅、氮化硅或其他合适的介电材料，填充第一贯穿开口110a和110b，并在第一贯穿开口110a和110b中形成至少一空气间隙(air gap)130。在回蚀绝缘材料109之后，于绝缘材料109上方形成焊垫131(N+多晶硅或N+多晶硅/金属硅化物(salicide))，与通道层108形成一电性接触(如图5所绘示)。

接着，形成覆盖层132来覆盖多层叠层结构110以及焊垫131(如图6所绘示)。在本发明的一实施例中，覆盖层132包括硅氧化物。

之后，进行另一个刻蚀工艺，在多层叠层结构110中形成至少一个沿着Z轴方向向下延伸，贯穿多层叠层结构110的第二贯穿开口133，并将绝缘层121-127和牺牲层111-116以及半导体基材101的暴露表面101a部分地暴露于外(如图7所绘示)。

此后，在半导体基材101的暴露表面101a上形成保护层128(如图8所示)。保护层128可通过对于半导体基材101进行一氧化工艺所形成。在本实施例中，保护层128是硅氧化物硬掩模层，其系通过在半导体基材101的暴露表面101a上所进行的氧化工艺形成，可用来在后续工艺中保护半导体基材101。由于绝缘层121-127和牺牲层111-116为氧化物及氮化物，在氧化保护层128的期间并不会被氧化。

接着，移除剩余的牺牲层111-116。亦即是将所有的牺牲层111-116皆移除。在本实施例之中，系采用磷酸(H₃PO₄)溶液通过第二贯穿开口133将剩余的牺牲层111-116予以移除，并将一部分的存储层107暴露于外(如图9所绘示)。

之后，在牺牲层111原来占据的位置上形成第一导电层103(如图10A所示)。第一导电层103可以是一选择性外延生长层，亦即是通过选择性外延生长的工艺所形成的一单晶硅层或多晶硅层，且可以是一重掺杂层，例如是通过选择性外延生长层工艺所形成的N+掺杂单晶硅或多晶硅层。较佳地，第一导电层103可以是选择性外延工艺所形成的单晶硅层，其相较于选择性外延工艺所形成的多晶硅层具有更低的电阻。第一导电层103的选择性外延生长是位于接触插塞104的侧表面104s上，来自一接触插塞104的选择性外延生长层可与来自另一接触插塞104的选择性外延生长叠层汇合于第二贯穿开口133的底部以及保护层128上。因此，由第二贯穿开口133所暴露出的顶面103a可为一弯曲形状(如图10B及图10C所绘示)。亦即，如图10B的放大图中103b所示，位于第二贯穿开口133中的第一导电层103的中间部分可比连接于第二贯穿开口的侧壁的侧边部分更厚。或者，如图10C的放大图中103b所示，位于第二贯穿开口133中的第一导电层103的中间部分可比连接于第二贯穿开口的侧壁的侧边部分更薄。

第一导电层103是通过保护层128与对应于第二贯穿开口133的半导体基材101分开。保护层128的上表面接触于第一导电层103，保护层128的下表面接触于半导体基材101。在通过选择性外延生长工艺形成第一导电层103的期间，由于半导体基材101是受到保护层128的保护，半导体基材101上并不会有外延硅(epitaxial silicon)的成长。

由于本揭露的第一导电层103是一选择性外延生长层，亦即是通过选择性外延生长工艺所形成的一单晶硅层或多晶硅层，相较于第一导电层不是用选择性外延生长工艺所形成的多晶硅层的比较例而言，本揭露的第一导电层103具有较低的电阻。亦即，本揭露的第一导电层103相较于不是使用选择性外延生长工艺所形成的多晶硅层而言具备较佳的导电性。因此，本揭露的半导体元件100相较于第一导电层不是使用选择性外延生长工艺所形成的多晶硅层的比较例而言，例如是读取(read)或写入(program)的操作速度可以更为快速。

再者，由于本揭露的第一导电层103是在形成存储层107之后才形成，存储层107的工艺(例如是热氧化工艺)并不会影响第一导电层103。因此，相较于第一导电层是形成于存储器层的工艺之前的比较例而言，本揭露的第一导电层103可具有较佳的电性及结构特性。

此外，由于本揭露的第一导电层103是在形成接触插塞104之后才形成，在接触插塞104形成的期间，第一导电层103并不会形成一多晶硅接口去影响外延硅的成长。因此，相较于第一导电层是在接触插塞形成之前所形成而由第一导电层产生多晶硅接口的比较例而言，本揭露的接触插塞较容易成长。

接下来，形成多个第二导电层105填充于被移除的剩余牺牲层111-116原来的位置上，进而在每一个第二导电层105与存储层107和通道层108重迭的区域形成一个存储单元137，并在多层叠层结构110中形成存储器阵列(如图11所绘示)。在本发明的一些实施例中，第二导电层105可以是由多晶硅、金属或其他合适的导电材质，及高介电常数材料(high kmaterial)所构成。在本实施例之中，第二导电层105是由一金属层，例如氮化钛/钨(TiN/W)、氮化钽/钨(TaN/W)、氮化钽/铜(TaN/Cu)以及其他可能的材料，以及高介电常数材料，例如氧化铝(Al₂O₃)、二氧化铪(HfO₂)、二氧化锆(ZrO₂)以及其他材料所构成。

在形成第二导电层105之后，于第二贯穿开口133的至少一个侧壁上形成间隙壁介电层(dielectric spacer)129(如图12所绘示)。

接着，于第二贯穿开口133中形成金属插塞134，与第一导电层103电性接触，且通过该间隙壁介电层129与第二导电层105电性隔离(如图13所绘示)。

后续，在覆盖层132上方形成层间介电层135；再于层间介电层135上形成多条位线136，使位线136经由内联机139与焊垫131电性接触。之后，经由一连串后段工艺(未绘示)，完成存储器元件100的制备(如图14所绘示)。在本发明的一些实施例中，第一导电层103可作为存储器元件100的底部共享源极线。而位于存储器阵列中由第二导电层105与存储层107和通道层108所形成的存储单元137，可经由位线136耦接至译码器，例如行译码器或列译码器或(未绘示)。

来自位线136的电流C可以经过通道层108、接触插塞104、第一导电层103(作为底部共享源极线)和金属插塞134而接地。换句话说，用来进行读取/写入操作的电流并不会流经过半导体基材101。和已知技术相比，不仅电流路径缩短，且不会在第一导电层103和基材101之间形成具有p-n结的掺杂区，可避免寄生电容的形成，可大幅降低存储器元件100的操作电阻，并解决已知技术因为在底部共享源极线和基材之间产生寄生电容所导致的讯号干扰以及时间延迟问题，进而增进存储器元件的操作可靠度以及元件速度。此外，由于本揭露的第一导电层103为选择性外延生长层，相较于比较例中的第一导电层(并非是通过选择性外延工艺所形成的多晶硅层所制成)而言，本揭露的第一导电层103具有较低的电阻，故相较于比较例中的第一导电层而言，本揭露的第一导电层103具有较佳的导电性。

根据上述实施例，本发明是在提供一种立体存储器元件及其制作方法。其系在半导体基材上方形成具有多个存储单元的多层叠层结构，穿过多层叠层形成至少一接触插塞以电性接触半导体基材及第一导电层，其中第一导电层是选择性外延生长层，以及多个纵向穿过多层叠层结构用来串接存储单元以形成多个存储单元串行的通道层，并使每一个通道层与对应的一个接触插塞产生电性接触。其中，导电层和通道层之间的距离小于半导体基材和通道层之间的距离。

由于，本发明的实施例所提供的存储器元件系采用独立的导电层，而非半导体基材，来作为不同存储单元串行的底部共享源极线。因此用来进读取/写入操作的电流，其流经导电层路径，比已知技术所提供的存储器元件流经半导体基材的电流路径要短，因此存储器元件的操作电流路径，可降低存储器元件的操作电阻。加上，本发明的实施例所提供的存储器元件并不会在底部共享源极线和基材之间形成具有p-n结的掺杂区，可避免寄生电容的形成，进而可增进存储器元件的操作可靠度以及元件速度，解决已知技术所面临的问题。此外，由于本揭露的第一半导体层是选择性外延生长层，相较于使用多晶硅层作为底部共享源极线的已知技术而言，使用选择性外延生长层作为底部共享源极线具有较低的电阻，本揭露的第一导电层具有较佳的导电性。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何该技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (8)

1.一种存储器元件，包括：

一半导体基材；

一底部绝缘层，位于该半导体基材上；

一第一导电层，位于该底部绝缘层上，其中该第一导电层是一选择性外延生长层；

多个绝缘层，位于该第一导电层之上；

多个第二导电层，与这些绝缘层交错叠层，且和该第一导电层电性隔离；

一接触插塞，穿过该底部绝缘层且与该第一导电层和该半导体基材电性接触；

一通道层，位于一第一贯穿开口的至少一侧壁上，并与该接触插塞电性接触，其中该第一贯穿开口穿过这些绝缘层和这些第二导电层，而将该接触插塞暴露于外；

一存储层，位于该通道层与这些第二导电层之间；以及

一保护层，该保护层配置于该半导体基材的一暴露表面，该暴露表面是暴露于一第二贯穿开口，其中该第二贯穿开口穿过这些绝缘层及这些第二导电层，且该保护层是配置于该半导体基材与该第一导电层之间。

2.根据权利要求1所述的存储器元件，其中该第一导电层具有暴露于一第二贯穿开口的一顶面，该顶面为一弯曲形状，其中该第二贯穿开口穿过这些绝缘层及这些第二导电层。

3.根据权利要求1所述的存储器元件，其中该存储层包括一氧化硅-氮化硅-氧化硅结构，且位于该第一贯穿开口的该侧壁上，并且夹设于该通道层与这些第二导电层之间。

4.根据权利要求1所述的存储器元件，更包括：

一间隙壁介电层，位于一第二贯穿开口的至少一侧壁上，其中该第二贯穿开口穿过这些绝缘层和这些第二导电层，将该第一导电层暴露于外；以及

一金属插塞，位于该第二贯穿开口中，与该第一导电层电性接触，且通过该间隙壁介电层与这些第二导电层电性隔离。

5.根据权利要求1所述的存储器元件，其中该接触插塞具有高于该第一导电层的一顶面。

6.一种存储器元件的制作方法，包括：

提供一多层叠层结构，使该多层叠层结构具有多个绝缘层和多个牺牲层相互叠层于一半导体基材上；

形成至少一第一贯穿开口，穿过该多层叠层结构，将该半导体基材、这些绝缘层和这些牺牲层部分地暴露于外；

进行一选择性沉积工艺，以于该第一贯穿开口的一底部形成一接触插塞，与该半导体基材电性接触；

于该第一贯穿开口的至少一侧壁上依序形成一存储层和一通道层，使该存储层夹设于该通道层与剩余的这些牺牲层之间，并且使该通道层与该接触插塞电性接触；

形成至少一第二贯穿开口，穿过该多层叠层结构，使该半导体基材、这些绝缘层以及这些牺牲层部分地暴露于外；

通过该第二贯穿开口移除所有的这些牺牲层；以及

于这些牺牲层原来占据的位置上，形成一第一导电层及多个第二导电层，其中这些第二导电层是位于该第一导电层之上，且该第一导电层接触于该接触插塞，其中该第一导电层是通过一选择性外延生长工艺所形成。

7.根据权利要求6所述的存储器元件的制作方法，更包括：

在移除所有的这些牺牲层之前形成一保护层于该半导体基材的一暴露表面上，其中该暴露表面是暴露于该第二贯穿开口，且该保护层是配置于该半导体基材与该第一导电层之间。

8.根据权利要求7所述的存储器元件的制作方法，其中该保护层是通过对该半导体基材进行一氧化工艺所形成。

Images