CN105226063A - 具有垂直沟道和气隙的半导体装置 - Google Patents
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Abstract
提供了一种具有垂直沟道和气隙的半导体装置。字线形成在基底上。气隙设置在两条相邻的字线之间。沟道结构穿透字线和气隙。存储单元设置在每条字线和沟道结构之间。存储单元包括阻挡图案、电荷捕获图案和遂穿绝缘图案。阻挡图案共形地覆盖每条字线的顶表面、底表面和第一侧表面。所述第一侧表面与所述沟道结构相邻。电荷捕获图案仅设置在所述第一侧表面和沟道结构之间。
Description
技术领域
本发明构思涉及一种具有垂直沟道和气隙的半导体装置。
背景技术
正在研究在基底上垂直地形成多个存储单元的各种方法，以提高性能和集成密度。随着堆叠单元的数量的增加，堆叠单元的厚度增加到难以进行蚀刻工艺的程度。然而，如果减小堆叠的单元的厚度，可能会由于字线之间的增加的耦合电容而降低运行速度，或者由于单元之间的耦合可能发生读取操作错误。
发明内容
根据本发明构思的示例性实施例，提供了一种半导体装置。多条字线形成在基底上。多个气隙中的每个气隙设置在两条相邻的字线之间。沟道结构贯穿所述多条字线和所述多个气隙。多个存储单元中的每个存储单元设置在每条字线和沟道结构之间。每个存储单元包括阻挡图案、电荷捕获图案和遂穿绝缘图案。阻挡图案共形地覆盖每条字线的顶表面、底表面和第一侧表面。第一侧表面与所述沟道结构相邻。电荷捕获图案仅设置在第一侧表面和沟道结构之间。
根据本发明构思的示例性实施例，提供了一种半导体装置。半导体装置包括：堆叠结构，设置在基底上，其中，堆叠结构包括竖直地相互堆叠的第一字线、气隙和第二字线，其中，气隙设置在所述第一字线和所述第二字线之间；沟道结构，与堆叠结构的第一侧部相邻；隔离图案，与堆叠结构的第二侧部相邻，其中，所述第二侧部与所述第一侧部相对；连续的遂穿绝缘图案，设置在堆叠结构和沟道结构之间；第一电荷捕获图案，设置在第一字线和沟道结构之间；第二电荷捕获图案，设置在第一电荷捕获图案和沟道结构之间；第一阻挡图案，具有第一部分和第二部分，第一部分设置在第一字线和第一电荷捕获图案之间，第二部分设置在第一字线和气隙之间；第二阻挡图案，具有设置在第二字线与第一电荷捕获图案之间的第一部分以及设置在第二字线与气隙之间的第二部分。
根据本发明构思的示例性实施例，提供了一种半导体装置，所述半导体装置包括：字线和气隙，交替地且重复地形成在基底上；沟道结构，被构造为竖直地穿过所述字线和所述气隙并连接到基底；阻挡图案，形成在所述字线与所述气隙之间并且形成在所述字线的面对所述沟道结构的侧部上；电荷捕获图案，形成在所述字线的所述侧部上的阻挡图案上；以及遂穿绝缘图案，形成在所述电荷捕获图案与所述沟道结构之间，其中，所述电荷捕获图案在竖直方向上彼此分隔开，氧化物层形成在相互分隔开的电荷捕获图案之间。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，本发明构思的这些和其它特征将变得更明了，在附图中：
图1是示出根据本发明构思的示例性实施例的半导体装置的俯视图；
图2A至图2C是根据本发明构思的示例性实施例的沿图1的I-I’线截取的剖视图；
图3A至图3C是根据本发明构思的示例性实施例的沿图1的I-I’线截取的剖视图；
图4至图42C是根据本发明构思的示例性实施例的用于描述制造图2A至图2C的半导体装置的方法的剖视图；
图43A至图43C是根据本发明构思的示例性实施例的用于描述制造图3A至图3C的半导体装置的方法的剖视图；
图44示出根据本发明构思的示例性实施例的半导体模块；以及
图45和图46示出根据本发明构思的示例性实施例的电子系统的框图。
具体实施方式
将参照附图在下面详细地描述本发明构思的示例性实施例。然而，本发明构思可以以不同的形式来实施并且不应该被解释为局限于在此阐述的实施例。在附图中，为了清楚起见，可能夸大了层和区域的厚度。还将理解的是，当元件被称作“在”另一元件或基底“上”时，该元件可以直接在另一元件或基底上，或者也可以存在中间层。还将理解的是，当元件被称作“接合到”或“连接到”另一元件时，该元件可以直接接合到或连接到另一元件，或者也可以存在中间元件。贯穿整个说明书和附图，同样的附图标记可以表示同样的元件。
图1和图2A示出根据本发明构思的示例性实施例的半导体装置的俯视图和剖视图。图2B和图2C分别是图2A的区域A的放大视图和区域B的放大视图。
参照图1至图2C，半导体装置100A可以包括基底110、介电图案120、沟道结构130、字线140、气隙180和隔离图案170。
基底110可以具有半导体基底。例如，基底110可以包括硅基底、锗基底、硅-锗基底等。基底110可以包括其中形成存储单元的存储单元阵列区域和其中形成外围电路以操作存储单元的外围电路区域。
第一绝缘薄层110a可以形成在基底110的表面上。第一绝缘薄层110a可以形成在隔离图案170之间。第一绝缘薄层110a可以包括被氧化的硅。
隔离图案170可以垂直地设置在基底110上。隔离图案170在俯视图中可以具有彼此分隔开的线形状。隔离图案170可以具有彼此平行延伸的坝形状。隔离图案170的下端可以延伸到基底110中。隔离图案170可以由诸如硅氧化物的绝缘材料形成。
第二绝缘薄层110b可以共形地形成在基底110的与隔离图案170的下部接触的表面上。第二绝缘薄层110b可以包括被氧化的硅。
字线140可以沿与基底110的表面垂直的方向分隔开，并且堆叠在第一绝缘薄层110a上。字线140均可以包括绝缘屏障图案141、导电屏障图案142和字线电极143。
字线电极143可以包括诸如金属的导电材料。例如，字线电极143可以包括钨(W)。
导电屏障图案142可以包括导电金属氮化物。例如，导电屏障图案142可以包括氮化钛(TiN)。导电屏障图案142可以全部或部分地围绕字线电极143。例如，导电屏障图案142可以全部围绕位于沟道结构130之间的字线电极143。另外，导电屏障图案142可以部分地围绕位于沟道结构130和隔离图案170之间的字线电极143。例如，导电屏障图案142可以围绕位于沟道结构130和隔离图案170之间的字线电极143的与沟道结构130相邻的部分，并且不必围绕与隔离图案170相邻的部分。例如，导电屏障图案142不必围绕字线电极143的与隔离图案170相邻的侧表面、顶表面的一部分和底表面的一部分。这里，字线电极143的侧表面可以与基底110的下表面(或上表面)垂直，字线电极143的顶表面和底表面可以与基底110的下表面平行。
绝缘屏障图案141可以形成在导电屏障图案142上，以围绕字线电极143。绝缘屏障图案141也可以整体地或部分地围绕字线电极143。例如，和导电屏障图案142一样，绝缘屏障图案141可以围绕字线电极143的与沟道结构130相邻的部分，并且不必围绕与隔离图案170相邻的部分。例如，绝缘屏障图案141不必围绕字线电极143的与隔离图案170相邻的侧表面、顶表面的一部分和底表面的一部分。
绝缘屏障图案141的侧表面可以与导电屏障图案142的侧表面垂直对齐。例如，绝缘屏障图案141的侧表面和导电屏障图案142的侧表面均可以与基底110的下表面垂直，并且可以靠近隔离图案170。绝缘屏障图案141可以包括诸如氧化铝(Al2O3)的金属氧化物。
介电图案120(也可称为存储单元120)可以包括阻挡图案121、第一电荷捕获图案122、第二电荷捕获图案123和遂穿绝缘图案124。
阻挡图案121可以形成在绝缘屏障图案141上以围绕字线140。阻挡图案121可以具有电荷阻挡图案。阻挡图案121可以包括氧化硅。阻挡图案121可以全部或部分地围绕字线140。例如，阻挡图案121可以全部围绕位于沟道结构130之间的字线140，并且部分地围绕位于沟道结构130和隔离图案170之间的字线140。例如，阻挡图案121可以围绕字线140的靠近沟道结构130的部分，并且不必围绕字线140的靠近隔离图案170的部分。因此，阻挡图案121可以形成为暴露字线140的面对隔离图案170的侧表面。字线140的该侧表面可以与基底110的下表面垂直。
在这种情况下，由于绝缘屏障图案141和导电屏障图案142不必围绕字线电极143的靠近隔离图案170的侧表面、顶表面的一部分和底表面的一部分，所以分离空间119(见图37)可以形成在字线电极143和阻挡图案121之间。半导体装置100A还可以包括形成为填充分离空间119的第二盖图案160。第二盖图案160可以包括氧化硅。
阻挡图案121可以包括与基底110的下表面垂直的第一部分和与基底110的下表面平行的第二部分。阻挡图案121的第一部分可以具有面对沟道结构130的部分(下面将描述)，阻挡图案121的第二部分可以具有与隔离图案170接触的部分。
第一电荷捕获图案122可以设置在阻挡图案121的第一部分和沟道结构130之间。第一电荷捕获图案122可以包括氮化硅。如在图2C中所描述的，第一电荷捕获图案122可以形成为具有比阻挡图案121的第一部分短的长度。这里，长度的方向可以与基底110的下表面基本垂直。第一电荷捕获图案122可以在去除第二牺牲图案50(见图22)以形成气隙180的蚀刻工艺中用作蚀刻停止件。下面将描述这样的工艺。另外，下面将描述的第一电荷捕获图案122和第二电荷捕获图案123可以用来在非易失性存储装置中存储信息。
第二电荷捕获图案123可以形成在第一电荷捕获图案122上。第二电荷捕获图案123可以包括这样的材料：根据非易失性存储装置的操作条件，在所述材料中可以捕获或留存从沟道结构130的沟道有源图案131注入的电荷，或者可以从所述材料中去除这种被捕获的电荷。例如，第二电荷捕获图案123可以包括氮化硅。
第二电荷捕获图案123的竖直长度可以与第一电荷捕获图案122的竖直长度基本相同。该竖直长度可以是在与基底110的下表面基本垂直的方向上的长度。第一电荷捕获图案122和第二电荷捕获图案123可以仅形成在字线140的侧表面上，而不必形成在气隙180中。例如，气隙180可以设置在第一电荷捕获图案122之间以及第二电荷捕获图案123之间。例如，多个第一电荷捕获图案122可被形成为竖直地相互分隔开(在与基底110的下表面基本垂直的方向上相互分隔开)。另外，多个第二电荷捕获图案123可被形成为竖直地相互分隔开。
遂穿绝缘图案124可以设置在第二电荷捕获图案123和沟道结构130之间。遂穿绝缘图案124可以沿着与基底110的下表面基本垂直的方向是连续的并且形成在基底110上。遂穿绝缘图案124可以包括氧化硅。
气隙180可以形成在字线140之间。例如，气隙180可以形成在围绕字线140的阻挡图案121之间。气隙180可以由隔离图案170限定。隔离图案170可以穿透多条字线140和多个气隙180。隔离图案170可以共形地形成在阻挡图案121、第一电荷捕获图案122、第二电荷捕获图案123和遂穿绝缘图案124上。
气隙180均可以包括位于阻挡图案121之间的第一部分以及位于第一电荷捕获图案122之间和第二电荷捕获图案123之间的第二部分。气隙180的第一部分可以具有竖直宽度D1。气隙180的第二部分可以具有竖直宽度D2。这里，竖直宽度D1和D2可以与基底110的下表面基本垂直。
半导体装置100A还可以包括形成在最上部字线140上的最上部绝缘层12a。最上部绝缘层12a可以包括氧化硅。最上部绝缘层12a可以形成在隔离图案170之间。
半导体装置100A还可以包括下绝缘层12c，其中，下绝缘层12c形成在多条字线140中的靠近基底110的上表面的三条字线140之间。下绝缘层12c可以包括氧化硅。下绝缘层12c可以形成在隔离图案170之间。
沟道结构130可以垂直地形成在基底110上。沟道结构130可以形成在沟道孔CH中(见图11)。沟道孔CH可以穿透字线140、气隙180、最上部绝缘层12a、下绝缘层12c和第一绝缘薄层110a。沟道结构130可以包括沟道有源图案131、沟道芯图案132和沟道焊盘图案133。
半导体装置100A还可以包括形成在沟道孔CH下面的外延层117。外延层117可以与基底110的上表面接触。外延层117可以利用选择性的外延生长(SEG)工艺来形成。外延层117的上表面可以与形成在下绝缘层12c处的最下部字线140的侧表面相邻。
沟道有源图案131可以由其中可以形成晶体管的沟道区的半导体材料形成。例如，沟道有源图案131可以包括多晶硅。沟道有源图案131可以包括形成在遂穿绝缘图案124上的第一沟道有源图案131a和形成在第一沟道有源图案131a上的第二沟道有源图案131b。
沟道芯图案132可以形成在沟道有源图案131上，以填充沟道孔CH的内部。例如，沟道芯图案132可以包括氧化硅。
沟道焊盘图案133可以形成在沟道有源图案131和沟道芯图案132上以填充沟道孔CH的内部。例如，沟道焊盘图案133可以包括多晶硅。
半导体装置100A还可以包括第一盖图案150。第一盖图案150可以覆盖最上部绝缘层12a的顶表面、沟道结构130的顶表面和介电图案120的顶表面。例如，第一盖图案150可以包括氧化硅。第一盖图案150可以形成在隔离图案170之间。
根据本发明构思的示例性实施例，具有低介电常数的气隙180形成在字线140之间，因此，即使字线140之间的距离减小，也可抑制相邻的字线140之间的耦合。
根据本发明构思的示例性实施例，具有低介电常数的气隙180设置在相邻的第一电荷捕获图案122之间和相邻的第二电荷捕获图案123之间，因此，即使减小字线140的厚度和气隙180的厚度，也可以抑制存储单元之间的耦合。因此，可以防止由于存储单元之间的耦合而导致在包括读取操作的操作中的错误。
图1和图3A是示出根据本发明构思的示例性实施例的半导体装置的俯视图和剖视图。图3B和图3C分别是图3A的区域C的放大视图和区域D的放大视图。
参照图1至图3C，根据本发明构思的实施例的半导体装置100B可以包括基底110、介电图案120、沟道结构130、字线140、气隙180和隔离图案170。
介电图案120可以包括阻挡图案121、第一电荷捕获图案122、第二电荷捕获图案123和遂穿绝缘图案124。
阻挡图案121可以形成为围绕字线140。阻挡图案121可以是电荷阻挡图案。阻挡图案121可以包括氧化硅。阻挡图案121可以包括与基底110的下表面基本垂直的第一部分和与基底110的下表面基本平行的第二部分。阻挡图案121的第一部分可以是面对沟道结构130的部分，阻挡图案121的第二部分可以是设置在字线140的顶表面和底表面上的部分。
第一电荷捕获图案122可以形成在阻挡图案121的第一部分上。第一电荷捕获图案122可以包括氮化硅。如图3C所示，第一电荷捕获图案122可以形成为具有比阻挡图案121的第一部分的长度短的长度。所述长度的方向可以与基底110的下表面垂直。第一电荷捕获图案122可以在去除第二牺牲图案50(见图22)以形成气隙180的蚀刻工艺中用作蚀刻停止件。随后将描述蚀刻工艺。另外，下面将描述的第一电荷捕获图案122和第二电荷捕获图案123可以用来在非易失性存储装置中存储信息。
第二电荷捕获图案123可以形成在第一电荷捕获图案122上。例如，第二电荷捕获图案123可以包括氮化硅。第二电荷捕获图案123的竖直长度可以与第一电荷捕获图案122的竖直长度基本相同。第一电荷捕获图案122和第二电荷捕获图案123可以仅形成在字线140的侧表面上，并且不必形成在气隙180中。多个第一电荷捕获图案122可以在与基底110的下表面基本垂直的方向上彼此分隔开，多个第二电荷捕获图案123可以在与基底110的下表面基本垂直的方向上彼此分隔开。
半导体装置100B还可以包括第一氧化物层122b。第一氧化物层122b可以与第一电荷捕获图案122的上表面和底表面接触。第一氧化物层122b还可以与形成在字线140的上表面和底表面上的阻挡图案121接触。这里，第一电荷捕获图案122的上表面和底表面可以与基底110的下表面基本平行。第一氧化物层122b可以共形地形成在阻挡图案121上。第一氧化物层122b可以包括被氧化的硅。
半导体装置100B还可以包括形成在第二电荷捕获图案123之间的第二氧化物层123b。第二氧化物层123b可以与第二电荷捕获图案123竖直地对齐(即第二氧化物层123b可以与第二电荷捕获图案123沿与基底110的下表面基本垂直的方向对齐)。例如，第二电荷捕获图案123和第二氧化物层123b可以沿竖直方向交替地且重复地形成。这里，所述竖直方向可以是与基底110的下表面基本垂直的方向。第二氧化物层123b可以包括被氧化的硅。
遂穿绝缘图案124可被形成为与第二电荷捕获图案123接触。遂穿绝缘图案124可以垂直地且连续地形成在基底110上方。遂穿绝缘图案124可以包括氧化硅。
气隙180可以形成在字线140之间。例如，气隙180可以形成在构造为围绕字线140的阻挡图案121之间。气隙180可以由第一氧化物层122b、第二氧化物层123b和隔离图案170来限定。例如，位于沟道结构130之间的气隙180可以由第一氧化物层122b和第二氧化物层123b限定，位于沟道结构130和隔离图案170之间的气隙180可以由第一氧化物层122b、第二氧化物层123b和隔离图案170限定。
图4至图42C是根据本发明构思的示例性实施例的用于描述制造图2A至图2C的半导体装置的方法的视图。图43A至图43C是根据本发明构思的示例性实施例的用于描述制造图3A至图3C的半导体装置的方法的视图。
参照图4，制造图2A的半导体装置100A的方法可以包括在基底110上形成第一绝缘薄层110a，并且在第一绝缘薄层110a上形成多个第一绝缘层11和多个第二绝缘层12。
基底110可以是半导体基底。例如，基底110可以包括硅基底、锗基底、硅-锗基底等。
形成第一绝缘薄层110a的步骤可以包括利用湿式氧化工艺氧化基底110的表面。
可以利用沉积工艺交替地且重复地形成第一绝缘层11和第二绝缘层12。第一绝缘层11可以包括氮化硅层，第二绝缘层12可以包括氧化硅层。
第一绝缘层11可以包括上虚设绝缘层11a、上绝缘层11b、中间绝缘层11c、下虚设绝缘层11d和下绝缘层11e。虽然上虚设绝缘层11a和下虚设绝缘层11d在图4中均被描述为具有两层，但是上虚设绝缘层11a和下虚设绝缘层11d的数量不限于此，上虚设绝缘层11a和下虚设绝缘层11d可以包括一层或三层或更多层。
第二绝缘层12可以包括最上部绝缘层12a、中间绝缘层12b和下绝缘层12c。
参照图5，可以形成隔离槽SH。隔离槽SH可以穿透第一绝缘层11和第二绝缘层12以暴露基底110。在这种情况下，可以通过隔离槽SH暴露基底110的一部分上表面、第一绝缘层11的侧表面和第二绝缘层12的侧表面。
参照图6，可以通过隔离槽SH使第一绝缘层11的侧表面凹进。因此，第一绝缘层11可以比第二绝缘层12短。另外，可通过隔离槽SH使第一绝缘层11的侧表面凹进来暴露第二绝缘层12的边缘部分。例如，可以暴露第二绝缘层12的与隔离槽SH相邻的部分的上表面的部分和底表面的部分。因此，可以在隔离槽SH中形成皱起的表面(corrugatedsurface)。
参照图7，可以使通过隔离槽SH和凹进的第一绝缘层11暴露的第二绝缘层12凹进。例如，可以部分去除第二绝缘层12的被隔离槽SH和凹进的第一绝缘层11暴露的侧表面、上表面和底表面。凹进后的第二绝缘层12的厚度可以比第一绝缘层11的厚度小。
参照图8，可以在隔离槽SH中形成保护层20。还可以在第二绝缘层12的最上部绝缘层12a上形成保护层20。保护层20可以包括第一保护层21、第二保护层22和第三保护层23。
可以在图7所得结构的皱起的表面上共形地形成第一保护层21。例如，形成在最上部绝缘层12a上的第一保护层21的表面可以是平坦的，形成在隔离槽SH的内侧壁上的第一保护层21的表面可以沿第一绝缘层11和第二绝缘层12的皱起的侧表面阶梯式变化。这里，形成在隔离槽SH的内侧壁上的第一保护层21的表面可以与基底110基本垂直。第一保护层21可以包括氮化硅。可以利用沉积工艺形成第一保护层21。
可以在第一保护层21上共形地形成第二保护层22。例如，设置在最上部绝缘层12a上的第二保护层22的表面和形成在隔离槽SH内侧的第二保护层22的表面可以是平坦的。第二保护层22可以包括多晶硅。可以利用沉积工艺形成第二保护层22。
可以在第二保护层22上形成第三保护层23，以填充隔离槽SH的内部。第三保护层23可以形成为具有比第一保护层21和第二保护层22的厚度大的厚度。第三保护层23可以包括氧化硅。可以利用沉积工艺形成第三保护层23。
参照图9，可以利用平坦化工艺来暴露形成在最上部绝缘层12a上的第一保护层21。例如，平坦化工艺可包括回蚀(etch-back)工艺或化学机械抛光(CMP)工艺。在这种情况下，可以使形成在隔离槽SH中的第二保护层22和第三保护层23的上表面暴露。第一保护层21的通过平坦化工艺暴露的表面与第二保护层22和第三保护层23的通过平坦化工艺暴露的表面可以基本上位于同一高度(level)。第一保护层21的所述表面、第二保护层22的所述表面和第三保护层23的所述表面可以与基底110的下表面基本平行。
参照图10，可以在第一保护层21、第二保护层22和第三保护层23上形成掩模(mask)30。掩模30可以包括第一掩模31、第二掩模32和第三掩模33。
可以在第一保护层21、第二保护层22和第三保护层23上形成第一掩模31。第一掩模31可以包括氮化硅或多晶硅。可以在第一掩模31上形成第二掩模32。第二掩模32可以包括氧化硅。可以在第二掩模32上形成第三掩模33。第三掩模33可以包括多晶硅。第一掩模31、第二掩模32和第三掩模33均可以利用沉积工艺形成。
参照图11，可利用蚀刻工艺形成沟道孔CH。沟道孔CH可以穿透掩模30、第一绝缘层11、第二绝缘层12和第一绝缘薄层110a，以暴露基底110的一部分上表面。可以使基底110的暴露于沟道孔CH的下部的这部分表面凹进。
参照图12，可以通过沟道孔CH在基底110的表面上形成外延层117。可以利用选择性外延生长(SEG)工艺形成外延层117。外延层117可以具有这样的厚度，所述厚度使得外延层117的上表面可以与第一绝缘层11的一个下虚设绝缘层11d相邻。
参照图13，可以在设置于沟道孔CH中的外延层117上形成第一牺牲图案40。第一牺牲图案40可具有相对于第一绝缘层11、第二绝缘层12和掩模30的蚀刻选择性。例如，第一牺牲图案40可以包括碳氧化硅(SiOC)，所述碳氧化硅包含的碳(C)的范围使得这样的碳氧化硅(SiOC)可被用作旋涂硬掩模(SOH，spinonhardmask)。在沟道孔CH中形成第一牺牲图案40的步骤可以包括通过执行沉积工艺在沟道孔CH中和掩模30上形成牺牲材料。可以利用回蚀工艺去除形成在掩模30上的牺牲材料和填充在沟道孔CH的上部中的牺牲材料。可以将第一牺牲图案40形成为使它的上表面与上虚设绝缘层11a中的一个相邻。例如，第一牺牲图案40的上表面可以与接触最上部绝缘层12a的上虚设绝缘层11a相邻。
参照图14，可以在第一牺牲图案40的表面、沟道孔CH的上内侧壁和掩模30上形成缓冲层115。缓冲层115可以共形地形成。缓冲层115可包括多晶硅。
参照图15，可以利用干蚀刻工艺去除形成在第一牺牲图案40上的缓冲层115以暴露第一牺牲图案40的上表面。在此过程中，可以去除形成在掩模30上的缓冲层115，并且沿厚度方向部分地去除第三掩模33。因此，如图15所示，缓冲层115可以仅存留在沟道孔CH的上内侧壁上。
参照图16，可以利用干蚀刻工艺去除形成在沟道孔CH中的第一牺牲图案40。例如，可以利用等离子体蚀刻工艺来去除第一牺牲图案40。由于形成在沟道孔CH中的第一牺牲图案40被去除，所以可以使第一绝缘层11的侧表面和第二绝缘层12的侧表面暴露于沟道孔CH的内侧。
例如，第一绝缘层11中的上虚设绝缘层11a的侧表面、上绝缘层11b的侧表面、中间绝缘层11c的侧表面和下虚设绝缘层11d中的一个的侧表面可以暴露于沟道孔CH的内侧，并且第二绝缘层12的中间绝缘层12b的侧部也可以暴露。在这种情况下，第二绝缘层12的最上部绝缘层12a的侧部由于缓冲层115而不必暴露于沟道孔CH的内侧，并且下绝缘层12c的侧部由于外延层117而不必暴露于沟道孔CH的内侧。同样，第一绝缘层11中的下虚设绝缘层11d中的一个的侧表面和下绝缘层11e的侧表面由于外延层117而不必暴露于沟道孔CH的内侧。
参照图17，可以通过沟道孔CH去除中间绝缘层12b。中间绝缘层12b的这样的去除可以在第一绝缘层11之间形成第一空间ES1。第一空间ES1可以是在后续工艺中将作为气隙的空间。
参照图18，可以在图17的所得结构上共形地形成阻挡层121a。例如，可以在掩模30、沟道孔CH的内侧壁、第一绝缘层11、第一保护层21和外延层117上共形地形成阻挡层121a。阻挡层121a可包括氧化硅。可利用沉积工艺形成阻挡层121a。
参照图19，所述方法可以包括在阻挡层121a上形成第一电荷捕获层122a的步骤。可以在阻挡层121a上共形地形成第一电荷捕获层122a。第一电荷捕获层122a可包括氮化硅。可利用沉积工艺形成第一电荷捕获层122a。
参照图20，可以在第一电荷捕获层122a上形成牺牲层50a。可以将牺牲层50a形成为填充第一空间ES1的内部。牺牲层50a可包括多晶硅。可利用沉积工艺形成牺牲层50a。
参照图21，可以通过使除了形成在第一空间ES1的内部中的牺牲层50a以外的牺牲层50a氧化来形成氧化物层51。形成在第一空间ES1的内部中的牺牲层50a可保持不氧化。例如，可以利用湿式氧化工艺将牺牲层50a部分地转换为氧化物层51。
参照图22，可以去除氧化物层51，从而可以使第二牺牲图案50存留在第一空间ES1中。第二牺牲图案50可包括多晶硅。第二牺牲图案50的侧表面可暴露于沟道孔CH的内侧。另外，可以通过去除氧化物层51来暴露设置在氧化物层51下面的第一电荷捕获层122a。第二牺牲图案50的侧表面可以与形成在第一绝缘层11上的第一电荷捕获层122a竖直对齐。
参照图23，在第二牺牲图案50的侧表面和第一电荷捕获层122a上顺序地形成第二电荷捕获层123a、遂穿绝缘层124a和第一沟道有源层131a_1。这里，第二牺牲图案50的侧表面可以与基底110基本垂直。第二电荷捕获层123a可包括氮化硅。遂穿绝缘层124a可包括氧化硅。第一沟道有源层131a_1可包括多晶硅。第二电荷捕获层123a、遂穿绝缘层124a和第一沟道有源层131a_1均可以利用沉积工艺形成。
参照图24，可以利用干蚀刻工艺部分去除第一沟道有源层131a_1、遂穿绝缘层124a、第二电荷捕获层123a、第一电荷捕获层122a和阻挡层121a以暴露外延层117的顶表面的一部分。在这种情况下，可以使外延层117的暴露的部分凹进。
参照图25，所述方法可以包括在第一沟道有源层131a_1上形成第二沟道有源层131b_1的步骤。第二沟道有源层131b_1可包括多晶硅，并且可利用沉积工艺形成。第二沟道有源层131b_1可以与外延层117的暴露的部分接触。
参照图26，可以在沟道孔CH中形成沟道芯图案132，沟道芯图案132部分地填充沟道孔CH。例如，沟道芯图案132不必形成在沟道孔CH的上部。例如，沟道芯图案132的顶表面可以位于比最上部绝缘层12a的底表面低的位置。沟道芯图案132可包括氧化硅。形成沟道芯图案132的步骤可以包括形成包括氧化硅的沟道芯层，完全填充沟道孔CH，然后利用回蚀工艺去除沟道芯层的上部以形成部分填充沟道孔CH的沟道芯图案132。
参照图27，可以在第二沟道有源层131b_1和沟道芯图案132上形成沟道焊盘层133a。沟道焊盘层133a可被形成为填充沟道孔CH的上部。沟道焊盘层133a可以包括多晶硅。
参照图28，可通过在沟道焊盘层133a上执行诸如CMP工艺的平坦化工艺来形成沟道焊盘图案133。可以执行平坦化工艺，直到暴露最上部绝缘层12a的顶表面和保护层20的顶表面为止。另外，通过执行该平坦化工艺，可以使第一沟道有源层131a_1和第二沟道有源层131b_1分别变为第一沟道有源图案131a和第二沟道有源图案131b。第一沟道有源图案131a和第二沟道有源图案131b可以用作一个沟道有源图案131。
参照图29，可以在沟道焊盘图案133、最上部绝缘层12a和保护层20上顺序地形成第一盖层150a和第一间隔层60a。第一盖层150a可包括氧化硅。第一盖层150a可以利用沉积工艺形成。第一间隔层60a可以包括多晶硅。第一间隔层60a可以利用沉积工艺形成。
参照图30，可以通过部分去除第一盖层150a和第一间隔层60a以暴露形成在隔离槽SH中的保护层20来形成第一盖图案150和第一间隔图案60。
参照图31，可以在第一间隔图案60和暴露的保护层20上共形地形成第二间隔层65a。第二间隔层65a可以包括多晶硅。可以利用沉积工艺形成第二间隔层65a。
参照图32，可以通过利用干蚀刻工艺暴露保护层20的第三保护层23来形成第二间隔图案65。例如，可以通过去除位于第一间隔图案60上的第二间隔层65a和位于第三保护层23上的第二间隔层65a来形成第二间隔图案65。可以使第二间隔图案65形成为覆盖第一间隔图案60的侧表面、第一盖图案150的侧表面、第一保护层21的顶表面和第二保护层22的顶表面。这里，第一间隔图案60的侧表面和第一盖图案150的侧表面均可以与基底110基本垂直，第一保护层21的顶表面和第二保护层22的顶表面可以与基底110的下表面基本平行。另外，第二间隔图案65可以部分覆盖第三保护层23的与第二保护层22的表面接触的部分。可以在形成第二间隔图案65的干蚀刻工艺中沿厚度方向部分地去除第一间隔图案60。
参照图33，可以利用第二间隔图案65作为蚀刻掩模来去除暴露的第三保护层23。例如，可以利用蚀刻工艺来去除第三保护层23，所述蚀刻工艺相对于第二保护层22、第一间隔图案60和第二间隔图案65可以具有针对第三保护层23的蚀刻选择性，从而可以主要去除第三保护层23。
参照图34，可以去除第二保护层22。此时，包括与第二保护层22的材料基本相同的材料的第一间隔图案60和第二间隔图案65可以被去除。
参照图35，可以通过去除第一保护层21和第一绝缘层11来形成第二空间ES2。第二空间ES2可以形成在最上部绝缘层12a和第二牺牲图案50之间、两个相邻的第二牺牲图案50之间、第二牺牲图案50与第二绝缘层12的下绝缘层12c之间以及两个相邻的下绝缘层12c之间。在后续工艺中可以在第二空间ES2中形成字线。
参照图36，可以在第二空间ES2中形成绝缘屏障层141a、导电屏障层142a和导电层143a。例如，可以在第二空间ES2中的阻挡图案121上共形地形成绝缘屏障层141a。可以在绝缘屏障层141a上共形地形成导电屏障层142a。可以在导电屏障层142a上共形地形成导电层143a。导电层143a可被形成为填充第二空间ES2。绝缘屏障层141a可以包括金属氧化物。金属氧化物可以包括氧化铝。导电屏障层142a可以包括金属氮化物。金属氮化物可以包括氮化钛。导电层143a可以包括诸如钨(W)的金属材料。
参照图37，可以利用回蚀工艺部分地去除绝缘屏障层141a、导电屏障层142a和导电层143a，以形成包括绝缘屏障图案141、导电屏障图案142和字线电极143的字线140。绝缘屏障图案141和导电屏障图案142可以根据字线电极143的位置全部或部分围绕字线电极143。例如，位于沟道结构130之间的字线140的绝缘屏障图案141和导电屏障图案142可以全部围绕字线电极143。同时，位于沟道结构130和隔离槽SH之间的字线140的绝缘屏障图案141和导电屏障图案142可以部分围绕字线电极143。例如，绝缘屏障图案141和导电屏障图案142不必围绕字线电极143的与隔离槽SH相邻的部分的侧表面、顶表面的一部分和底表面的一部分。这里，字线电极143的侧表面可以与基底110的下表面基本垂直，字线电极143的顶表面和底表面可以与基底110的下表面基本平行。绝缘屏障图案141的侧表面可以与导电屏障图案142的侧表面竖直对齐。这里，绝缘屏障图案141的所述侧表面和导电屏障图案142的所述侧表面均可以与基底110的下表面基本垂直并且靠近隔离槽SH。
参照图38，可以在图37的所得结构上形成第二盖层160a。例如，可以在隔离槽SH中和第一盖图案150上形成第二盖层160a。可以在第一盖图案150的上部和隔离槽SH的内侧共形地形成第二盖层160a。第二盖层160a可以包括氧化硅。可以利用沉积工艺形成第二盖层160a。
参照图39A和图39B，可以通过部分去除第二盖层160a和阻挡图案121以暴露第一电荷捕获层122a的围绕第二牺牲图案50的一部分来形成第二盖图案160。在这种情况下，第二盖图案160可以覆盖字线140的暴露于隔离槽SH的内侧的侧边。
参照图40A和图40B，可以部分地去除暴露于隔离槽SH的内侧的第一电荷捕获图案122以将第二牺牲图案50的一部分暴露于隔离槽SH的内侧。
参照图41A和图41B，可以去除暴露于隔离槽SH的内侧的第二牺牲图案50使得在字线140之间可以形成第三空间ES3。在这种情况下，第二牺牲图案50可以具有相对于第一电荷捕获层122a和第二电荷捕获层123a的蚀刻选择性。因此，第一电荷捕获层122a和第二电荷捕获层123a可以用作蚀刻停止件，并且可以全部去除位于字线140之间的第二牺牲图案50。另外，第一电荷捕获层122a的一部分和第二电荷捕获层123a的一部分可以暴露于第三空间ES3的内侧。
在一个实施例中，参照图42A至图42C，可以通过第三空间ES3部分地去除第一电荷捕获层122a和第二电荷捕获层123a以形成仅设置在字线140的侧表面上的第一电荷捕获图案122和第二电荷捕获图案123。例如，第一电荷捕获图案122和第二电荷捕获图案123可以设置在字线140的侧表面和遂穿绝缘图案124的侧表面之间。在这种情况下，第一电荷捕获图案122和第二电荷捕获图案123的竖直长度可以大于字线140的竖直长度，并且小于阻挡图案121的在字线140的侧表面上的竖直长度。这里，竖直长度可以是在与基底110的下表面垂直的方向上的长度。
返回参照图2A，隔离图案170可以形成在隔离槽SH中。隔离图案170可以填充隔离槽SH。隔离图案170可以流入第三空间ES3中，并且在第三空间ES3中可共形地形成在阻挡图案121、第一电荷捕获图案122、第二电荷捕获图案123和遂穿绝缘图案124上。
在另一实施例中，参照图43A至图43C，可以选择性地氧化第一电荷捕获层122a和第二电荷捕获层123a的暴露在第三空间ES3中的部分。未被氧化的第一电荷捕获图案122和未被氧化的第二电荷捕获图案123可以仅设置在字线140的侧表面上。例如，可以将第一电荷捕获层122a和第二电荷捕获层123a的除了设置在字线140的侧表面和遂穿绝缘图案124之间的部分以外的部分形成为氧化物层。在这种情况下，第一电荷捕获图案122和第二电荷捕获图案123的竖直长度可以大于字线140的竖直长度。这里，竖直长度可以是在与基底110的下表面垂直的方向上的长度。
另外，第一氧化物层122b和第二氧化物层123b可以形成在由阻挡图案121、第一电荷捕获图案122、第二电荷捕获图案123和遂穿绝缘图案124限定的第三空间ES3中。例如，第一氧化物层122b和第二氧化物层123b可以形成在限定第三空间ES3的阻挡图案121、第一电荷捕获图案122、第二电荷捕获图案123和遂穿绝缘图案124上。因此，第二氧化物层123b可以设置在竖直对齐的两个第二电荷捕获图案123之间使得第二电荷捕获图案123和第二氧化物层123b可以交替地且重复地形成。可以使第二电荷捕获图案123和第二氧化物层123b竖直对齐。
返回参照图3A，隔离图案170可以形成为填充隔离槽SH。隔离图案170可以阻挡第三空间ES3的位于隔离槽SH的内侧的开口部分以形成气隙180。
图44示出了根据本发明构思的示例性实施例的半导体模块2200。参照图44，根据本发明构思的示例性实施例的半导体模块2200可以包括安装在模块基底2210上的处理器2220和半导体装置2230。处理器2220或半导体装置2230可以包括根据本发明构思的示例性实施例的半导体装置100A和100B中的至少一个。导电输入/输出端子2240可以设置在模块基底2210的至少一侧上。
图45示出了根据本发明构思的示例性实施例的电子系统2300。参照图45，电子系统2300可以包括主体2310、显示器2360和外部装置2370。主体2310可以包括微处理器2320、电源2330、功能单元2340和/或显示控制器2350。主体2310可以包括具有PCB等的系统板或母板。微处理器2320、电源2330、功能单元2340和显示控制器2350可以安装或设置在主体2310的上表面上或主体2310的内部。显示器2360可以设置在主体2310的上表面上或主体2310的内部或外部。显示器2360可以显示由显示控制器2350处理的图像。例如，显示器2360可以包括液晶显示器(LCD)、有源矩阵有机发光二极管(AMOLED)或各种显示面板。显示器2360可以包括触摸屏。因此，显示器2360可以具有输入/输出功能。电源2330可以向微处理器2320、功能单元2340、显示控制器2350等提供电流或电压。电源2330可以包括充电电池、用于干电池的插座或电压/电流转换器。微处理器2320可以从电源2330接收电压以控制功能单元2340和显示器2360。例如，微处理器2320可以包括CPU或应用处理器(AP)。功能单元2340可以包括触摸板、触摸屏、易失性/非易失性存储器、存储卡控制器、相机、灯、音频和移动画面记录处理器、无线电天线、扬声器、麦克风、USB端口或具有其它各种功能的单元。微处理器2320或功能单元2340可以包括根据本发明构思的示例性实施例的半导体装置100A和100B中的至少一个。
参照图46，根据本发明构思的示例性实施例的电子系统2400可以包括被构造为利用总线2420执行数据通信的微处理器2414、存储器2412和用户接口2418。微处理器2414可以包括CPU或应用处理器(AP)。电子系统2400还可以包括被构造为与微处理器2414直接通信的随机存取存储器(RAM)2416。微处理器2414和/或RAM2416可以被组装在单个封装件内。用户接口2418可以用于向电子系统2400输入数据，或者输出来自电子系统2400的数据。例如，用户接口2418可以包括触摸板、触摸屏、键盘、鼠标、语音检测器、阴极射线管(CRT)监视器、LCD、AMOLED、等离子体显示板(PDP)、打印机、灯或各种输入/输出装置。存储器2412可以存储微处理器2414的操作代码、由微处理器2414处理的数据或从外部接收的数据。存储器2412可以包括存储控制器、硬盘或固态驱动器(SSD)。微处理器2414、RAM2416和/或存储器2412可以包括根据本发明构思的示例性实施例的半导体装置100A和100B中的至少一个。
根据本发明构思的示例性实施例，在字线之间形成气隙，从而可以防止因堆叠的层的厚度减小而导致字线之间的耦合电容增加，因此可以防止半导体装置的运行速度劣化。
另外，根据本发明构思的示例性实施例，电荷捕获图案仅形成在字线的侧表面上并且彼此分离，从而即使单元之间的距离由于堆叠的层的厚度减小而变小，也可以抑制由存储单元之间的耦合而导致的故障的发生。
虽然参照其示例性实施例已经示出并描述了本发明构思，但是已对本领域技术人员来说将明显的是，在不脱离如权利要求所限定的本发明构思的精神和范围的情况下，可以在其中进行形式和细节方面的各种改变。
Claims (20)
1.一种半导体装置，所述半导体装置包括：
多条字线，形成在基底上；
多个气隙，所述多个气隙中的每个气隙设置在两条相邻的字线之间；
沟道结构，穿透所述多条字线和所述多个气隙；以及
多个存储单元，所述多个存储单元中的每个存储单元设置在每条字线和所述沟道结构之间，
其中，每个存储单元包括阻挡图案、电荷捕获图案和遂穿绝缘图案，
其中，所述阻挡图案共形地覆盖每条字线的顶表面、底表面和第一侧表面，
其中，第一侧表面与沟道结构相邻，并且
其中，电荷捕获图案仅设置在第一侧表面和沟道结构之间。
2.根据权利要求1所述的半导体装置，其中，两个相邻的存储单元的两个相邻的电荷捕获图案沿与所述基底的下表面基本垂直的方向彼此分隔开。
3.根据权利要求2所述的半导体装置，其中，每个气隙还设置在所述两个相邻的电荷捕获图案之间。
4.根据权利要求3所述的半导体装置，其中，每个气隙包括具有第一高度的第一区域和具有第二高度的第二区域，其中，第一高度在覆盖两条相邻的字线中的一条字线的底表面的阻挡图案和覆盖所述两条相邻的字线中的另一条字线的顶表面的阻挡图案之间测量其中，第二高度在所述两个相邻的电荷捕获图案之间测量，其中，第一高度比第二高度小。
5.根据权利要求2所述的半导体装置，所述半导体装置还包括：
多个氧化物层，所述多个氧化物层中的每个氧化物层设置在在与所述基底的下表面基本垂直的方向上彼此分隔开的所述两个相邻的电荷捕获图案之间。
6.根据权利要求5所述的半导体装置，其中，所述两个相邻的电荷捕获图案和各个氧化物层沿与基底的下表面基本垂直的方向对齐。
7.根据权利要求5所述的半导体装置，其中，各个气隙被各个氧化物层围绕。
8.根据权利要求1所述的半导体装置，其中，所述电荷捕获图案的竖直长度比第一侧表面的竖直长度长。
9.根据权利要求1所述的半导体装置，其中，所述电荷捕获图案的竖直长度比阻挡图案的在第一侧表面上的竖直长度短。
10.根据权利要求1所述的半导体装置，其中，所述遂穿绝缘图案设置在电荷捕获图案和所述沟道结构之间。
11.根据权利要求10所述的半导体装置，所述半导体装置还包括：
隔离图案，穿透所述多条字线和所述多个气隙。
12.根据权利要求11所述的半导体装置，其中，所述隔离图案延伸以围绕每个气隙，其中，所述隔离图案设置在所述阻挡图案、所述电荷捕获图案和所述遂穿绝缘图案上。
13.根据权利要求11所述的半导体装置，所述半导体装置还包括形成在所述隔离图案和所述字线之间的盖图案。
14.一种半导体装置，所述半导体装置包括：
堆叠结构，设置在基底上，其中，所述堆叠结构包括在与所述基底的下表面基本垂直的方向上相互堆叠的第一字线、气隙和第二字线，其中，所述气隙设置在第一字线和第二字线之间；
沟道结构，与所述堆叠结构的第一侧相邻；
隔离图案，与所述堆叠结构的第二侧相邻，其中，所述第二侧与所述第一侧相对；
连续的遂穿绝缘图案，设置在所述堆叠结构和所述沟道结构之间；
第一电荷捕获图案，设置在第一字线和所述沟道结构之间；
第二电荷捕获图案，设置在第一电荷捕获图案和所述沟道结构之间；
第一阻挡图案，具有设置在第一字线与第一电荷捕获图案之间的第一部分以及设置在第一字线与所述气隙之间的第二部分；以及
第二阻挡图案，具有设置在第二字线与第一电荷捕获图案之间的第一部分以及设置在第二字线与所述气隙之间的第二部分。
15.根据权利要求14所述的半导体装置，其中，所述气隙还设置在第一电荷捕获图案与第二电荷捕获图案之间。
16.根据权利要求14所述的半导体装置，其中，所述隔离图案包括第一延伸部分、第二延伸部分和第三延伸部分，其中，第一延伸部分设置在所述气隙与第一阻挡图案的第二部分之间，其中，第二延伸部分设置在所述气隙与第二阻挡图案的第二部分之间，其中，第三延伸部分设置在所述气隙与所述连续的遂穿绝缘图案之间。
17.一种半导体装置，所述半导体装置包括：
字线和气隙，交替地且重复地形成在基底上；
沟道结构，被构造为竖直地穿过所述字线和所述气隙并连接到基底；
阻挡图案，形成在所述字线与所述气隙之间并且形成在所述字线的面对所述沟道结构的侧部上；
电荷捕获图案，形成在所述字线的所述侧部上形成的阻挡图案上；以及
遂穿绝缘图案，形成在所述电荷捕获图案与所述沟道结构之间，
其中，所述电荷捕获图案在与所述基底的下表面基本垂直的方向上相互分隔开，氧化物层形成在相互分隔开的电荷捕获图案之间。
18.根据权利要求17所述的半导体装置，其中，所述电荷捕获图案和所述氧化物层沿与基底的下表面基本垂直的方向对齐。
19.根据权利要求17所述的半导体装置，其中，所述电荷捕获图案的竖直长度大于所述字线的侧部的竖直长度，并且小于所述阻挡图案的竖直长度。
20.根据权利要求17所述的半导体装置，其中，所述氧化物层延伸到位于所述阻挡图案之间的所述气隙中。
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