CN109768048A - 垂直半导体器件 - Google Patents

垂直半导体器件 Download PDF

Info

Publication number
CN109768048A
CN109768048A CN201811324447.9A CN201811324447A CN109768048A CN 109768048 A CN109768048 A CN 109768048A CN 201811324447 A CN201811324447 A CN 201811324447A CN 109768048 A CN109768048 A CN 109768048A
Authority
CN
China
Prior art keywords
pattern
grid pattern
opening
area
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811324447.9A
Other languages
English (en)
Other versions
CN109768048B (zh
Inventor
宋旼莹
姜昌锡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN109768048A publication Critical patent/CN109768048A/zh
Application granted granted Critical
Publication of CN109768048B publication Critical patent/CN109768048B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

提供了一种垂直半导体器件，其可包括第一和第二栅极图案、第一和第二沟道孔及第一和第二半导体图案。第一栅极图案可在包括第一和第二区域的衬底上沿第一方向延伸。第一栅极图案的在第二区域上的部分可包括第一开口。第二栅极图案可在第一栅极图案上垂直堆叠且彼此隔开，每个第二栅极图案可沿第一方向延伸。第一沟道孔可延伸穿过第二和第一栅极图案并在衬底的第一区域上暴露衬底的第一部分。第一半导体图案可位于第一沟道孔的下部处。第二沟道孔可延伸穿过第二栅极图案并在衬底的第二区域上暴露衬底的第二部分，第二沟道孔在俯视图中可设置在第一开口的区域内，第一开口的面积比第二沟道孔的面积大。第二半导体图案可位于第二沟道孔的下部处。

Description

垂直半导体器件
相关申请的交叉引用
本申请要求于2017年11月10日在韩国知识产权局提交的韩国专利申请No.10-2017-0149880的优先权，上述韩国专利申请的内容通过引用整体并入本文。
技术领域
本公开涉及制造垂直半导体器件的方法。更具体地，本公开涉及制造垂直NAND闪存器件的方法。
背景技术
近来，已经开发出具有垂直堆叠的多个存储单元的垂直半导体器件。由于存储单元分别以多个层垂直堆叠，因此每个层的每个存储单元可能不具有良好的电特性。
发明内容
示例实施例提供了具有改进的特性的垂直半导体器件。
根据一个实施例，一种垂直半导体器件包括第一栅极图案、第二栅极图案、第一沟道孔、第一半导体图案、第二沟道孔和第二半导体图案。所述第一栅极图案可以在包括第一区域和第二区域的衬底上沿第一方向延伸。所述第一方向可以平行于所述衬底的上表面，并且所述第一栅极图案的在所述第二区域上的部分可以包括第一开口。所述第二栅极图案可以在所述第一栅极图案上垂直堆叠并且所述第二栅极图案彼此间隔开，并且每个所述第二栅极图案可以沿所述第一方向延伸。所述第一沟道孔可以延伸穿过所述第二栅极图案和所述第一栅极图案，并且在所述衬底的所述第一区域上暴露所述衬底的第一部分。所述第一半导体图案可以位于所述第一沟道孔的下部处。所述第二沟道孔可以延伸穿过所述第二栅极图案并且在所述衬底的所述第二区域上暴露所述衬底的第二部分，并且所述第二沟道孔可以在俯视图中设置在所述第一开口的区域内，其中，在俯视图中，所述第一开口的面积比第二沟道孔的面积大。所述第二半导体图案可以位于所述第二沟道孔的下部处。
根据一个实施例，一种垂直半导体器件包括导电图案结构、第一沟道孔、第一半导体图案、第二沟道孔和第二半导体图案。所述导电图案结构可以包括在衬底的第一区域和第二区域中的每一个上的第一栅极图案和第二栅极图案，所述第一栅极图案和所述第二栅极图案可以沿垂直于所述衬底的上表面的垂直方向顺序地堆叠。所述第一沟道孔延伸穿过所述第二栅极图案和所述第一栅极图案，并在所述衬底的所述第一区域上暴露所述衬底的第一部分。所述第一半导体图案可以位于所述第一沟道孔的下部处，并且所述第一半导体图案可以接触所述第一栅极图案。所述第二沟道孔延伸穿过所述第二栅极图案并在所述衬底的所述第二区域上暴露所述衬底的第二部分。所述第二半导体图案可以位于所述第二沟道孔的下部处，并且所述第二半导体图案可以不接触所述第一栅极图案。
根据一个实施例，一种垂直半导体器件包括第一栅极图案、第二栅极图案、第一垂直结构和第二垂直结构。所述第一栅极图案可以在包括第一区域和第二区域的衬底上沿第一方向延伸，所述第一方向可以平行于所述衬底的上表面。所述第一栅极图案的在所述第一区域上的部分可以包括第一开口。所述第二栅极图案可以在所述第一栅极图案上垂直堆叠并且所述第二栅极图案彼此间隔开，并且每个所述第二栅极图案可以沿所述第一方向延伸。所述第一垂直结构可以包括第一半导体图案并且可以延伸穿过所述第二栅极图案和所述第一栅极图案并且在所述衬底的所述第一区域上接触所述衬底的第一部分，所述第一半导体图案可以接触所述第一栅极图案。所述第二垂直结构可以包括第二半导体图案，且可以延伸穿过所述第二栅极图案和所述第一栅极图案，并且可以在所述衬底的所述第二区域上接触所述衬底的一部分，所述第二半导体图案可以不接触所述第一栅极图案。
在根据示例实施例的垂直半导体器件中，衬底的第二区域上的第一栅极图案可以包括开口，并且第二沟道结构可以在俯视图中设置在第一开口的区域内。因此，第二沟道结构可以不接触第一栅极图案。因此，由于第二沟道结构的半导体图案以及第一栅极图案，垂直半导体器件不会具有漏电流或劣化的可靠性。
附图说明
图1和图2分别是示出了根据示例实施例的垂直半导体器件的截面图和俯视图，图3是示出了根据示例实施例的垂直半导体器件的俯视图；
图4至图18是示出了根据示例实施例的制造垂直半导体器件的方法的截面图和俯视图；
图19和图20分别是示出了根据示例实施例的垂直半导体器件的截面图和俯视图，图21是示出了根据示例实施例的垂直半导体器件的俯视图；
图22至图24是示出了根据示例实施例的制造垂直半导体器件的方法的截面图和俯视图。
具体实施方式
根据以下参照附图的详细描述，根据示例实施例的垂直存储器件和制造垂直存储器件的方法的上述和其他方面及特征将变得容易理解。
图1和图2分别是示出了根据示例实施例的垂直半导体器件的截面图和俯视图，图3是示出了根据示例实施例的垂直半导体器件的俯视图。
图2和图3示出了接地选择线(GSL)以及第一沟道结构和第二沟道结构。
参照图1和图2，衬底100可以包括第一区域R1和第二区域R2。第一区域R1可以是用于存储单元的区域，第二区域R2可以是用于电连接到存储单元的布线的区域。尽管未示出，但是第二区域R2可以围绕第一区域R1，并且可以接触第一区域R1的边缘。
导电图案结构150、第一沟道结构136和第二沟道结构138可以形成在第一区域R1和第二区域R2上。例如，导电图案结构150可以形成在第一区域R1和第二区域R2二者上，第一沟道结构136可以形成在第一区域R1上，第二沟道结构138可以形成在第二区域R2上。
衬底100可以包括半导体材料，例如硅、锗、硅锗等。
在下文中，将示出位于第一区域R1和第二区域R2上的导电图案结构150。
导电图案结构150可以具有包括交替地堆叠的绝缘层102a、105a和110a以及栅极图案144、146和148的堆叠结构。栅极图案144、146和148可以沿垂直于衬底100的上表面的第三方向彼此间隔开。导电图案结构150可以沿平行于衬底100的上表面的第一方向延伸。每个导电图案结构150可以用作单元块。当提及方位、布局、位置、形状、尺寸、量或其他度量时，如在本文中使用的诸如“相同”、“相等”、“平面”、“共面”、“垂直”和“平行”之类的术语未必意味着完全相同或精确的方位、布局、位置、形状、尺寸、量或其他度量，而是意味着还涵盖在可能例如由于制造工艺而发生的可接受的变化内的几乎相同或几乎精确的方位、布局、位置、形状、尺寸、量或其他度量。除非上下文或其他陈述另有说明，否则本文可以使用术语“基本上”来强调该含义。
导电图案结构150的栅极图案144、146和148可以包括GSL、串选择线(SSL)以及GSL与SSL之间的字线。在示例实施例中，栅极图案144、146和148中的最下面栅极图案(即，栅极图案144)可以用作GSL，而栅极图案144、146和148中的最上面的两个栅极图案(即，栅极图案146)可以分别用作SSL。
栅极图案144、146和148可以包括金属。在示例实施例中，栅极图案144、146和148中的每一个包括金属图案和阻挡图案。金属图案可以包括例如钨、铜、钴、铝等，阻挡图案可以包括例如钛、氮化钛、钽、氮化钽等。
导电图案结构150的在第二区域R2上的部分可以具有阶梯形状。在示例实施例中，栅极图案144、146和148具有台阶，每个台阶可以沿平行于衬底100的上表面并且彼此垂直的第一方向和第二方向中的每个方向延伸。由于上覆栅极图案144、146和148中的栅极图案而未被覆盖的栅极图案144、146和148的台阶的上表面可以用作用于接触插塞的焊盘，在下文中可以将其称为栅极焊盘。
第一绝缘中间层120和第二绝缘中间层122可以覆盖导电结构150。第一绝缘中间层120可以覆盖导电图案结构150的阶梯形部分，第二绝缘中间层122可以形成在导电图案结构150和第一绝缘中间层120上。第二绝缘中间层122的上表面可以是基本上平坦的。
暴露衬底100的上表面的第三开口142a和第四开口142b可以设置在导电图案结构150之间。分别用作单元块的导电图案结构150可以通过第三开口142a和第四开口142b分开。
第三开口142a可以沿第一方向从第一区域R1延伸到第二区域R2的一部分。第四开口142b可以设置在第二区域R2上。第四开口142b可以沿第一方向与第三开口142a间隔开，并且可以与第三开口142a布置在相同的线上。因此，每层的字线146可以在第三开口142a与第四开口142b之间的区域处彼此连接，并且每层的SSL 148也可以在第三开口142a与第四开口142b之间的区域处彼此连接。
第二区域R2上的每个导电图案结构150的GSL 144可以具有可沿第一方向延伸并且可彼此平行两个第一开口106。第二区域R2上的每个导电图案结构150的GSL 144可以具有第一孔107，第一孔107可以在俯视图中沿第一方向设置在第三开口142a与第四开口142b之间。尽管这里可以使用术语第一、第二、第三等来描述各种孔、开口、区域、层或者其他组件或元件，但是这些孔、开口、区域、层或者其他组件或元件不应受限于这些术语。除非上下文另有说明，否则例如作为命名惯例，这些术语仅用于将一个孔、开口、区域、层或者其他组件或元件与另一个孔、开口、区域、层或者其他组件或元件区分开。因此，命名术语除了用于描述说明书中的这些孔、开口、区域、层或者其他组件或元件之外，还可用于权利要求中的不同的孔、开口、区域、层或者其他组件或元件，这样的用法仍与说明书的教导一致。
在示例实施例中，在俯视图中，第一开口106可以沿第二方向设置在多个第四开口142b之间。因此，GSL 144可以在其中具有第一开口106，并且可以在第一开口106的沿第二方向的相对侧中的每个侧处沿第一方向延伸。例如，GSL 144可以包括沿第一方向延伸的两个第一开口106。每个第一开口106可以不沿第一方向延伸到第二区域R2的端部。因此，GSL144可以不被任一第一开口106分成两个部分，并且GSL 144的一部分可以沿第一方向围绕每个第一开口106的端部而存在。
第一孔107、第三开口142a和第四开口142b可以彼此连接以沿第一方向延伸，并且GSL 144可以通过连接的第一孔107、第三开口142a和第四开口142b(它们可以统称为栅极分离开口)彼此间隔开。
第二开口140可以形成在每个导电图案结构150的SSL 148之间。第二开口140可以沿第一方向从第一区域R1延伸到第二区域R2的一部分。在一个实施例中，第二开口140可以延伸穿过上部两个栅极图案148。
在示例实施例中，如图2所示，沿第一方向与第二开口140间隔开的第五开口142c可以延伸穿过导电图案结构150。第五开口142c可以与第二开口140在一条线上形成。第五开口142c可以暴露衬底100的上表面。第五开口142c可以不沿第一方向延伸到第二区域R2的边缘。第五开口142c可以设置在第一开口106之间。例如，对于在相邻的栅极分离开口之间形成的每个栅极图案144(例如，对于每条栅极线)，第五开口142c可以设置在两个相邻的第一开口106之间。
在一些实施例中，如图3所示，在第二区域R2上的每个导电图案结构150中可以不布置第五开口。
第一沟道结构136可以延伸穿过第一区域R1上的导电图案结构150。第二沟道结构138可以延伸穿过第二区域R2上的导电图案结构150。在俯视图中，第二沟道结构138可以设置在第一开口106的区域内。尽管仅标记了一个第一沟道结构136和第二沟道结构138，但是每个导电图案结构150包括多个第一沟道结构136和第二沟道结构138，其可以包括与本公开中标记和讨论的那些特征相同的特征。
第一半导体图案132可以设置在第一沟道结构136下方并且接触衬底100，第二半导体图案134可以设置在第二沟道结构138下方并且接触衬底100。第一半导体图案132和第二半导体图案134可以包括例如单晶硅。与第一沟道结构136组合的第一半导体图案132在本文中通常可描述为结构(例如，第一结构)，或描述为垂直结构或垂直沟道结构。类似地，与第二沟道结构138组合的第二半导体图案134在本文中通常可描述为结构(例如，第二结构)，或描述为垂直结构或垂直沟道结构。
第一半导体图案132的侧壁可以接触GSL 144，而第二半导体图案134的侧壁可以不接触GSL 144(例如，它可以形成在一个第一开口106中)。第二半导体图案134的侧壁可以接触字线146下方的绝缘层102a、105a和110a中的最下面的绝缘层，即绝缘层102a。在一些实施例中，第二半导体图案134的侧壁也可以接触绝缘层105a。
第一沟道结构136可以包括第一介电层结构136a、第一沟道136b、第一填充绝缘图案136c和第一焊盘图案136d。第二沟道结构138可以包括第二介电层结构138a、第二沟道138b、第二填充绝缘图案138c和第二焊盘图案138d。就不同的图案和结构的位置和方位而言，第一沟道结构136和第二沟道结构138可以具有基本相同的堆叠结构，并且可以具有相同或不同的尺寸，如下面进一步讨论的。
第一沟道136b和第二沟道138b中的每一个可以具有圆柱形状或杯状形状。第一沟道136b和第二沟道138b可以包括多晶硅或单晶硅。第一填充绝缘图案136c和第二填充绝缘图案138c可以分别填充第一沟道136b和第二沟道138b的内部空间。第一填充绝缘图案136c和第二填充绝缘图案138c可以包括绝缘材料，例如氧化硅。在示例实施例中，第一沟道136b和第二沟道138b中的每一个可以具有柱形，在这种情况下，可以不形成填充绝缘图案。第一介电层结构136a和第二介电层结构138a可以分别围绕第一沟道136b和第二沟道138b的外侧壁。第一介电层结构136a和第二介电层结构138a中的每一个可以包括分别从第一沟道136b和第二沟道138b的外侧壁顺序地堆叠的隧道绝缘层、电荷存储层和阻挡层。阻挡层可以包括氧化硅，或金属氧化物，例如氧化铪或氧化铝。电荷存储层可以包括氮化物(例如氮化硅)或金属氧化物。隧道绝缘层可以包括氧化物，例如氧化硅。第一焊盘图案136d可以设置在第一介电层结构136a、第一沟道136b和第一填充绝缘图案136c上，第二焊盘图案138d可以设置在第二介电层结构138a、第二沟道138b和第二填充绝缘图案138c上。
第一沟道结构136和第二沟道结构138可以在水平方向上(例如，从俯视图看)具有彼此基本相同的宽度或彼此不同的宽度。在示例实施例中，第二沟道结构138的在水平方向上(例如，从俯视图看)的宽度可以大于第一沟道结构136的在水平方向上的宽度。因此，在一些实施例中，第二焊盘图案138d的在水平方向上的宽度大于第一焊盘图案136d的在水平方向上的宽度，第二填充绝缘图案138c的在水平方向上的宽度大于第一填充绝缘图案136c的在水平方向上的宽度。另外，从图2和图3可以看出，在俯视图中，每个第一开口106的面积大于第二区域R2中的每个第二沟道结构138的面积，在一些实施例中，每个第一开口106的面积大于第二区域R2的多个第二沟道结构138的面积。
第一半导体图案132可以用作GSL 144的沟道区域。因此，第一半导体图案132的上表面可以高于GSL 144的上表面并且低于字线146中的最下面的字线的底表面。
第二半导体图案134的上表面(例如，最上表面)可以低于字线146中的最下面的字线的底表面。
在示例实施例中，第二半导体图案134的上表面(例如，最上表面)可以与第一半导体图案132的上表面(例如，最上表面)共面或者低于第一半导体图案132的上表面(例如，最上表面)。例如，当第二沟道结构138的宽度大于第一沟道结构136的宽度，并且第二沟道结构138的底表面低于第一沟道结构136的底表面时，第二半导体图案134的上表面可以低于第一半导体图案132的上表面。
可以在第二绝缘中间层122上进一步形成上绝缘中间层(未示出)。接触插塞(未示出)可以延伸穿过上绝缘中间层以及第一绝缘中间层120和第二绝缘中间层122，以接触栅极导电图案结构150的阶梯形部分的栅极焊盘(例如，在第二区域R2中)。在示例实施例中，接触插塞可以包括金属图案和阻挡图案。可以在接触插塞上进一步形成布线。
图4至图18是示出了根据示例实施例的制造垂直半导体器件的方法的截面图和俯视图。
特别地，图4-图5、图7-图8、图10-图11和图13-图14是截面图，图6、图9、图12、图15-图16和图17是俯视图。
参照图4，可以在包括第一区域R1和第二区域R2的衬底100上顺序地形成预备第一下绝缘层102和第一牺牲层104。
预备第一下绝缘层102可以包括氧化物，例如氧化硅。第一牺牲层104可以包括相对于预备第一下绝缘层102包括具有蚀刻选择性的材料，例如氮化硅。可以形成第一牺牲层104以便随后形成GSL。
参照图5和图6，可以在第一牺牲层104上形成蚀刻掩模，并且可以使用蚀刻掩模来蚀刻第一牺牲层104以形成预备第一牺牲层图案104a。
通过蚀刻工艺，可以在第一牺牲层104的在第二区域R2上的部分中形成第一孔107和第一开口106。然而，可以不蚀刻第一牺牲层104的在第一区域R1上的部分。第一开口106可以与第一孔107同时形成。
当随后执行字线切割工艺时，第一孔107可用于分开GSL。一个第一孔107可以形成在单元块之间的边界区域处。
在字线切割工艺中，可以沿第一方向部分地去除牺牲层，从而可以形成字线来限定单元块。在字线切割工艺中，可以不去除第二区域R2上的每个层的牺牲层的一部分，从而每个层的牺牲层可以彼此连接。因此，当用字线替换牺牲层时，每个层的字线可以彼此电连接。
第一孔107可以与牺牲层的在字线切割工艺中未被去除的部分垂直地交叠。第一孔107的端部可以与牺牲层的在字线切割工艺中去除的部分部分地交叠。
第一开口106可以在第二区域R2上沿第一方向延伸。第一开口106可以不沿第一方向延伸到预备第一牺牲层图案104a的端部。
第一开口106可以设置在将要形成GSL的区域中。第一开口106可以设置在牺牲层的在随后执行的字线切割工艺中沿第二方向将被去除的部分之间。在示例实施例中，可以在每一个单元块中形成两个第一开口106。
在示例实施例中，第一开口106的远离第一区域R1的第一端部可以未设置有牺牲层的在随后执行的字线切割工艺中沿第二方向将被去除的端部。第一开口106的第一端部与第一区域R1之间的距离可以小于在字线切割工艺中去除的牺牲层的端部与第一区域R1之间的距离。
如图6所示，预备第一牺牲层图案104a的在第一开口106之间的部分可以沿第一方向延伸。在示例实施例中，第一孔107可以设置在预备第一牺牲层图案104a的在第一开口106之间沿第一方向延伸的全部部分中的一半中。
在示例实施例中，预备第一牺牲层图案104a的在第一开口106之间沿第一方向延伸的部分在第二方向上的宽度可以大于牺牲层的在字线切割工艺中去除的部分在第二方向上的宽度。
参照图7，可以在预备第一牺牲层图案104a和预备第一下绝缘层102上形成预备第二下绝缘层105。
可以在预备第二下绝缘层105上交替地和重复地形成预备第二牺牲层108和预备第一绝缘层110。预备第二牺牲层108和预备第一绝缘层110的堆叠层的数量可以不限于图7中所示的量。
在示例实施例中，可以通过在预备第一牺牲层图案104a和预备第一下绝缘层102上形成绝缘层来形成预备第二下绝缘层105，并且可以将绝缘层的上部平坦化。因此，预备第二下绝缘层105可以具有平坦的上表面。预备第二下绝缘层105可以填充第一开口106和第一孔107。在一个实施例中，预备第二下绝缘层105可以包括与预备第一下绝缘层102的材料基本相同的材料，例如氧化硅。
预备第二牺牲层108可以包括与预备第一牺牲层图案104a的材料基本相同的材料，例如氮化硅。预备第一绝缘层110可以包括与预备第一下绝缘层102和预备第二下绝缘层105的材料基本相同的材料，例如氧化硅。预备第二牺牲层108可以为字线和SSL提供空间。
在示例实施例中，预备第二下绝缘层105的厚度可以大于预备第一绝缘层110的厚度。预备第一绝缘层110中的最上面的预备第一绝缘层110的厚度可以大于预备第一绝缘层110中的位于最上面的预备第一绝缘层110下方的其他预备第一绝缘层110的厚度。
参照图8和图9，可以对第二区域R2上的预备第一绝缘层110、预备第二牺牲层108、预备第二下绝缘层105、预备第一牺牲层图案104a和预备第一下绝缘层102进行蚀刻以形成预备阶梯形模制结构112。预备阶梯形模制结构112可以包括第一绝缘层110a、第二牺牲层108a、第二下绝缘层105a、预备第一牺牲层图案104a和第一下绝缘层102a。
预备阶梯形模制结构112可以在第二区域R2上沿第一方向和第二方向的每个方向包括台阶。例如，预备阶梯形模制结构112的一个台阶可以分别包括以四个层堆叠的四个第二牺牲层108a。第二牺牲层108a的堆叠数量可以不限于此。
可以在后续过程中去除预备第一牺牲层图案104a和第二牺牲层108a，以提供用于栅极图案的空间。栅极图案可以包括GSL、字线和SSL。在示例实施例中，预备第一牺牲层图案104a可以替换为GSL，第二牺牲层108a中的至少一个最上面的第二牺牲层108a可以替换为SSL。第二牺牲层108a中的其他第二牺牲层108a可以替换为字线。在一些实施例中，预备第一牺牲层图案104a可以以多个层形成，在这种情况下，多个GSL可以分别以多个层形成。
在下文中，将示出包括一个GSL、两个SSL和多个字线的串，然而，本发明构思不限于此。
如图9所示，在一个实施例中，仅预备第一牺牲图案104a包括穿过其的第一孔107和第一开口106。在该实施例中，预备第一牺牲层图案104a上的第二牺牲层108a既不包括第一孔107也不包括第一开口106。
参照图10，形成第一绝缘中间层120以覆盖预备阶梯形模制结构112的侧壁。第二绝缘中间层122形成在第一绝缘中间层120和预备阶梯形模制结构112上。
具体地，第一绝缘中间层120可以形成为覆盖预备阶梯形模制结构112，并且第一绝缘中间层120的上部可以被平坦化。在示例实施例中，第一绝缘中间层120的上表面可以与预备阶梯形模制结构112的上表面共面。第二绝缘中间层122可以形成在第一绝缘中间层120和预备阶梯形模制结构112上。因此，第二绝缘中间层122可以具有平坦的上表面。
第一绝缘中间层120和第二绝缘中间层122可以包括绝缘材料，例如氧化硅。
参照图11和图12，可以各向异性地蚀刻预备阶梯形模制结构112以及第一绝缘中间层120和第二绝缘中间层122，以形成暴露衬底100的上表面的第一沟道孔128和第二沟道孔130。第一沟道孔128可以形成在第一区域R1上，第二沟道孔130可以形成在第二区域R2上，从而在不同的区域中暴露衬底100的不同部分。随后将在每个第一沟道孔128中形成第一沟道结构，并且随后将在每个第二沟道孔130中形成第二沟道结构。第二沟道结构可以不用作有源沟道，但可以用作用于在后续过程中支撑模制结构的支撑件。
如图12所示，在一个实施例中，第二沟道孔130与预备第一牺牲层图案104a的第一开口106交叠。因此，第二沟道孔130没有延伸穿过预备第一牺牲层图案104a。因此，第二沟道孔130不暴露预备第一牺牲层图案104a。
然而，在该实施例中，第二沟道孔130暴露第二牺牲层108a的侧壁。第一区域R1上的预备第一牺牲层图案104a不包括第一开口106，因此第一沟道孔128延伸穿过预备第一牺牲层图案104a和第二牺牲层108a。结果，预备第一牺牲层图案104a和第二牺牲层108a由第一沟道孔128暴露。
第一沟道孔128和第二沟道孔130的密度(例如，从俯视图看)可以彼此不同。在示例实施例中，第一沟道孔128可以具有第一密度(例如，每单位面积的孔数)，第二沟道孔130可以具有小于第一密度的第二密度(例如，每单位面积的孔数)。在示例实施例中，第一沟道孔128和第二沟道孔130中的每一个可以具有从其顶部朝向底部逐渐减小的宽度。
由于第一沟道孔128与第二沟道孔130之间的密度差异，在蚀刻工艺中可能发生负载效应。因此，第一沟道孔128和第二沟道孔130可以具有彼此不同的形状和/或尺寸。
在示例实施例中，第一沟道孔128均具有第一宽度，第二沟道孔130均具有等于或大于第一宽度的第二宽度。
第一沟道孔128和第二沟道孔130的底部可以与衬底100的上表面共面或者低于衬底100的上表面。第一沟道孔128的底部和第二沟道孔130的底部可以基本上彼此共面，或者不共面。在示例实施例中，第一沟道孔128的底部可以与第二沟道孔130的底部基本上共面或高于第二沟道孔130的底部。
参照图13，可以使用由第一沟道孔128和第二沟道孔130暴露的衬底100的上表面作为种子来执行选择性外延生长(SEG)。因此，第一半导体图案132可以形成在第一沟道孔128中，第二半导体图案134可以形成在第二沟道孔130中。
在示例实施例中，可以通过将硅源气体、蚀刻气体和载气提供到衬底100上来执行SEG工艺。硅源气体可以包括例如硅烷气体、乙硅烷气体、二氯硅烷气体等，蚀刻气体可以包括氯化氢气体，载气可以包括氢气。因此，第一半导体图案132和第二半导体图案134中的每一者可以包括单晶硅。
第一半导体图案132可以用作接地选择晶体管(GST)的沟道区域。因此，第一半导体图案132的上表面可以高于预备第一牺牲层图案104a的上表面。第一半导体图案132的上表面可以低于第二牺牲层108a中的最下面的第二牺牲层108a的底部。
第二半导体图案134的上表面可以低于第二牺牲层108a中的最下面的第二牺牲层108a的底部。在一个实施例中，第二半导体图案134不接触预备第一牺牲层图案104a。
第一半导体图案132的高度和第二半导体图案134的高度可以根据第一沟道孔128和第二沟道孔130的宽度以及第一沟道孔128和第二沟道孔130的底部位置而变化。在示例实施例中，第二半导体图案134的上表面可以与第一半导体图案132的上表面基本上共面或者低于第一半导体图案132的上表面。
例如，当第二沟道孔130的宽度大于第一沟道孔128的宽度时，第二半导体图案134的上表面可以低于第一半导体图案132的上表面。当第二沟道孔130的底部低于第一沟道孔128的底部时，第二半导体图案134的上表面可以低于第一半导体图案132的上表面。
如上所示，预备第一牺牲层图案104a可以替换为GSL。在这种情况下，第二半导体图案134的上表面不接触预备第一牺牲层图案104a，因此在后续工艺中，第二半导体图案134和GSL不彼此电连接。因此，当第一区域R1上的存储单元运行时，因为第二半导体图案134不接触GSL且不电连接到GSL，所以未发生由于第二半导体图案134与GSL之间的连接导致的漏电流。因此，可以根据第二半导体图案134的上表面的位置来避免电故障。如本文所讨论的，电连接是指两个组件之间的连接，使得电流或电压可以从一个组件传递到另一组件。因此，对于物理连接(直接地或间接地)到没有电流或电压通过的绝缘组件的导电组件，不存在电连接。另外，如本文所讨论的，“接触”是指直接物理连接(例如，触碰)，其间没有设置中间组件。
参照图14，在第一半导体图案132上形成第一沟道结构136以填充第一沟道孔128，在第二半导体图案134上形成第二沟道结构138以填充第二沟道孔130。
第一沟道结构136可以包括第一介电层结构136a、第一沟道136b、第一填充绝缘图案136c和第一焊盘图案136d。第二沟道结构138可以包括第二介电层结构138a、第二沟道138b、第二填充绝缘图案138c和第二焊盘图案138d。第一沟道结构136和第二沟道结构138可以通过相同的工艺同时形成，因此可以具有基本相同的结构。
第一介电层结构136a和第二介电层结构138a中的每一个可以包括隧道绝缘层、电荷存储层和阻挡绝缘层。第一沟道136b和第二沟道138b中的每一个可以包括例如多晶硅。第一填充绝缘图案136c和第二填充绝缘图案138c中的每一个可以包括例如氧化硅。第一焊盘图案136d和第二焊盘图案138d中的每一个可以包括例如多晶硅。
参照图15，蚀刻第二牺牲层108a的一部分以形成第二开口140(例如，多个第二开口140)。在蚀刻工艺中，可以切割第二牺牲层108a中的上部的第二牺牲层108a的一部分，从而可以在每个串中形成SSL。例如，可以蚀刻第二牺牲层108a中的最上面的一个或两个第二牺牲层108a以形成第二开口140。
第二开口140可以沿第一方向从第一区域R1延伸到第二区域R2的一部分。第二开口140可以沿第二方向设置在每个单元块的中心部分处。
参照图16和图17，执行蚀刻预备阶梯形模制结构112的字线切割工艺，从而限定单元块。因此，形成均可以沿第一方向延伸的第三开口142a和第四开口142b。第三开口142a和第四开口142b可以暴露衬底100的上表面。第三开口142a和第四开口142b可以对应于字线切割区域。
通过蚀刻工艺，预备阶梯形模制结构112转变为彼此间隔开的多个阶梯形模制结构。由第三开口142a和第四开口142b分开的每个阶梯形模制结构可以用作单元块区域147。可以蚀刻预备第一牺牲层图案104a的一部分以形成第一牺牲层图案104b。
第三开口142a和第四开口142b可以沿第一方向彼此间隔开，并且可以沿第一方向线性地布置。在俯视图中，第一孔107可以设置在第三开口142a与第四开口142b之间。
在示例实施例中，第三开口142a可以在第一区域R1以及第二区域R2的一部分上沿第一方向延伸。第三开口142a的在第二区域R2上的端部可以设置在预备第一牺牲层图案104a的第一孔107中。因此，第三开口142a的端部可以与第一孔107的端部交叠。
在示例实施例中，第四开口142b可以沿第一方向与第三开口142a间隔开，并且可以在第二区域R2上设置在预备阶梯形模制结构112的一部分上。第四开口142b的端部可以设置在预备第一牺牲层图案104a的第一孔107中。因此，第四开口142b的端部可以与第一孔107的端部交叠。因此，第三开口142a、第一孔107和第四开口142b一起在第一牺牲层图案104b中形成连续的开口以分离不同的单元块区域147。连续的开口可以称为单元块分离开口或栅极分离开口。
在示例实施例中，第四开口142b可以沿第一方向延伸到预备阶梯形模制结构112的端部。
如上所述，第一牺牲层图案104b中的第一孔107以及第三开口142a和第四开口142b可以彼此连接，以沿第一方向延伸。因此，第一牺牲层图案104b可以被分成多个块。然而，第一孔107未形成在第二牺牲层108a中，因此第二牺牲层108a未被切割，而是在第三开口142a和第四开口142b处保持彼此连接。
在示例实施例中，如图16所示，在蚀刻工艺中，可以对预备阶梯形模制结构112的一部分从顶部到其底部进行蚀刻，以形成第五开口142c。第五开口142c可以沿第一方向与第二开口140间隔开并且可以沿第一方向延伸。第五开口142c可以在第二区域R2上设置在预备阶梯形模制结构112的一部分中。第五开口142c可以暴露衬底100的上表面。第五开口142c可以对应于用于去除第二区域R2上的预备阶梯形模制结构112的一部分的虚设切割区域。第五开口142c和第二开口140可以彼此间隔开，因此第一牺牲层图案104b未被分开，而是在第五开口142c与第二开口140之间的区域处保持连接，第二牺牲层108a没被分开，而是在第五开口142c与第二开口140之间的区域处保持连接。在一个实施例中，第五开口142c未沿第一方向延伸到预备阶梯形模制结构112的端部。因此，沿第一方向的相邻的第一牺牲层图案104b的端部保持彼此连接。
在一些实施例中，如图17所示，未形成第五开口142c。
参照图18，去除由第一开口至第五开口106、140、142a、142b和142c以及第一孔107所暴露的第一牺牲层图案104b和第二牺牲层108a。在示例实施例中，可以通过各向同性蚀刻工艺，去除第一牺牲层图案104b和第二牺牲层108a。
由于第一牺牲层图案104b和第二牺牲层108a被去除，所以在绝缘层102a、105a和110a之间形成间隙。将导电材料填充到间隙中以形成栅极图案144、146和148。因此，第一牺牲层图案104b和第二牺牲层108a被替换成了栅极图案144、146和148。在示例实施例中，栅极图案144、146和148包括金属或金属氮化物。
通过上述工艺，形成了包括交替堆叠的绝缘层102a、105a和110a以及栅极图案144、146和148的导电图案结构150。
如上所示，栅极图案144、146和148中的最下面的栅极图案(即，栅极图案144)可以用作GSL，栅极图案144、146和148中的最上面的两个栅极图案(即，栅极图案148)可以分别用作SSL，栅极图案144、146和148中的其他栅极图案(即，栅极图案146)可以分别用作字线。
在示例实施例中，如图2所示，第二区域R2上的每个单元块的GSL144包括均沿第一方向的延伸两个第一开口106。在示例实施例中，在俯视图中，第一开口106设置在第四开口142b和第五开口142c之间。在俯视图中，第二沟道结构138形成在第一开口106的区域内。
在一些实施例中，如图3所示，GSL 144可以包括在限定单元块的第四开口142b之间的两个第一开口106。在第一开口106之间可以不形成第五开口142c。
GSL 144的在第二区域R2上的部分可以通过在第一开口106的沿第二方向的各相对侧处沿第一方向延伸的线性部分而连接到GSL 144的在第一区域R1上的部分。然而，GSL144和第二半导体图案134彼此不接触，因此根据第二半导体图案134的位置不发生操作故障。因此，第二半导体图案134经由第一开口106穿过GSL 144，但是由于第二半导体图案134通过绝缘体隔开，所以其不与GSL 144接触或连通。因此，在一个实施例中，连接到第二半导体图案134的第二沟道结构138用作虚设沟道结构，因为它们不与GSL 144连通或不从GSL144接收信号，且因此不进行操作。在一个实施例中，第二半导体图案134和第二沟道结构138用作结构性支撑件，该结构性支撑件不用于电信号传送。
图19和图20分别是示出了根据示例实施例的垂直半导体器件的截面图和俯视图，图21是示出了根据示例实施例的垂直半导体器件的俯视图。
除了GSL的形状之外，图19和图20的垂直半导体器件与图1和图2的垂直半导体器件基本相同。因此，下文将主要说明GSL。
参照图19和图20，衬底100可以包括第一区域R1和第二区域R2。第一区域R1可以包括用于存储单元的单元区域C和用于虚拟单元的虚设单元区域D。虚设单元区域D可以设置在第一区域R1的边缘处。例如，第一区域R1的边缘上(即，虚设单元区域D2上)的单元可以是实际上不被操作的虚设单元。第二区域R2可以用于电连接到存储单元的布线。第二区域R2可以围绕第一区域R1并且接触第一区域R1的边缘。
导电图案结构150可以形成在衬底100上。除了GSL 144a之外，导电图案结构150可以与图1和图2的导电图案结构基本相同。导电图案结构150可以包括第一开口至第五开口106a、140、142a、142b和142c。
第一区域R1的虚设单元区域D上的GSL 144a可以包括第六开口106b。第六开口106b可以填充有绝缘层。
第一沟道结构136可以延伸穿过第一区域R1的单元区域C上的导电图案结构150。虚设沟道结构137可以延伸穿过第一区域R1的虚设单元区域D上的导电图案结构150。第二沟道结构138可以延伸穿过第二区域R2上的导电图案结构150。
第一虚设沟道结构137可以包括第一虚设电介质层结构137a、第一虚设沟道137b、第一虚设填充绝缘图案137c和第一虚设焊盘图案137d。半导体图案132a可以形成在虚设沟道结构137下方。
在俯视图中，虚设沟道结构137可以设置在第六开口106b的区域内，因此可以具有比第六开口106b的面积小的面积。因此，虚设沟道结构137不接触GSL 144a或不与GSL 144a连通。虚设沟道结构137下方的半导体图案132a也不接触GSL 144a并且不与GSL 144a连通，即使它经由第六开口106b穿过GSL 144a。半导体图案132a的侧壁可以接触最下面的绝缘层102a。
因此，当第一区域R1上的存储单元运行时，由于没有这种连接，所以不发生由于半导体图案132a与GSL 144a之间的连接而导致的漏电流。
第二区域R2上的GSL 144a可以与图1的GSL 144基本相同。即，第二区域R2上的GSL144a可以包括均沿第一方向延伸的两个第一开口106a。在俯视图中，第二区域R2上的每个导电图案结构150的GSL 144a可以包括在第三开口142a与第四开口142b之间的第一孔107。
在一些实施例中，如图21所示，导电图案结构150不包括第五开口142c。
图22至图24是示出了根据示例实施例的制造垂直半导体器件的方法的截面图和俯视图。
参照图22和图23，可以在包括第一区域R1和第二区域R2的衬底100上形成预备第一下绝缘层102和第一牺牲层104。可以在第一牺牲层104上形成蚀刻掩模，并且可以使用蚀刻掩模将第一牺牲层104图案化，以形成预备第一牺牲层图案104a。
在蚀刻工艺中，可以去除第一区域R1的虚设单元区域D上的第一牺牲层104的一部分以形成第六开口106b。可以在第二区域R2上的第一牺牲层104的一部分中形成第一孔107和第一开口106a。第一区域R1的单元区域C上的第一牺牲层104的一部分未被去除。
可以执行与参照图7至图10所示的工艺基本相同或相似的工艺。因此，形成了预备阶梯形模制结构112以及第一绝缘中间层120和第二绝缘中间层122。
参照图24，可以各向异性地蚀刻预备阶梯形模制结构112、第一绝缘中间层120和第二绝缘中间层122，以形成第一沟道孔128a、第一虚设沟道孔128b和第二沟道孔130。
第一沟道孔128a可以形成在第一区域R1的单元区域C上，第一虚设沟道孔128b可以形成在第一区域R1的虚设单元区域D上。第二沟道孔130可以形成在第二区域R2上。
如图所示，在俯视图中，第一虚设沟道孔128b可以形成在预备第一牺牲层图案104a的第六开口106b的区域内。在俯视图中，第二沟道孔130可以形成在预备第一牺牲层图案104a的第一开口106a的区域内。例如，第一虚设沟道孔128b和第二沟道孔130可以不延伸穿过预备第一牺牲层图案104a。因此，预备第一牺牲层图案104a不被第一虚设沟道孔128b和第二沟道孔130暴露。
可以执行与参照图14至图18所示的工艺基本相同或相似的工艺，以制造图20或图21的垂直半导体器件。
在根据某些实施例的垂直半导体器件中，GSL不与第二沟道结构或第一虚设沟道结构下方的半导体图案接触或连通，因此可以减少由于GSL和半导体图案引起的漏电流。
尽管已经具体示出和描述了示例实施例，但是本领域普通技术人员将理解，在不脱离权利要求的精神和范围的情况下，可以在其中进行形式和细节方面的变化。

Claims (20)

1.一种垂直半导体器件，所述垂直半导体器件包括：
第一栅极图案，所述第一栅极图案在包括第一区域和第二区域的衬底上沿第一方向延伸，所述第一方向平行于所述衬底的上表面，所述第一栅极图案的在所述第二区域上的部分包括第一开口；
第二栅极图案，所述第二栅极图案在所述第一栅极图案上垂直堆叠并且所述第二栅极图案彼此间隔开，每个所述第二栅极图案沿所述第一方向延伸；
第一沟道孔，所述第一沟道孔延伸穿过所述第二栅极图案和所述第一栅极图案，并且在所述衬底的所述第一区域上暴露所述衬底的第一部分；
第一半导体图案，所述第一半导体图案在所述第一沟道孔的下部处；
第二沟道孔，所述第二沟道孔延伸穿过所述第二栅极图案，并在所述衬底的所述第二区域上暴露所述衬底的第二部分，在俯视图中，所述第二沟道孔设置在所述第一开口的区域内，其中，在俯视图中，所述第一开口的面积大于所述第二沟道孔的面积；以及
第二半导体图案，所述第二半导体图案在所述第二沟道孔的下部处。
2.根据权利要求1所述的垂直半导体器件，其中，所述第一半导体图案的侧壁接触所述第一栅极图案。
3.根据权利要求1所述的垂直半导体器件，所述垂直半导体器件还包括设置在所述第一栅极图案与所述第二栅极图案之间以及在各个所述第二栅极图案之间的绝缘层，
其中，所述第二半导体图案的侧壁接触所述绝缘层中的位于所述第二栅极图案中的最下面的第二栅极图案下方的绝缘层。
4.根据权利要求1所述的垂直半导体器件，所述垂直半导体器件还包括：
第一沟道结构，所述第一沟道结构在所述第一沟道孔中的所述第一半导体图案上；以及
第二沟道结构，所述第二沟道结构在所述第二沟道孔中的所述第二半导体图案上。
5.根据权利要求1所述的垂直半导体器件，其中，所述衬底的所述第一区域包括单元区域和虚设单元区域，
其中，所述第一栅极图案的一部分在所述虚设单元区域上并且包括第二开口。
6.根据权利要求5所述的垂直半导体器件，所述垂直半导体器件还包括在虚设沟道孔的下部处的第三半导体图案，所述虚设沟道孔在所述衬底的所述虚设单元区域中延伸穿过所述第二栅极图案和所述第一栅极图案并暴露所述衬底的一部分的上表面，所述虚设沟道孔在俯视图中位于所述第二开口的区域内，并且所述虚设沟道孔的面积小于所述第二开口的面积。
7.根据权利要求6所述的垂直半导体器件，所述垂直半导体器件还包括设置在所述第一栅极图案与所述第二栅极图案之间以及在各个所述第二栅极图案之间的绝缘层，
其中，所述第三半导体图案的侧壁接触所述绝缘层中的位于所述第二栅极图案中的最下面的第二栅极图案下方的绝缘层。
8.根据权利要求1所述的垂直半导体器件，其中，所述第一栅极图案包括均沿所述第一方向延伸的两个第一开口。
9.根据权利要求8所述的垂直半导体器件，所述垂直半导体器件还包括第三开口，所述第三开口沿所述第一方向延伸穿过所述第一栅极图案和所述第二栅极图案，所述第三开口位于所述两个第一开口之间。
10.根据权利要求1所述的垂直半导体器件，其中，所述第二半导体图案的上表面与所述第一半导体图案的上表面共面或低于所述第一半导体图案的上表面。
11.根据权利要求1所述的垂直半导体器件，其中，所述第一栅极图案是接地选择线，所述第一半导体图案穿过所述第一栅极图案但不与所述第一栅极图案连通。
12.根据权利要求1所述的垂直半导体器件，其中，所述第一开口未将所述第一栅极图案分开，所述第一栅极图案的一部分沿所述第一方向围绕所述第一开口的端部而形成。
13.一种垂直半导体器件，所述垂直半导体器件包括：
包括第一栅极图案和第二栅极图案的导电图案结构，所述导电图案结构在衬底的第一区域和第二区域中的每一个上，所述第一栅极图案和所述第二栅极图案沿垂直于所述衬底的上表面的垂直方向顺序地堆叠；
第一沟道孔，所述第一沟道孔延伸穿过所述第二栅极图案和所述第一栅极图案，并在所述衬底的所述第一区域上暴露所述衬底的第一部分；
在所述第一沟道孔的下部处的第一半导体图案，所述第一半导体图案与所述第一栅极图案接触；
第二沟道孔，所述第二沟道孔延伸穿过所述第二栅极图案，并在所述衬底的所述第二区域上暴露所述衬底的第二部分；以及
在所述第二沟道孔的下部处的第二半导体图案，所述第二半导体图案不接触所述第一栅极图案。
14.根据权利要求13所述的垂直半导体器件，其中，所述第一栅极图案包括在所述衬底的所述第二区域上的第一开口，
其中，所述第二半导体图案在俯视图中位于所述第一开口的区域内，并且在俯视图中面积比所述第一开口的面积小。
15.根据权利要求13所述的垂直半导体器件，其中，在所述衬底的所述第二区域上的所述导电图案结构的侧壁是阶梯形状的一部分。
16.根据权利要求13所述的垂直半导体器件，其中，所述衬底的所述第一区域包括单元区域和虚设单元区域，所述第一栅极图案设置在所述虚设单元区域上，所述虚设单元区域上的所述第一栅极图案包括第二开口。
17.根据权利要求16所述的垂直半导体器件，所述垂直半导体器件还包括在虚设沟道孔的下部处的第三半导体图案，所述第三半导体图案在所述衬底的所述虚设单元区域上延伸穿过所述第二栅极图案和所述第一栅极图案并且暴露所述衬底的上表面，所述虚设沟道孔在俯视图中位于所述第二开口的区域内，并且面积比所述第二开口的面积小。
18.一种垂直半导体器件，所述垂直半导体器件包括：
第一栅极图案，所述第一栅极图案在包括第一区域和第二区域的衬底上沿第一方向延伸，所述第一方向平行于所述衬底的上表面，所述第一栅极图案的在所述第一区域上的部分包括第一开口；
第二栅极图案，所述第二栅极图案在所述第一栅极图案上垂直堆叠并且所述第二栅极图案彼此间隔开，每个所述第二栅极图案沿所述第一方向延伸；
第一垂直结构，所述第一垂直结构包括第一半导体图案，并且所述第一垂直结构延伸穿过所述第二栅极图案和所述第一栅极图案且在所述衬底的所述第一区域上接触所述衬底的第一部分，所述第一半导体图案接触所述第一栅极图案；以及
第二垂直结构，所述第二垂直结构包括第二半导体图案、延伸穿过所述第二栅极图案和所述第一栅极图案并且在所述衬底的所述第二区域上接触所述衬底的一部分，所述第二半导体图案不接触所述第一栅极图案。
19.根据权利要求18所述的垂直半导体器件，其中，所述第二垂直结构在俯视图中设置在所述第一开口的区域内。
20.根据权利要求18所述的垂直半导体器件，所述垂直半导体器件还包括在所述第一栅极图案与所述第二栅极图案之间以及在各个所述第二栅极图案之间的绝缘层，
其中，所述第二半导体图案的侧壁接触所述绝缘层当中的位于所述第二栅极图案中的最下面的第二栅极图案下方的绝缘层。
CN201811324447.9A 2017-11-10 2018-11-08 垂直半导体器件 Active CN109768048B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170149880A KR102344984B1 (ko) 2017-11-10 2017-11-10 수직형 반도체 소자
KR10-2017-0149880 2017-11-10

Publications (2)

Publication Number Publication Date
CN109768048A true CN109768048A (zh) 2019-05-17
CN109768048B CN109768048B (zh) 2024-09-17

Family

ID=66432350

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811324447.9A Active CN109768048B (zh) 2017-11-10 2018-11-08 垂直半导体器件

Country Status (3)

Country Link
US (1) US10672789B2 (zh)
KR (1) KR102344984B1 (zh)
CN (1) CN109768048B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109390348A (zh) * 2018-10-23 2019-02-26 长江存储科技有限责任公司 3d存储器件及其制造方法
CN110676259A (zh) * 2019-08-22 2020-01-10 长江存储科技有限责任公司 三维存储结构及其制作方法
CN111341780B (zh) * 2020-03-03 2021-06-15 长江存储科技有限责任公司 一种3d nand存储器及其制造方法
TWI818240B (zh) * 2020-06-12 2023-10-11 南韓商三星電子股份有限公司 半導體裝置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110600473B (zh) * 2019-08-26 2024-09-10 长江存储科技有限责任公司 三维存储结构及其制作方法
KR20210099861A (ko) 2020-02-05 2021-08-13 삼성전자주식회사 3차원 반도체 메모리 장치
KR20220059600A (ko) 2020-11-03 2022-05-10 삼성전자주식회사 반도체 장치, 그 제조 방법, 및 이를 포함하는 대용량 데이터 저장 시스템

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102468283A (zh) * 2010-11-17 2012-05-23 三星电子株式会社 存储器件及其制造方法、存储系统和多层器件
US20150137210A1 (en) * 2013-11-19 2015-05-21 Phil-ouk Nam Vertical memory devices and methods of manufacturing the same
US20150340376A1 (en) * 2014-05-20 2015-11-26 Jintaek Park Semiconductor device and method of fabricating the same
US20150372101A1 (en) * 2014-06-24 2015-12-24 Jae Goo Lee Semiconductor device
CN105226063A (zh) * 2014-06-25 2016-01-06 三星电子株式会社 具有垂直沟道和气隙的半导体装置
US20160225785A1 (en) * 2015-01-30 2016-08-04 Chaeho Kim Semiconductor memory device and method of fabricating the same
US20160268287A1 (en) * 2015-03-10 2016-09-15 Jong-hyun Park Semiconductor devices and methods of manufacturing the same
US9502471B1 (en) * 2015-08-25 2016-11-22 Sandisk Technologies Llc Multi tier three-dimensional memory devices including vertically shared bit lines
US20170207232A1 (en) * 2016-01-18 2017-07-20 Jang Hyun YOU Memory device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4982540B2 (ja) 2009-09-04 2012-07-25 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
KR20130076461A (ko) 2011-12-28 2013-07-08 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR102045288B1 (ko) 2013-01-17 2019-11-15 삼성전자주식회사 수직형 반도체 소자
KR102054181B1 (ko) 2013-02-26 2019-12-10 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20160080365A (ko) 2014-12-29 2016-07-08 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102341716B1 (ko) * 2015-01-30 2021-12-27 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR102344876B1 (ko) * 2015-03-10 2021-12-30 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9899394B2 (en) * 2015-03-10 2018-02-20 Samsung Electronics Co., Ltd. Vertical memory devices having contact plugs contacting stacked gate electrodes
KR102440221B1 (ko) * 2015-09-09 2022-09-05 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102487526B1 (ko) 2015-11-06 2023-01-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
JP6863864B2 (ja) 2017-09-08 2021-04-21 キオクシア株式会社 記憶装置
KR102533146B1 (ko) * 2017-12-08 2023-05-18 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102468283A (zh) * 2010-11-17 2012-05-23 三星电子株式会社 存储器件及其制造方法、存储系统和多层器件
US20150137210A1 (en) * 2013-11-19 2015-05-21 Phil-ouk Nam Vertical memory devices and methods of manufacturing the same
US20150340376A1 (en) * 2014-05-20 2015-11-26 Jintaek Park Semiconductor device and method of fabricating the same
US20150372101A1 (en) * 2014-06-24 2015-12-24 Jae Goo Lee Semiconductor device
CN105226063A (zh) * 2014-06-25 2016-01-06 三星电子株式会社 具有垂直沟道和气隙的半导体装置
US20160225785A1 (en) * 2015-01-30 2016-08-04 Chaeho Kim Semiconductor memory device and method of fabricating the same
US20160268287A1 (en) * 2015-03-10 2016-09-15 Jong-hyun Park Semiconductor devices and methods of manufacturing the same
US9502471B1 (en) * 2015-08-25 2016-11-22 Sandisk Technologies Llc Multi tier three-dimensional memory devices including vertically shared bit lines
US20170207232A1 (en) * 2016-01-18 2017-07-20 Jang Hyun YOU Memory device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109390348A (zh) * 2018-10-23 2019-02-26 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109390348B (zh) * 2018-10-23 2020-05-26 长江存储科技有限责任公司 3d存储器件及其制造方法
CN110676259A (zh) * 2019-08-22 2020-01-10 长江存储科技有限责任公司 三维存储结构及其制作方法
CN111341780B (zh) * 2020-03-03 2021-06-15 长江存储科技有限责任公司 一种3d nand存储器及其制造方法
TWI818240B (zh) * 2020-06-12 2023-10-11 南韓商三星電子股份有限公司 半導體裝置

Also Published As

Publication number Publication date
CN109768048B (zh) 2024-09-17
KR102344984B1 (ko) 2021-12-29
US20190148400A1 (en) 2019-05-16
KR20190053715A (ko) 2019-05-20
US10672789B2 (en) 2020-06-02

Similar Documents

Publication Publication Date Title
CN109768048A (zh) 垂直半导体器件
CN104396004B (zh) 三维存储器阵列的多级接触及其制造方法
CN110391248A (zh) 垂直存储器装置及其制造方法
CN109346471B (zh) 形成三维存储器的方法以及三维存储器
CN108040501B (zh) 有五重存储器堆叠结构配置的三维nand器件
KR102633483B1 (ko) 반도체 메모리 장치
CN110364536A (zh) 三维存储器的制造方法以及三维存储器
CN108987405A (zh) 半导体存储器件
CN109817633A (zh) 垂直存储器件
CN112002757A (zh) 半导体器件及其制造方法
CN108231781A (zh) 竖直存储器装置
CN109326606A (zh) 垂直存储器件
CN107046037A (zh) 垂直存储器件及其制造方法
CN109075175A (zh) 三维存储装置中的阶梯区域之间的直通存储级通孔结构及其制备方法
WO2016048682A2 (en) Vertical memory device with bit line air gap
CN110808253B (zh) 三维存储器结构及其制备方法
CN108231785A (zh) 垂直半导体器件
CN105845687A (zh) 半导体存储器装置及其制造方法
CN111180462B (zh) 存储器装置以及制造该存储器装置的方法
CN109037223A (zh) 半导体存储器件及其制造方法
CN109326605B (zh) 垂直半导体器件
CN110391244A (zh) 半导体存储器件
CN109390272A (zh) 半导体器件及其制造方法
CN109300908A (zh) 半导体器件
CN106972024A (zh) 三维半导体器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant