KR102344984B1 - 수직형 반도체 소자 - Google Patents

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Abstract

수직형 반도체 소자는 제1 영역 및 제2 영역의 기판 상에, 상기 기판에 수평한 제1 방향으로 연장되는 제1 게이트 패턴이 구비된다. 상기 제2 영역에 형성되는 제1 게이트 패턴에는 제1 개구부를 포함한다. 상기 제1 게이트 패턴 상에 서로 이격되면서 적층되고, 상기 제1 방향으로 연장되는 복수의 제2 게이트 패턴들이 구비된다. 상기 복수의 제2 게이트 패턴들 및 상기 제1 게이트 패턴을 관통하여 상기 제1 영역의 기판을 노출하는 제1 채널홀을 포함하고, 상기 제1 채널홀의 하부에는 제1 반도체 패턴이 구비된다. 상기 복수의 제2 게이트 패턴들을 관통하고, 상기 제1 게이트 패턴에 포함되는 제1 개구부 내부에 배치되고, 상기 제2 영역의 기판을 노출하는 제2 채널홀을 포함하고, 상기 제2 채널홀의 하부에는 제2 반도체 패턴이 구비된다. 상기 수직형 반도체 소자는 전기적 불량이 감소될 수 있다.

Description

수직형 반도체 소자{VERTICAL SEMICONDUCTOR DEVICES}
본 발명은 수직형 반도체 소자에 관한 것이다. 보다 상세하게, 수직형 낸드 플래시 메모리 소자 및 이의 제조 방법에 관한 것이다.
최근, 기판 표면으로부터 수직하게 메모리 셀들이 적층되는 수직형 반도체 소자가 개발되고 있다. 상기 수직 방향으로 메모리 셀들이 다층으로 적층됨에 따라, 각 층에 형성되는 메모리 셀들이 우수한 전기적 특성을 갖는 것이 용이하지 않을 수 있다.
본 발명의 일 과제는 불량이 감소되고 우수한 특성을 갖는 수직형 반도체 소자를 제공하는 것이다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자는, 제1 영역 및 제2 영역의 기판 상에, 상기 기판에 수평한 제1 방향으로 연장되는 제1 게이트 패턴이 구비된다. 상기 제2 영역에 형성되는 제1 게이트 패턴에는 제1 개구부를 포함한다. 상기 제1 게이트 패턴 상에 서로 이격되면서 적층되고, 상기 제1 방향으로 연장되는 복수의 제2 게이트 패턴들이 구비된다. 상기 복수의 제2 게이트 패턴들 및 상기 제1 게이트 패턴을 관통하여 상기 제1 영역의 기판을 노출하는 제1 채널홀을 포함하고, 상기 제1 채널홀의 하부에는 제1 반도체 패턴이 구비된다. 상기 복수의 제2 게이트 패턴들을 관통하고, 상기 제1 게이트 패턴에 포함되는 제1 개구부 내부에 배치되고, 상기 제2 영역의 기판을 노출하는 제2 채널홀을 포함하고, 상기 제2 채널홀의 하부에는 제2 반도체 패턴이 구비된다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자는, 제1 영역 및 제2 영역의 기판 상에, 제1 게이트 패턴 및 그 상부에 복수의 제2 게이트 패턴들이 상기 기판 표면과 수직한 방향으로 적층된 도전 패턴 구조물이 구비된다. 상기 복수의 제2 게이트 패턴들 및 상기 제1 게이트 패턴을 관통하여 상기 제1 영역의 기판을 노출하는 제1 채널홀을 포함하고, 상기 제1 채널홀의 하부에 구비되고 상기 제1 게이트 패턴과 접촉하는 제1 반도체 패턴이 구비된다. 상기 복수의 제2 게이트 패턴들을 관통하고, 상기 제2 영역의 기판을 노출하는 제2 채널홀을 포함하고, 상기 제2 채널홀의 하부에 구비되고 상기 제1 게이트 패턴과 접촉하지 않는 제2 반도체 패턴을 포함한다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자는, 제1 영역 및 제2 영역의 기판 상에, 상기 기판에 수평한 제1 방향으로 연장되는 제1 게이트 패턴을 포함하고, 상기 제1 영역에 형성되는 제1 게이트 패턴은 제1 개구부를 포함한다. 상기 제1 게이트 패턴 상에 서로 이격되면서 적층되고, 상기 제1 방향으로 연장되는 복수의 제2 게이트 패턴들이 구비된다. 상기 복수의 제2 게이트 패턴들 및 상기 제2 게이트 패턴을 관통하여 상기 제1 영역의 기판과 접촉하고, 상기 제1 게이트 패턴과 접하는 제1 반도체 패턴을 포함하는 제1 구조물이 구비된다. 상기 복수의 제2 게이트 라인을 관통하여 상기 제2 영역의 기판과 접촉하고, 상기 제1 게이트 패턴과 접하지 않는 제2 반도체 패턴을 포함하는 제2 구조물이 구비된다.
예시적인 실시예들에 따른 수직형 반도체 소자에서, 제2 영역에 형성되는 제1 게이트 패턴 내에는 개구부가 포함될 수 있다. 또한, 상기 개구부 내에는 제2 채널 구조물이 배치될 수 있다. 따라서, 상기 제2 채널 구조물은 상기 제1 게이트 패턴과 접촉되지 않을 수 있다. 그러므로, 상기 수직형 반도체 소자는 상기 제2 채널 구조물 내의 반도체 패턴과 제1 게이트 패턴에 따른 누설 전류 또는 신뢰성 불량이 발생되지 않을 수 있다.
도 1 및 도 2는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 단면도 및 평면도이다.
도 3은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 4 내지 도 18은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도들 및 평면도들이다.
도 19 및 20은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 단면도 및 평면도이다.
도 21은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 22 내지 도 24는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도들 및 평면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1 및 도 2는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 단면도 및 평면도이다. 도 3은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 2 및 도 3은 각각 그라운드 선택 라인과 제1 및 제2 채널 구조물들의 평면도일 수 있다.
도 1 및 2를 참조하면, 제1 영역(R1) 및 제2 영역(R2)이 구분된 기판(100)이 구비될 수 있다. 상기 제1 영역(R1)은 메모리 셀들이 형성되는 셀 영역일 수 있다. 상기 제2 영역(R2)은 상기 메모리 셀들과 전기적으로 연결되는 배선들이 형성되는 배선 영역일 수 있다. 상기 제2 영역(R2)은 상기 제1 영역(R1)의 가장자리와 접하고, 상기 제1 영역(R1)을 둘러싸는 형상을 가질 수 있다.
상기 제1 영역(R1) 및 제2 영역(R2) 상에는 도전 패턴 구조물(150), 제1 채널 구조물(136) 및 제2 채널 구조물(138)이 구비될 수 있다.
상기 기판(100)은 반도체 기판, 예컨대, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
상기 제1 및 제2 영역(R1, R2)에 형성되는 도전 패턴 구조물(150)에 대해 설명한다.
상기 도전 패턴 구조물(150)은 절연막들(102a, 105a, 110a) 및 게이트 패턴(144, 146, 168)이 반복 적층되는 구조를 가질 수 있다. 상기 게이트 패턴들(144, 146, 168)은 상기 기판(100) 상부면으로부터 수직한 제3 방향으로 서로 이격되면서 적층될 수 있다. 상기 도전 패턴 구조물(150)은 제1 방향으로 연장될 수 있다. 각각의 도전 패턴 구조물(150)은 하나의 셀 블록으로 제공될 수 있다.
상기 도전 패턴 구조물(150)의 게이트 패턴(144, 146, 168)은 그라운드 선택 라인(ground selection line, GSL), 스트링 선택 라인(string selection line, SSL) 및 상기 그라운드 선택 라인과 스트링 선택 라인들 사이에 워드 라인들을 포함할 수 있다. 예시적인 실시예에서, 최하부의 게이트 패턴(144)은 그라운드 선택 라인으로 제공되고, 최상부의 2개의 게이트 패턴(146)은 스트링 선택 라인으로 제공될 수 있다.
상기 게이트 패턴(144, 146, 168)은 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 게이트 패턴(144, 146, 168)은 금속 패턴 및 베리어 금속 패턴을 포함할 수 있다. 상기 금속 패턴은 예를들어, 텅스텐, 구리, 코발트, 알루미늄 등을 포함할 수 있고, 상기 베리어 금속 패턴은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다.
상기 제2 영역(R2)에 형성되는 도전 패턴 구조물(150)은 계단 형상을 가질 수 있다. 예시적인 실시예에서, 상기 게이트 패턴(144, 146, 168)의 가장자리는 제1 방향으로 계단 형상을 갖고, 상기 제2 방향으로도 계단 형상을 가질 수 있다. 상기 계단 형상을 갖는 게이트 패턴(144, 146, 168)의 상부면은 콘택 플러그와 접촉되기 위한 패드로 제공될 수 있다.
상기 도전 패턴 구조물(150)을 덮는 층간 절연막이 구비될 수 있다. 예시적인 실시예에서, 상기 도전 패턴 구조물(150)의 계단 부위를 덮는 제1 층간 절연막(120)과 상기 도전 패턴 구조물(150) 및 제1 층간 절연막(120) 상에 제2 층간 절연막(122)이 구비될 수 있다. 상기 제2 층간 절연막(122)의 상부면은 평탄할 수 있다.
상기 도전 패턴 구조물들(150) 사이에는 상기 기판(100) 표면을 노출하는 제3 및 제4 개구부(142a, 142b)가 각각 구비될 수 있다. 즉, 상기 제3 및 제4 개구부들(142a, 142b)에 의해 상기 셀 블록으로 제공되는 도전 패턴 구조물들이 서로 구분될 수 있다.
상기 제3 개구부(142a)는 상기 제1 영역(R1)으로부터 제2 영역(R2)의 일부분까지 상기 제1 방향으로 연장될 수 있다. 상기 제4 개구부(142b)는 상기 제2 영역(R2)에 구비될 수 있다. 상기 제4 개구부(142b)는 상기 제3 개구부(142a)와 상기 제1 방향으로 이격되면서 상기 제3 개구부(142a)와 나란하게 배치될 수 있다. 따라서, 상기 도전 패턴 구조물(150) 내부에서 상기 그라운드 선택 라인(144)을 제외한 게이트 패턴들, 즉 워드 라인(146) 및 스트링 선택 라인(148)은 상기 제3 및 제4 개구부(142a, 142b)의 사이 부위에서 서로 연결될 수 있다.
상기 제2 영역(R2)에 형성되는 각 도전 패턴 구조물(150) 내의 그라운드 선택 라인(144)은 제1 방향으로 연장되고 서로 평행하게 배치되는 2개의 제1 개구부(106)를 포함할 수 있다. 또한, 상기 제2 영역(R2)에 형성되는 각 도전 패턴 구조물(150) 내의 그라운드 선택 라인(144)은 상기 제3 및 제4 개구부들(142a, 142b)의 제1 방향으로 사이에 제1 홀(107)을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 개구부(106)는 상기 제4 개구부들(142b)의 제2 방향으로 사이에 배치될 수 있다. 따라서, 상기 그라운드 선택 라인(144)은 내부에 제1 개구부(106)를 포함하고 상기 제1 개구부(106)의 제2 방향의 양 측에 라인이 연장되는 형상을 가질 수 있다. 일 예로, 상기 그라운드 선택 라인(144) 내에는 2개의 제1 개구부들이 서로 평행하게 배치될 수 있다. 또한, 상기 제1 개구부(106)는 상기 제2 영역(R2)의 상기 제1 방향의 끝부분까지 연장되지 않을 수 있다. 그러므로, 상기 제1 개구부(106)에 의해 상기 그라운드 선택 라인(144)이 분리되지 않고 상기 제1 개구부(106)의 일 단부에 상기 그라운드 선택 라인(144)이 구비될 수 있다.
상기 제1 홀(107), 제3 개구부(142a) 및 제4 개구부(142b)는 서로 연통하여 상기 제1 방향으로 연장되는 트렌치 형상을 가질 수 있다. 상기 트렌치에 의해 상기 그라운드 선택 라인들(144)은 서로 절단될 수 있다.
상기 각 도전 패턴 구조물(150) 내에 포함되는 상기 스트링 선택 라인들(148) 사이에는 제2 개구부(140)가 구비될 수 있다. 상기 제2 개구부(140)는 상기 제1 영역(R1)으로부터 상기 제2 영역(R2)의 일부까지 상기 제1 방향으로 연장될 수 있다. 예를들어, 상기 제2 개구부는 최상부 2개의 게이트 패턴에 형성될 수 있다.
예시적인 실시예에서, 도 2에 도시된 것과 같이, 상기 제2 영역 내의 각 도전 패턴 구조물(150)에는 상기 제2 개구부(140)로부터 상기 제1 방향으로 이격되어 상기 도전 패턴 구조물(150)을 관통하는 제5 개구부(142c)가 더 구비될 수 있다. 상기 제5 개구부(142c)의 저면은 상기 기판 표면을 노출할 수 있다. 상기 제5 개구부(142c)는 상기 제2 영역(R2)의 상기 제1 방향의 끝부분까지 연장되지 않을 수 있다. 상기 제5 개구부(142c)는 상기 제1 개구부들(106) 사이의 그라운드 선택 라인(144) 부위에 배치될 수 있다.
일부 예시적인 실시예에서, 도 3에 도시된 것과 같이, 상기 제2 영역 내의 각 도전 패턴 구조물(150)에는 상기 제2 개구부로부터 상기 제1 방향으로 이격되어 상기 도전 패턴 구조물(150)을 관통하는 제5 개구부가 포함되지 않을 수 있다.
상기 제1 영역의 도전 패턴 구조물(150)을 관통하여 상기 제1 채널 구조물(136)이 구비될 수 있다. 상기 제2 영역의 도전 패턴 구조물(150)을 관통하여 상기 제2 채널 구조물(138)을 형성할 수 있다. 상기 제2 채널 구조물(138)은 상기 그라운드 선택 라인(144)에 포함되는 상기 제1 개구부(106) 내부에 위치할 수 있다.
상기 제1 채널 구조물(136)의 하부에는 상기 기판(100)과 접하는 제1 반도체 패턴(132)이 구비되고, 상기 제2 채널 구조물(138)의 하부에는 상기 기판(100)과 접하는 제2 반도체 패턴(134)이 구비될 수 있다. 상기 제1 및 제2 반도체 패턴들(132, 134)은 예를 들면, 단결정 실리콘을 포함할 수 있다.
상기 제1 반도체 패턴(132)의 측벽은 상기 그라운드 선택 라인(144)과 접할 수 있다. 반면에, 상기 제2 반도체 패턴(134)의 측벽은 상기 그라운드 선택 라인(144)과 접하지 않을 수 있다. 상기 제2 반도체 패턴의 측벽은 최하부에 형성되는 워드 라인(146) 아래에 위치하는 절연막과 접할 수 있다.
상기 제1 채널 구조물(136)은 제1 유전막 구조물(136a), 제1 채널(136b), 제1 매립 절연 패턴(136c) 및 제1 패드 패턴(136d)을 포함할 수 있다. 상기 제2 채널 구조물(138)은 제2 유전막 구조물(138a), 제2 채널(138b), 제2 매립 절연 패턴(138c) 및 제2 패드 패턴(138d)을 포함할 수 있다. 상기 제1 및 제2 채널 구조물들(136, 138)은 실질적으로 동일한 적층 구조를 가질 수 있다.
상기 제1 및 제2 채널(136b, 138b)은 내부가 빈 실린더(cylinder) 형상 혹은 컵(cup) 형상을 가질 수 있다. 상기 제1 및 제2 채널(136b, 138b)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다. 상기 제1 및 제2 매립 절연 패턴(136c, 138c)은 각각 상기 제1 및 제2 채널(136b, 138b)의 내부 공간을 채울 수 있다. 상기 제1 및 제2 매립 절연 패턴(136c, 138c)은 실리콘 산화물과 같은 절연물질을 포함할 수 있다. 일 실시예에 있어서, 상기 제1 및 제2 채널(136b, 138b)은 필러 혹은 속이 찬 원기둥 형상을 가질 수도 있으며. 이 경우, 상기 제1 및 제2 매립 절연 패턴(136c, 138c)은 생략될 수 있다. 상기 제1 및 제2 유전막 구조물(136a, 138a)은 각각 상기 제1 및 제2 채널(136b, 138b)의 외측벽을 감싸는 형상을 가질 수 있다. 상기 제1 및 제2 유전막 구조물(136a, 138a)은 각각 상기 제1 및 제2 채널(136b, 138b)의 상기 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 상기 블록킹막은 실리콘 산화물, 또는 하프늄 산화물 혹은 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다. 상기 전하 저장막은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 포함할 수 있으며, 상기 터널 절연막은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 제1 패드 패턴(136d)은 상기 제1 유전막 구조물(136a), 제1 채널(136b), 제1 매립 절연 패턴(136c) 상에 배치되고, 상기 제2 패드 패턴(138d)은 상기 제2 유전막 구조물(138a), 제2 채널(138b), 제2 매립 절연 패턴(138c) 상에 배치될 수 있다.
상기 제1 및 제2 채널 구조물들(136, 138)의 폭은 동일하거나 서로 다를 수 있다. 예시적인 실시예에서, 상기 제2 채널 구조물(138)의 폭은 상기 제1 채널 구조물(136)의 폭 보다 넓을 수 있다.
상기 제1 반도체 패턴(132)은 그라운드 선택 트랜지스터의 채널 영역으로 제공될 수 있다. 그러므로, 상기 제1 반도체 패턴(132)의 상부면은 상기 그라운드 선택 라인(144)의 상부면보다 높게 위치하도록 형성될 수 있다. 또한, 상기 제1 반도체 패턴(132)의 상부면은 최하부에 위치하는 워드 라인(146)의 저면보다는 낮게 배치될 수 있다.
상기 제2 반도체 패턴(134)의 상부면은 최하부에 위치하는 워드 라인(146)의 저면보다는 낮게 배치될 수 있다.
예시적인 실시예에서, 상기 제2 반도체 패턴(134)의 상부면은 상기 제1 반도체 패턴(132)의 상부면과 동일한 평면에 위치하거나 더 낮을 수 있다. 일 예로, 상기 제2 채널 구조물(138)의 폭이 상기 제1 채널 구조물(136)의 폭 보다 넓고, 상기 제2 채널 구조물(138)의 저면이 상기 제1 채널 구조물(136)의 저면보다 더 낮게 위치하는 경우, 상기 제2 반도체 패턴(134)의 상부면은 상기 제1 반도체 패턴(132)의 상부면보다 더 낮을 수 있다.
도시하지는 않았지만, 상기 제2 층간 절연막(122) 상에 상부 층간 절연막이 더 구비될 수 있다. 상기 상부 층간 절연막과 상기 제1 및 제2 층간 절연막(120, 122)을 관통하여 상기 계단 형상의 도전 패턴 구조물의 상부면과 접촉하는 콘택 플러그가 구비될 수 있다. 예시적인 실시예에서, 상기 콘택 플러그는 베리어 금속 패턴 및 금속 패턴을 포함할 수 있다. 상기 콘택 플러그 상부면 상에 배선 라인이 더 구비될 수 있다.
도 4 내지 도 18은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도들 및 평면도들이다.
구체적으로, 도 4, 5, 7, 8, 10, 11, 13, 14 및 18은 단면도들이고, 도 6, 9, 12, 15, 16 및 17은 평면도들이다.
도 4를 참조하면, 제1 및 제2 영역을 포함하는 기판(100) 상에 예비 제1 하부 절연막(102) 및 제1 희생막(104)을 형성한다.
상기 예비 제1 하부 절연막(102)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다. 상기 제1 희생막(104)은 실리콘 산화물과 식각 선택비를 갖는 물질, 예를들어 실리콘 질화물을 포함하도록 형성할 수 있다. 상기 제1 희생막(104)은 그라운드 선택 라인을 성형하기 위하여 제공될 수 있다.
도 5 및 도 6을 참조하면, 상기 제1 희생막(104) 상에 식각 마스크를 형성하고, 상기 식각 마스크를 이용하여 상기 제1 희생막(104)을 식각하여 예비 제1 희생막 패턴(104a)을 형성한다.
상기 식각 공정을 통해 상기 제2 영역(R2)에 위치하는 제1 희생막(104)에는 제1 홀(107) 및 제1 개구부(106)가 각각 형성될 수 있다. 그러나, 상기 식각 공정에서, 상기 제1 영역(R1)에 위치하는 제1 희생막(104)은 제거되지 않을 수 있다. 이와같이, 상기 제1 개구부(106)를 형성하는 공정이 별도로 수행되지 않고, 상기 제1 홀(107)을 형성하는 공정과 함께 수행될 수 있다.
상기 제1 홀(107)은 후속의 워드 라인 컷팅 공정을 수행하였을 때 상기 그라운드 선택 라인이 2개로 절단되도록 하기 위하여 제공될 수 있다. 상기 제1 홀(107)은 각 셀 블록 영역의 경계부에 하나씩 형성될 수 있다.
상기 워드 라인 컷팅 공정은 각 셀 블록 영역을 정의하는 워드 라인들이 형성되도록 희생막들을 제1 방향으로 절단하는 공정이다. 그러나, 상기 워드 라인 컷팅 공정에서 상기 제2 영역의 일부 부위의 희생막들은 컷팅되지 않기 때문에, 상기 컷팅되지 않는 부위의 각 층의 희생막들이 서로 연결될 수 있다. 그러므로, 이 후 희생막들을 워드 라인으로 대체하여 워드 라인을 형성하는 경우, 동일한 층의 워드 라인들은 서로 전기적으로 연결될 수 있다.
상기 제1 홀(107)은 후속의 워드 라인 컷팅 공정에서 상기 컷팅되지 않는 부위와 완전히 오버랩될 수 있다. 또한, 상기 제1 홀(107)의 단부는 워드 라인 컷팅 부위의 단부와 일부 오버랩될 수 있다.
상기 제1 개구부(106)는 상기 제2 영역(R2) 내에서 상기 제1 방향으로 연장되는 형상을 가질 수 있다. 상기 제1 개구부(106)는 상기 예비 계단형 몰드 구조물의 제1 방향의 끝부분까지 연장되지 않을 수 있다.
상기 제1 개구부(106)는 상기 그라운드 선택 라인이 형성될 부위 내에 위치할 수 있다. 즉, 상기 제1 개구부(106)는 상기 워드 라인 컷팅 영역의 상기 제2 방향의 사이에 위치하며, 상기 워드 라인 컷팅 영역과 평행하게 배치될 수 있다. 예시적인 실시예에서, 하나의 셀 블록 영역 내에는 2개의 제1 개구부(106)가 형성될 수 있다.
예시적인 실시예에서, 상기 제1 개구부(106)에서 상기 제1 영역(R1)으로부터 가장 멀게 위치하는 제1 단부는 상기 제2 영역의 워드 라인 컷팅 영역의 일단부와 나란하지 않을 수 있다. 즉, 상기 제1 단부는 상기 워드 라인 컷팅 영역의 일 단부보다 상기 제1 영역(R1)과 더 가깝게 위치할 수 있다.
도 5에 도시된 것과 같이, 상기 제1 개구부(106)가 형성된 부위의 단면도에는 상기 예비 제1 희생막 패턴(104a)이 보이지 않을 수 있다. 도 6에 도시된 것과 같이, 상기 제1 개구부(106) 사이의 예비 제1 희생막 패턴들(104a)은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 예시적인 실시예에서, 상기 2개의 라인들 중 1개의 라인 내에 상기 제1 홀(107)이 구비될 수 있다.
예시적인 실시예에서, 상기 제1 개구부(106) 사이의 라인 형상의 예비 제1 희생막 패턴(104a)의 상기 제2 방향의 폭은 상기 워드 라인 컷팅 영역의 상기 제2 방향의 폭보다 넓을 수 있다.
도 7을 참조하면, 상기 예비 제1 희생막 패턴(104a) 및 예비 제1 하부 절연막(102)을 덮는 예비 제2 하부 절연막(105)을 형성한다.
상기 하부 절연막(106) 상에 예비 제2 희생막(108) 및 예비 제1 절연막(110)을 교대로 반복하여 형성할 수 있다. 상기 예비 제2 희생막(108) 및 예비 제1 절연막(110)의 적층 개수는 한정되지 않는다.
예시적인 실시예에서, 상기 예비 제2 하부 절연막(105)은 상기 예비 제1 희생막 패턴(104a) 및 예비 제1 하부 절연막(102) 상에 절연막을 형성하고, 상기 절연막의 상부면을 평탄화함으로써 형성할 수 있다. 그러므로, 상기 예비 제2 하부 절연막(105)의 상부면은 평탄할 수 있다. 상기 예비 제2 하부 절연막(105)은 상기 제1 개구부(106) 및 제1 홀(107) 내부를 채울 수 있다. 상기 예비 제2 하부 절연막(105)은 상기 예비 제1 하부 절연막(102)과 실질적으로 동일한 물질, 예를들어 실리콘 산화물을 포함할 수 있다.
상기 예비 제2 희생막(108)은 상기 예비 제1 희생막 패턴(104a)과 실질적으로 동일한 물질, 예를들어, 실리콘 질화물을 포함할 수 있다. 상기 예비 제1 절연막(110)은 상기 예비 제1 및 제2 하부 절연막들(102, 105)과 실질적으로 동일한 물질, 예를들어 실리콘 산화물을 포함할 수 있다. 상기 예비 제2 희생막(108)은 워드 라인들 및 스트링 선택 라인을 성형하기 위하여 제공될 수 있다.
예시적인 실시예에서, 상기 예비 제2 하부 절연막(105)의 두께는 상기 예비 제1 절연막(110)의 두께보다 더 두꺼울 수 있다. 또한, 최상부에 위치하는 상기 예비 제1 절연막(110)의 두께는 그 아래에 위치하는 상기 예비 제1 절연막들(110)의 두께보다 더 두꺼울 수 있다.
도 8 및 도 9를 참조하면, 상기 제2 영역(R2)에 위치하는 상기 예비 제1 절연막들(110), 예비 제2 희생막들(108), 예비 제2 하부 절연막(105), 예비 제1 희생막 패턴(104a) 및 예비 제1 하부 절연막(102)을 단계적으로 반복 식각함으로써, 예비 계단형 몰드 구조물(112)을 형성한다. 상기 예비 계단형 몰드 구조물은 제1 절연막들(110a), 제2 희생막들(108a), 제2 하부 절연막(105a), 예비 제1 희생막 패턴(104a) 및 제1 하부 절연막(102a)을 포함할 수 있다.
상기 제2 영역(R2)에서, 상기 예비 계단형 몰드 구조물(112)은 제1 방향으로 계단 형상을 갖고, 제2 방향으로도 계단 형상을 가질 수 있다. 일 예로, 도시된 것과 같이, 상기 제1 방향으로 1층의 계단 내에는 4층의 제2 희생막들(108a)이 포함될 수 있다. 또한, 도시되지는 않았지만, 상기 제2 희생막들(108a)은 상기 제2 방향으로 4층의 계단이 포함될 수 있다. 상기 제1 및 제2 방향으로 계단의 층수는 한정되지 않을 수 있다.
상기 예비 제1 희생막 패턴(104a) 및 제2 희생막들(108a)은 후속 공정을 통해 제거되어 게이트 패턴들이 형성되기 위한 공간을 제공할 수 있다. 상기 게이트 패턴들은 그라운드 선택 라인, 워드 라인들 및 스트링 선택 라인으로 제공될 수 있다. 예시적인 실시예에서, 후속 공정을 통해, 상기 예비 제1 희생막 패턴(104a)은 그라운드 선택 라인으로 대체될 수 있고, 최상부에 형성되는 적어도 하나의 제2 희생막은 스트링 선택 라인으로 대체될 수 있다. 또한, 상기 그라운드 선택 라인 및 스트링 선택 라인으로 제공되기 위한 희생막들 사이에 위치하는 상기 제2 희생막들은 워드 라인들로 대체될 수 있다. 도시하지는 않았지만, 상기 예비 제1 희생막 패턴(104a)은 2층 이상이 구비될 수 있으며, 이 경우, 상기 그라운드 선택 라인은 2개 이상 형성될 수 있다.
이하에서는, 하나의 스트링 내에 그라운드 선택 라인 1개와 스트링 선택 라인이 2개 구비되고, 상기 그라운드 선택 라인 및 스트링 선택 라인사이에 워드 라인들이 구비되는 것에 한하여 설명하지만, 이에 한정되지는 않는다.
도 9에 도시된 것과 같이, 최하부에 위치하는 상기 예비 제1 희생막 패턴(104a)만이 제1 홀(107) 및 제1 개구부(106)를 포함할 수 있다. 그러나, 상기 예비 제1 희생막 패턴(104a) 상에 형성되는 제2 희생막들(108a)에는 상기 제1 홀(107) 및 제1 개구부(106)가 포함되지 않을 수 있다.
도 10을 참조하면, 상기 예비 계단형 몰드 구조물(112)을 덮는 제1 층간 절연막(120)을 형성할 수 있다. 또한, 상기 제1 층간 절연막(120) 상에 제2 층간 절연막(122)을 형성할 수 있다.
구체적으로, 상기 예비 계단형 몰드 구조물(112)을 완전하게 덮도록 제1 층간 절연막(120)을 형성하고, 상기 제1 층간 절연막(120)의 상부면을 평탄화한다. 예시적인 실시예에서, 상기 제1 층간 절연막(120)의 상부면은 상기 예비 계단형 몰드 구조물(112)의 상부면과 실질적으로 동일한 평면에 위치할 수 있다. 상기 제1 층간 절연막(120) 상에 상기 제2 층간 절연막(122)을 형성한다. 따라서, 상기 제2 층간 절연막(122)은 평탄한 상부면을 가질 수 있다.
상기 제1 및 제2 층간 절연막들(120, 122)은 실리콘 산화물과 같은 절연 물질을 사용하여 형성할 수 있다.
도 11 및 도 12를 참조하면, 상기 예비 계단형 몰드 구조물(112), 제1 및 제2 층간 절연막들(120, 122)을 이방성으로 식각하여 기판(100) 표면을 노출하는 제1 및 제2 채널홀들(128, 130)을 각각 형성한다. 상기 제1 영역(R1)에는 상기 제1 채널홀들(128)이 형성되고, 상기 제2 영역(R2)에는 제2 채널홀들(130)이 형성될 수 있다. 후속 공정을 통해, 상기 제1 채널홀(128) 내부에는 실재 셀로 사용되는 제1 채널 구조물이 형성되고, 상기 제2 채널홀(130) 내부에는 실재 셀로는 사용되지 않는 제2 채널 구조물이 형성될 수 있다. 상기 제2 채널 구조물은 후속 공정에서 몰드 구조물을 지지하는 지지대로써 제공될 수 있다.
도 12에 도시된 것과 같이, 상기 제2 채널홀들(130)은 상기 예비 제1 희생막 패턴(104a)에 포함되어 있는 제1 개구부(106) 내부에 배치될 수 있다. 즉, 상기 제2 채널홀들(130)은 상기 예비 제1 희생막 패턴(104a)을 관통하지 않을 수 있다. 따라서, 상기 제2 채널홀들(130)에 의해 상기 예비 제1 희생막 패턴(104a)이 노출되지 않을 수 있다.
그러나, 상기 제2 채널홀들(130)에 의해 상기 제2 희생막들(108a)이 노출될 수 있다. 또한, 상기 제1 영역(R1)의 예비 제1 희생막 패턴(104a)에는 상기 제1 개구부(106)가 구비되지 않으므로, 상기 제1 채널홀들(128)은 상기 예비 제1 희생막 패턴(104a) 및 제2 희생막들(108a)을 관통할 수 있다. 즉, 상기 제1 채널홀들(128)에 의해 상기 예비 제1 희생막 패턴(104a) 및 제2 희생막들(108a)이 노출될 수 있다.
상기 제1 채널홀들(128)과 제2 채널홀들(130)은 서로 다른 배치 밀도를 가질 수 있다. 예시적인 실시예에서, 상기 제1 채널홀들(128)은 제1 배치 밀도를 갖고, 상기 제2 채널홀들(130)은 상기 제1 배치 밀도보다 낮은 제2 배치 밀도를 가질 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 채널홀들(128, 130)은 상부로부터 하부로 갈수록 내부 폭이 좁아지도록 측벽 경사를 가질 수 있다.
상기 제1 및 제2 채널홀들(128, 130)의 배치 밀도 차이로 인해, 상기 식각 공정에서 식각 로딩이 다르게 발생될 수 있다. 그러므로, 상기 제1 및 제2 채널홀들(128, 130)의 형상이 다소 다를 수 있다.
예시적인 실시예에서, 상기 제1 채널홀(128)은 제1 폭을 갖고, 상기 제2 채널홀(130)은 상기 제1 폭과 동일하거나 상기 제1 폭보다 넓은 제2 폭을 가질 수 있다.
상기 제1 및 제2 채널홀들(128, 130)의 저면은 상기 기판(100) 표면에 위치하거나 또는 상기 기판(100) 표면보다 아래에 위치할 수 있다. 상기 제1 및 제2 채널홀들(128, 130)의 저면은 서로 동일하거나 또는 서로 다른 평면에 위치할 수 있다. 예시적인 실시예에서, 상기 제1 채널홀(128)의 저면은 상기 제2 채널홀(130)의 저면과 동일하거나 또는 상기 제1 채널홀(128)의 저면보다 더 높게 위치할 수 있다.
도 13을 참조하면, 상기 제1 및 제2 채널홀들(128, 130)에 의해 노출되는 상기 기판(100)의 표면 상에 선택적 에피택셜 성장 공정을 수행한다. 따라서, 상기 제1 채널홀(128) 내부에는 제1 반도체 패턴(132)이 형성되고, 상기 제2 채널홀(130) 내부에는 제2 반도체 패턴(134)이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 선택적 에피택시얼 성장(SEG) 공정은 실리콘 소스 가스, 식각 가스 및 캐리어 가스를 기판(100) 상으로 공급하여 수행될 수 있다. 상기 선택적 에피택시얼 성장(SEG) 공정은 상기 실리콘 소스 가스로서 예를 들어, 실란(SiH4) 가스, 다이실란(Si2H6) 가스, 디클로로실란(SiH2Cl2) 가스 등을 사용할 수 있고, 상기 식각 가스로서 염화수소(HCl) 가스를 사용할 수 있고, 상기 캐리어 가스로서 수소(H2) 가스를 사용할 수 있다. 이에 따라, 각 제1 및 제2 반도체 패턴은 단결정의 실리콘으로 형성될 수 있다.
상기 제1 반도체 패턴(132)은 그라운드 선택 트랜지스터의 채널 영역으로 제공될 수 있다. 그러므로, 상기 제1 반도체 패턴(132)은 그 상부면이 상기 예비 제1 희생막 패턴(104a)의 상부면보다 높게 위치하도록 형성될 수 있다. 또한, 상기 제1 반도체 패턴(132)의 상부면은 최하부에 위치하는 제2 희생막(108a)의 저면보다는 낮게 배치될 수 있다.
상기 제2 반도체 패턴(134)의 상부면은 최하부에 위치하는 제2 희생막(108a)의 저면보다는 낮게 배치될 수 있다. 상기 제2 반도체 패턴(134)은 상기 예비 제1 희생막 패턴(104a)과 접촉되는 부위가 없을 수 있다.
상기 제1 및 제2 채널홀들(128, 130)의 내부폭과 상기 제1 및 제2 채널홀들(128, 130)의 저면의 위치 등에 따라, 상기 선택적 에피택셜 성장 공정에 의해 형성되는 제1 및 제2 반도체 패턴들(132, 134)의 높이가 달라질 수 있다. 예시적인 실시예에서, 상기 제2 반도체 패턴(134)의 상부면은 상기 제1 반도체 패턴(132)의 상부면과 동일한 평면에 위치하거나 더 낮을 수 있다.
일 예로, 상기 제2 채널홀(130)의 내부폭이 상기 제1 채널홀(128)의 내부폭 보다 넓을 경우에는, 상기 제2 반도체 패턴(134)의 상부면은 상기 제1 반도체 패턴(132)의 상부면보다 더 낮을 수 있다. 또한, 상기 제2 채널홀(130)의 저면이 상기 제1 채널홀(128)의 저면보다 더 낮게 위치하는 경우, 상기 제2 반도체 패턴(134)의 상부면은 상기 제1 반도체 패턴(132)의 상부면보다 더 낮을 수 있다.
설명한 것과 같이, 상기 예비 제1 희생막 패턴(104a)은 후속 공정을 통해 그라운드 선택 라인으로 대체될 수 있다. 그런데, 상기 제2 반도체 패턴(134)의 상부면이 상기 예비 제1 희생막 패턴(104a)과 접하지 않기 때문에, 후속 공정에서 상기 제2 반도체 패턴(134)과 그라운드 선택 라인은 서로 전기적으로 연결되지 않을 수 있다. 그러므로, 상기 제1 영역에 형성되는 메모리 셀들을 동작시켰을 때 상기 제2 반도체 패턴(134)과 그라운드 선택 라인 사이에 기인하는 누설 전류가 발생되지 않을 수 있다. 그러므로, 상기 제2 반도체 패턴(134)의 상부면의 위치에 따른 전기적인 불량이 발생되지 않을w 수 있다.
도 14를 참조하면, 상기 제1 반도체 패턴(132) 상에 상기 제1 채널홀(128) 내부를 채우는 제1 채널 구조물(136)을 형성하고, 상기 제2 반도체 패턴(134) 상에 상기 제2 채널홀(130) 내부에 제2 채널 구조물(138)을 형성한다.
상기 제1 채널 구조물(136)은 제1 유전막 구조물(136a), 제1 채널(136b), 제1 매립 절연 패턴(136c) 및 제1 패드 패턴(136d)을 포함할 수 있다. 상기 제2 채널 구조물(138)은 제2 유전막 구조물(138a), 제2 채널(138b), 제2 매립 절연 패턴(138c) 및 제2 패드 패턴(138d)을 포함할 수 있다. 상기 제1 및 제2 채널 구조물들(136, 138)은 동일한 공정을 통해 형성되므로 동일한 적층 구조를 가질 수 있다.
상기 제1 및 제2 유전막 구조물(136a, 138a)은 터널 절연막, 전하 저장막 및 블록킹 절연막을 포함할 수 있다. 상기 제1 및 제2 채널(136b, 138b)은 예를들어, 폴리실리콘을 포함할 수 있다. 상기 제1 및 제2 매립 패턴(136c, 138c)은 예를들어, 실리콘 산화물을 포함할 수 있다. 상기 제1 및 제2 패드 패턴(136d, 138d)은 예를들어, 폴리실리콘을 포함할 수 있다.
도 15를 참조하면, 상기 스트링 선택 라인으로 제공되는 제2 희생막(108a)의 일부분을 식각하여 제2 개구부(140)를 형성할 수 있다. 상기 식각 공정은 각 스트링별로 스트링 선택 라인을 형성하기 위하여 상부에 위치하는 제2 희생막(108a)의 일부를 절단하는 공정일 수 있다. 예를들어, 최상부에 위치하는 1개 또는 2개의 제2 희생막(108a)을 식각하여 상기 제2 개구부(140)를 형성할 수 있다.
상기 제2 개구부(140)는 상기 제1 영역(R1)으로부터 상기 제2 영역(R2)의 일부분까지 제1 방향으로 연장될 수 있다. 또한, 상기 제2 개구부(140)는 셀 블록 영역의 중간 부위에 위치할 수 있다.
도 16 또는 17을 참조하면, 셀 블록을 구분하기 위하여 상기 예비 계단형 몰드 구조물(112)의 상부로부터 하부까지 식각하는 워드 라인 컷팅 공정을 수행함으로써, 상기 제1 방향으로 연장되는 제3 개구부(142a) 및 제4 개구부(142b)를 형성할 수 있다. 상기 제3 및 제4 개구부들(142a, 142b)의 저면에는 상기 기판(100) 표면이 노출될 수 있다. 상기 제3 및 제4 개구부들(142a, 142b)은 상기 워드 라인 컷팅 영역에 해당될 수 있다.
상기 식각 공정에 의해, 상기 예비 계단형 몰드 구조물(112)은 서로 이격된 계단형 몰드 구조물들로 형성될 수 있다. 상기 제3 및 제4 개구부들(142a, 142b)에 의해 구분되는 각각의 계단형 몰드 구조물은 하나의 셀 블록 영역(147)으로 제공될 수 있다. 또한, 상기 식각 공정에 의해 상기 예비 제1 희생막 패턴(104a)의 일부분이 식각되어 제1 희생막 패턴(104b)이 형성될 수 있다.
상기 제3 및 제4 개구부들(142a, 142b)은 상기 제1 방향으로 서로 이격되면서 상기 제1 방향으로 일렬 배치될 수 있다. 상기 제3 및 제4 개구부들(142a, 142b)의 사이에 상기 제1 홀(107)이 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 개구부(142a)는 상기 제1 영역(R1) 및 상기 제2 영역(R2)의 일부까지 연장될 수 있다. 이 때, 상기 제2 영역(R2)에 위치하는 상기 제3 개구부(142a)의 일 단부는 상기 예비 제1 희생막 패턴(104a)의 상기 제1 홀(107) 내에 위치하도록 할 수 있다. 따라서, 상기 제3 개구부(142a)의 일 단부는 상기 제1 홀(107)의 일 단부와 오버랩될 수 있다.
예시적인 실시예들에 있어서, 상기 제4 개구부(142b)는 상기 제3 개구부(142a)와 제1 방향으로 이격되면서 상기 제2 영역(R2)의 예비 계단형 몰드 구조물에 형성될 수 있다. 이 때, 상기 제4 개구부(142b)의 일 단부는 상기 예비 제1 희생막 패턴(104a)의 상기 제1 홀(107) 내에 위치하도록 할 수 있다. 따라서, 상기 제4 개구부(142b)의 일 단부는 상기 제1 홀(107a)의 일 단부와 오버랩될 수 있다.
예시적인 실시예에서, 상기 제4 개구부(142b)는 상기 예비 계단형 몰드 구조물(112)의 제1 방향의 끝부분까지 연장될 수 있다.
상기 제1 희생막 패턴(104b)에 형성된 상기 제1 홀(107), 제3 및 제4 개구부들(142a, 142b)은 서로 연통하여 제1 방향으로 연장되는 하나의 트렌치로 제공될 수 있다. 따라서, 상기 제1 희생막 패턴(104b)은 서로 분리된 형상을 가질 수 있다. 반면에, 상기 제2 희생막들(108a)에는 상기 제1 홀들(107)이 형성되어 있지 않기 때문에, 상기 제2 희생막들(108a)은 상기 제3 및 제4 개구부들(142a, 142b) 사이 부위에서 서로 연결되는 형상을 가질 수 있다.
예시적인 실시예에서, 도 16에 도시된 것과 같이, 상기 식각 공정을 수행할 때 상기 예비 계단형 몰드 구조물의 일부분을 상부로부터 하부까지 식각하여 제5 개구부(142c)를 더 형성할 수 있다. 상기 제5 개구부는 상기 제2 개구부(140)와 상기 제1 방향으로 이격되고, 상기 제1 방향으로 연장되고, 상기 제2 영역(R2)의 예비 계단형 몰드 구조물(112)에 위치할 수 있다. 상기 제5 개구부(142c)의 저면에는 상기 기판(100) 표면이 노출될 수 있다. 상기 제5 개구부(142c)는 상기 제2 영역의 예비 계단형 몰드 구조물(112)을 추가적으로 절단하기 위하여 제공되는 더미 컷팅 영역일 수 있다. 상기 제5 개구부(142c)와 상기 제2 개구부(140)가 서로 이격되어 있으므로, 상기 제1 희생막 패턴(104b)은 상기 이격된 부위에서 연결될 수 있고, 상기 제2 희생막(108a)도 상기 이격된 부위에서 연결될 수 있다. 상기 제5 개구부(142c)는 상기 예비 계단형 몰드 구조물(112)의 제1 방향의 끝부분까지 연장되지 않을 수 있다. 따라서, 각 셀 블록 영역 상의 계단형 몰드 구조물에서 상기 제1 희생막 패턴(104b)의 제1 방향의 끝부분은 서로 연결될 수 있다.
일부 실시예에서, 도 17에 도시된 것과 같이, 상기 제5 개구부(142c)가 형성하지 않을 수도 있다.
도 18을 참조하면, 상기 제1 내지 제5 개구부들(106, 140, 142a, 142b, 142c) 및 제1 홀(107)에 의해 노출된 제1 희생막 패턴(104b) 및 제2 희생막(108a)을 제거할 수 있다. 예시적인 실시예들에 따르면, 제1 희생막 패턴(104b) 및 제2 희생막(108a)은 등방성 식각 공정을 통해 제거될 수 있다.
상기 제1 희생막 패턴(104b) 및 제2 희생막(108a)이 제거됨에 따라, 각 층의 절연막들(102a, 105a, 110a) 사이에 갭이 형성될 수 있다. 상기 각 층의 갭 내부에 도전 물질을 채워넣음으로써 게이트 패턴들(144, 146)을 형성할 수 있다. 즉, 각 층의 제1 희생막 패턴(104b) 및 제2 희생막(108a)들은 게이트 패턴들(144, 146, 158)로 각각 치환될 수 있다. 예시적인 실시예들에 따르면, 상기 게이트 패턴(144, 146, 168)은 금속 또는 금속 질화물을 사용하여 형성될 수 있다.
상기 공정에 의해, 절연막들(102a, 105a, 110a) 및 게이트 패턴(144, 146, 168)이 반복 적층되는 도전 패턴 구조물(150)이 형성될 수 있다.
설명한 것과 같이, 최하부의 게이트 패턴(144)은 그라운드 선택 라인으로 제공되고, 최상부의 2개의 게이트 패턴(148)은 스트링 선택 라인으로 제공되고, 상기 그라운드 선택 라인과 스트링 선택 라인 사이의 게이트 패턴(146)은 워드 라인으로 제공될 수 있다.
예시적인 실시예에서, 도 2에 도시된 것과 같이, 상기 제2 영역(R2)의 각 셀 블록에 형성되는 그라운드 선택 라인(144)은 상기 제1 방향으로 연장되고 서로 평행하게 배치되는 2개의 상기 제1 개구부(106)를 포함할 수 있다. 예시적인 실시예에서, 상기 제1 개구부(106)는 상기 제4 개구부(142b) 및 제5 개구부(142c) 사이에 배치될 수 있다. 상기 제1 개구부(106) 내부에는 상기 제2 채널 구조물들(138)이 각각 배치될 수 있다.
일부 실시예에서, 도 3에 도시된 것과 같이, 상기 그라운드 선택 라인(144)은 각 셀 블록을 정의하는 제4 개구부들(142b) 사이에 2개의 상기 제1 개구부(106)들이 포함될 수 있다. 상기 제1 개구부들(106) 사이에는 제5 개구부(142c)가 형성되지 않을 수 있다.
상기 제2 영역(R2)의 그라운드 선택 라인(144)은 상기 제1 개구부(106) 양 측의 라인을 통해, 상기 제1 영역(R1)의 그라운드 선택 라인(144)과 전기적으로 연결될 수 있다. 그러나, 상기 그라운드 선택 라인(144)과 상기 제2 반도체 패턴(134)은 서로 접촉하지 않으므로 상기 제2 반도체 패턴(134)의 위치에 따른 동작 불량이 발생되지 않을 수 있다.
도 19 및 20은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 단면도 및 평면도이다. 도 21은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 19 및 20을 참조로 설명한 수직형 반도체 소자는 그라운드 선택 라인의 형상을 제외하고는 도 1 및 도 2를 참조로 설명한 수직형 반도체 소자와 실질적으로 동일하다. 그러므로, 그라운드 선택 라인에 대해 주로 설명한다.
도 19 및 20을 참조하면, 제1 영역(R1) 및 제2 영역(R2)이 구분된 기판(100)이 구비될 수 있다. 상기 제1 영역(R1)은 메모리 셀들이 형성되는 셀 영역(C)과 더미 셀들이 형성되는 더미 셀 영역(D)을 포함할 수 있다. 상기 더미 셀 영역(D)은 상기 제1 영역(R1)의 가장자리에 해당할 수 있다. 예를들어, 상기 제1 영역(R1)의 가장자리에 위치하는 셀들은 실질적으로 동작되지 않는 더미 셀들일 수 있다. 상기 제2 영역(R2)은 상기 메모리 셀들과 전기적으로 연결되는 배선들이 형성되는 배선 영역일 수 있다. 상기 제2 영역(R2)은 상기 제1 영역(R1)의 가장자리와 접하고, 상기 제1 영역(R1)을 둘러싸는 형상을 가질 수 있다.
상기 기판(100) 상에는 도전 패턴 구조물(150)이 구비될 수 있다. 상기 도전 패턴 구조물(150)은 상기 그라운드 선택 라인(144a)을 제외하고는 도 1 및 도 2를 참조로 설명한 것과 실질적으로 동일하다. 그러므로, 상기 도전 패턴 구조물(150)은 상기 제1 내지 제5 개구부들(106a, 140, 142a, 142b, 142c)을 포함할 수 있다.
상기 제1 영역(R1) 내의 더미 셀 영역(C)에 형성되는 그라운드 선택 라인은 제6 개구부(106b)를 포함할 수 있다. 상기 제6 개구부(106b) 내부에는 절연막이 채워질 수 있다.
상기 제1 영역(R1)내의 셀 영역(C)의 도전 패턴 구조물(150)을 관통하여 상기 제1 채널 구조물(136)이 구비될 수 있다. 상기 제1 영역(R1)내의 더미 셀 영역(D)의 도전 패턴 구조물(150)을 관통하여 상기 제1 더미 채널 구조물(137)이 구비될 수 있다. 상기 제2 영역(R2)의 도전 패턴 구조물(150)을 관통하여 상기 제2 채널 구조물(138)을 형성할 수 있다.
상기 제1 더미 채널 구조물(137)은 제1 더미 유전막 구조물(137a), 제1 더미 채널(137b), 제1 더미 매립 절연 패턴(137c) 및 제1 더미 패드 패턴(137d)을 포함할 수 있다. 상기 제1 더미 채널 구조물(137)의 하부에는 반도체 패턴(132a)이 구비될 수 있다.
상기 제1 더미 채널 구조물(137)은 상기 제6 개구부(106b) 내부에 위치할 수 있다. 따라서, 상기 제1 더미 채널 구조물(137)은 상기 그라운드 선택 라인(144a)과 접촉되지 않을 수 있다. 즉, 상기 더미 채널 구조물(137) 하부의 반도체 패턴(132a)은 상기 그라운드 선택 라인(144a)과 접촉되지 않을 수 있다. 상기 반도체 패턴의 측벽은 최하부 워드 라인의 절연막과 접할 수 있다.
그러므로, 상기 제1 영역(R1)에 형성되는 메모리 셀들을 동작시켰을 때, 상기 더미 채널 구조물(137)의 하부의 반도체 패턴(132a)과 그라운드 선택 라인(144a) 사이에 기인하는 누설 전류가 발생되지 않을 수 있다.
한편, 상기 제2 영역(R2)에 형성되는 그라운드 선택 라인(144)은 도 1을 참조로 설명한 것과 실질적으로 동일할 수 있다. 즉, 상기 제2 영역에 형성되는 그라운드 선택 라인(144a)은 상기 제1 방향으로 연장되고 서로 평행하게 배치되는 2개의 제1 개구부(106a)를 포함할 수 있다. 또한, 상기 제2 영역(R2)에 형성되는 각 도전 패턴 구조물(150) 내의 그라운드 선택 라인(144a)은 상기 제3 및 제4 개구부들(142a, 142b)의 제1 방향으로 사이에 제1 홀(107)을 포함할 수 있다.
일부 실시예에서, 도 21을 참조하면, 상기 도전 패턴 구조물(150)은 상기 제5 개구부를 포함하지 않을 수 있다. 즉, 상기 도전 패턴 구조물은 더미 컷팅 영역이 구비되지 않을 수 있다.
도 22 내지 도 24는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도들 및 평면도들이다.
도 22 및 23을 참조하면, 제1 및 제2 영역을 포함하는 기판(100) 상에 예비 제1 하부 절연막(102) 및 제1 희생막을 형성한다. 상기 제1 희생막 상에 식각 마스크를 형성하고, 상기 식각 마스크를 이용하여 상기 제1 희생막을 식각하여 예비 제1 희생막 패턴(104a)을 형성한다.
상기 식각 공정에서, 상기 제1 영역(R1)의 더미 셀 영역에 위치하는 제1 희생막(104)이 제거되어 제6 개구부(106b)가 형성될 수 있다. 또한, 상기 제2 영역(R2)에 위치하는 제1 희생막(104)에는 제1 홀(107) 및 제1 개구부(106a)가 각각 형성될 수 있다. 한편, 상기 제1 영역(R1)의 셀 영역에 위치하는 제1 희생막은 제거되지 않을 수 있다.
이 후, 도 7 내지 도 10을 참조로 설명한 공정을 동일하게 수행한다. 따라서, 예비 계단형 몰드 구조물과 제1 및 제2 층간 절연막들을 형성할 수 있다.
도 24를 참조하면, 상기 예비 계단형 몰드 구조물, 제1 및 제2 층간 절연막들을 이방성으로 식각하여 기판(100) 표면을 노출하는 제1 채널홀(128a), 제1 더미 채널홀(128b) 및 제2 채널홀들(130)을 각각 형성한다.
상기 제1 영역(R1) 내의 셀 영역(C)에는 상기 제1 채널홀들(128a)이 형성되고, 상기 제1 영역(R1) 내의 더미 셀 영역(D)에는 상기 제1 더미 채널홀(128b)이 형성될 수 있다. 또한, 상기 제2 영역(R2)에는 제2 채널홀들(130)이 형성될 수 있다.
도시된 것과 같이, 상기 제1 더미 채널홀(128b)은 상기 예비 제1 희생막 패턴(104a)에 포함되어 있는 제6 개구부(106b)의 내부에 배치될 수 있다. 상기 제2 채널홀들(130)은 상기 예비 제1 희생막 패턴(104a)에 포함되어 있는 제1 개구부(106a) 내부에 배치될 수 있다. 즉, 상기 제1 더미 채널홀(128b) 및 제2 채널홀들(130)은 상기 예비 제1 희생막 패턴(104a)을 관통하지 않을 수 있다. 따라서, 상기 제1 더미 채널홀(128b) 및 제2 채널홀들(130)에 의해 상기 예비 제1 희생막 패턴(104a)이 노출되지 않을 수 있다.
이 후, 도 14 내지 도 18을 참조로 설명한 것과 실질적으로 동일한 공정을 수행한다. 따라서, 도 20 또는 도 21에 도시된 수직형 반도체 소자를 형성할 수 있다.
상기 수직형 반도체 소자는 상기 그라운드 선택 라인과 제2 채널 구조물 및 제1 더미 채널 구조물 하부의 반도체 패턴이 서로 접촉하지 않으므로, 상기 그라운드 선택 라인과 상기 반도체 패턴들에 기인하는 누설 전류 불량이 감소될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 예시적인 실시예들에 따른 방법에 의해 수직형 반도체 소자를 제조할 수 있다.
100 : 기판 102 : 제1 하부 절연막
104a : 예비 제1 희생막 패턴 106 : 제1 개구부
107 : 제1 홀 105 : 제2 하부 절연막
108 : 제2 희생막 110 : 제1 절연막
112 : 예비 계단형 몰드 구조물 120 : 제1 층간 절연막
122 : 제2 층간 절연막 128, 128a : 제1 채널홀
130 : 제2 채널홀 128b : 제1 더미 채널홀
132 : 제1 반도체 패턴 132a : 반도체 패턴
134 : 제2 반도체 패턴 140 : 제2 개구부
142a : 제3 개구부 142b : 제4 개구부
142c : 제5 개구부 144, 144a : 그라운드 선택 라인
148 : 스트링 선택 라인 146 : 워드 라인

Claims (10)

  1. 제1 영역 및 제2 영역의 기판 상에, 상기 기판에 수평한 제1 방향으로 연장되는 제1 게이트 패턴이 구비되고, 상기 제2 영역에 형성되는 제1 게이트 패턴에는 제1 개구부를 포함하고;
    상기 제1 게이트 패턴 상에 서로 이격되면서 적층되고, 상기 제1 방향으로 연장되고, 상기 제2 영역에서는 계단 형상을 갖는 제2 게이트 패턴들;
    상기 복수의 제2 게이트 패턴들 및 상기 제1 게이트 패턴을 관통하여 상기 제1 영역의 기판을 노출하는 제1 채널홀;
    상기 제1 채널홀의 하부에 구비되는 제1 반도체 패턴;
    상기 복수의 제2 게이트 패턴들을 관통하고, 평면도에서 볼 때 상기 제1 게이트 패턴에 포함되는 제1 개구부 내부에 배치되고, 상기 제2 영역의 기판을 노출하는 제2 채널홀; 및
    상기 제2 채널홀의 하부에 구비되고, 상기 제1 게이트 패턴과 접촉하지 않는 제2 반도체 패턴을 포함하고,
    평면도에서 볼 때 상기 제1 개구부는 상기 제2 채널홀보다 더 큰 영역을 갖고,
    상기 제1 개구부는 상기 제2 영역 내에 형성되고,
    상기 제2 채널홀은 상기 제2 게이트 패턴들에서 최하부의 제2 게이트 패턴 아래에 위치하는 상기 제1 개구부를 관통하는 수직형 반도체 소자.
  2. 제1항에 있어서, 상기 제1 반도체 패턴의 측벽은 상기 제1 게이트 패턴과 접하는 수직형 반도체 소자.
  3. 제1항에 있어서, 상기 제1 게이트 패턴 및 제2 게이트 패턴들 사이에는 절연막이 개재되고, 상기 제2 반도체 패턴의 측벽은 최하부 제2 게이트 패턴 아래에 위치하는 절연막과 접하는 수직형 반도체 소자.
  4. 제1항에 있어서, 상기 제1 반도체 패턴 상에는 상기 제1 채널홀을 채우는 제1 채널 구조물이 구비되고, 상기 제2 반도체 패턴 상에는 상기 제2 채널홀을 채우는 제2 채널 구조물이 구비되는 수직형 반도체 소자.
  5. 제1항에 있어서, 상기 제1 영역의 기판은 셀 영역 및 더미 셀 영역을 포함하고, 상기 더미 셀 영역에 형성되는 제1 게이트 패턴에는 제2 개구부를 포함하는 수직형 반도체 소자.
  6. 제5항에 있어서, 상기 복수의 제2 게이트 패턴들 및 상기 제1 게이트 패턴을 관통하고 상기 제2 개구부 내부에 배치되고 상기 더미 셀 영역의 기판을 노출하는 제1 더미 채널홀을 더 포함하고, 상기 제1 더미 채널홀의 하부에는 반도체 패턴이 구비되는 수직형 반도체 소자.
  7. 제1항에 있어서, 상기 제2 반도체 패턴의 상부면은 상기 제1 반도체 패턴의 상부면과 동일한 평면 상에 있거나 또는 상기 제1 반도체 패턴의 상부면보다 낮게 위치하는 수직형 반도체 소자.
  8. 제1항에 있어서, 상기 제2 반도체 패턴의 내부 폭은 상기 제1 반도체 패턴의 내부 폭과 동일하거나 또는 상기 제1 반도체 패턴의 내부 폭보다 더 큰 수직형 반도체 소자.
  9. 제1 영역 및 제2 영역의 기판 상에, 제1 게이트 패턴 및 그 상부에 복수의 제2 게이트 패턴들이 상기 기판 표면과 수직한 방향으로 적층된 도전 패턴 구조물;
    상기 복수의 제2 게이트 패턴들 및 상기 제1 게이트 패턴을 관통하여 상기 제1 영역의 기판을 노출하는 제1 채널홀;
    상기 제1 채널홀의 하부에 구비되고 상기 제1 게이트 패턴과 접촉하는 제1 반도체 패턴;
    상기 복수의 제2 게이트 패턴들을 관통하고, 상기 제2 영역의 기판을 노출하는 제2 채널홀; 및
    상기 제2 채널홀의 하부에 구비되고 상기 제1 게이트 패턴과 접촉하지 않는 제2 반도체 패턴을 포함하는 수직형 반도체 소자.
  10. 제9항에 있어서, 상기 제2 영역에 형성되는 제1 게이트 패턴에는 제1 개구부를 포함하고, 상기 제2 반도체 패턴은 상기 제1 개구부 내부에 배치되는 수직형 반도체 소자.
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