KR20130076461A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents
비휘발성 메모리 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20130076461A KR20130076461A KR1020110145057A KR20110145057A KR20130076461A KR 20130076461 A KR20130076461 A KR 20130076461A KR 1020110145057 A KR1020110145057 A KR 1020110145057A KR 20110145057 A KR20110145057 A KR 20110145057A KR 20130076461 A KR20130076461 A KR 20130076461A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- memory device
- bit line
- nonvolatile memory
- common source
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 50
- 239000010410 layer Substances 0.000 claims abstract description 216
- 239000011229 interlayer Substances 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000000463 material Substances 0.000 claims description 37
- 238000004519 manufacturing process Methods 0.000 claims description 24
- 239000002184 metal Substances 0.000 claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 6
- 229910021332 silicide Inorganic materials 0.000 claims description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 239000004020 conductor Substances 0.000 description 10
- 150000004767 nitrides Chemical class 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 5
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 206010010144 Completed suicide Diseases 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- -1 that is Chemical compound 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 기술은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다. 본 기술에 따른 비휘발성 메모리 장치는, 기판과 수직한 방향으로 연장되는 채널층; 상기 채널층을 따라 교대로 적층된 복수의 층간 절연막 및 복수의 워드 라인; 상기 채널층 하단과 접속되며, 상기 워드 라인과 교차하는 방향으로 연장되는 비트 라인; 및 상기 채널층 상단과 접속되는 공통 소스층을 포함할 수 있다. 본 기술에 따르면, 비휘발성 메모리 장치의 소거(Erase) 특성을 향상시킴과 동시에 소스 저항을 감소시킬 수 있다.
Description
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 기판으로부터 수직 방향으로 복수의 메모리 셀이 적층되는 3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 플래시 메모리(Flash Memory) 등이 널리 이용되고 있다.
한편, 최근 반도체 기판 상에 단층으로 메모리 셀을 형성하는 2차원 구조의 비휘발성 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 반도체 기판으로부터 수직 방향으로 돌출된 채널층을 따라 복수의 메모리 셀을 형성하는 3차원 구조의 비휘발성 메모리 장치가 제안되었다. 구체적으로 보면, 이러한 3차원 구조의 비휘발성 메모리 장치는 크게 일자형 채널층을 갖는 구조와 U자형 채널층을 갖는 구조로 구분된다.
종래의 일자형 채널층을 갖는 구조의 경우 제조 공정이 상대적으로 단순하고 용이하지만, 실리콘 기판에 불순물을 주입하여 소스 라인을 형성하므로 후속 열처리 공정 등에 의해 도핑 프로파일(Profile)이 변화하여 소스 저항이 증가하는 문제가 있다. 한편, 금속과 같은 도전 물질로 소스 라인을 형성하여 저항을 감소시키는 방법이 제안된 바 있으나, 채널층 하부 소스 영역의 도핑 프로파일을 조절하는 것이 어렵다는 문제를 안고 있다. 이에 따라 GIDL(Gate Induced Drain Leakage) 전류를 충분히 확보하지 못하여 소거(Erase) 동작이 제대로 이루어지지 않을 수 있다.
한편, U자형 채널층을 갖는 구조의 경우 상기 문제점을 해결할 수는 있으나, 제조 공정이 복잡하고 공정 난이도가 높을 뿐만 아니라 채널 길이가 증가함에 따라 셀 전류가 감소하는 문제가 있다.
본 발명의 일 실시예는, 소거(Erase) 특성이 향상됨과 동시에 소스 저항이 감소된 비휘발성 메모리 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판과 수직한 방향으로 연장되는 채널층; 상기 채널층을 따라 교대로 적층된 복수의 층간 절연막 및 복수의 워드 라인; 상기 채널층 하단과 접속되며, 상기 워드 라인과 교차하는 방향으로 연장되는 비트 라인; 및 상기 채널층 상단과 접속되는 공통 소스층을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 일 방향으로 연장되는 비트 라인을 형성하는 단계; 상기 비트 라인 사이의 공간에 희생막을 형성하는 단계; 상기 비트 라인 및 상기 희생막 상에 복수의 제1 물질층 및 복수의 제2 물질층을 교대로 적층하는 단계; 상기 제1 물질층 및 상기 제2 물질층을 선택적으로 식각하여 상기 비트 라인을 노출시키는 홀을 형성하는 단계; 상기 홀 내에 채널층을 형성하는 단계; 상기 홀 양측의 상기 제1 물질층 및 상기 제2 물질층을 관통하는 트렌치를 형성하는 단계; 및 상기 채널층 상단과 접속되는 공통 소스층을 형성하는 단계를 포함할 수 있다.
본 기술에 따르면, 비휘발성 메모리 장치의 소거(Erase) 특성을 향상시킴과 동시에 소스 저항을 감소시킬 수 있다.
도 1a 내지 도 1j는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 사시도이다.
도 2a 내지 도 2f는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 사시도이다.
도 2a 내지 도 2f는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 사시도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 1j는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 사시도이다. 특히, 도 1j는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 나타내는 사시도이고, 도 1a 내지 도 1i는 도 1j의 장치를 제조하기 위한 공정 중간 단계의 일례를 나타내는 사시도이다.
도 1a를 참조하면, 소정의 하부 구조물(미도시됨)을 갖는 기판(100) 상에 제1 층간 절연막(105)을 형성한 후, 제1 층간 절연막(105) 상에 비트 라인용 도전층(110)을 형성한다.
여기서, 기판(100)은 단결정 실리콘과 같은 반도체 기판일 수 있으며, 제1 층간 절연막(105)은 후술하는 희생막과 식각 선택비를 갖는 물질로 형성하되, 예컨대 산화막 계열의 물질로 형성할 수 있다. 또한, 비트 라인용 도전층(110)은 도전 물질, 예컨대 폴리실리콘으로 형성할 수 있다.
도 1b를 참조하면, 비트 라인용 도전층(110) 상에 제1 방향으로 연장되는 라인 형태의 마스크 패턴(미도시됨)을 형성한 후, 이를 식각마스크로 비트 라인용 도전층(110)을 식각하여 비트 라인(110A)을 형성한다. 비트 라인(110A)은 복수개가 평행하게 배열될 수 있다.
이어서, 비트 라인(110A) 사이의 공간에 희생막(115)을 형성한다. 희생막(115)은 제1 층간 절연막(105) 및 후술하는 제2 내지 제4 층간 절연막과 식각 선택비를 갖는 물질로 형성하되, 예컨대 질화막 계열의 물질로 형성할 수 있다.
도 1c를 참조하면, 비트 라인(110A) 및 희생막(115) 상에 제2 층간 절연막(120)을 형성한 후, 제2 층간 절연막(120) 상에 하부 선택 라인용 도전층(125)을 형성한다.
여기서, 제2 층간 절연막(120)은 희생막(115)과 식각 선택비를 갖는 물질로 형성하되, 예컨대 산화막 계열의 물질로 형성할 수 있다. 또한, 하부 선택 라인용 도전층(125)은 도전 물질, 예컨대 폴리실리콘으로 형성할 수 있다.
이어서, 하부 선택 라인용 도전층(125) 상에 복수의 제3 층간 절연막(130) 및 복수의 워드 라인용 도전층(135)을 교대로 적층한다.
여기서, 제3 층간 절연막(130)은 희생막(115)과 식각 선택비를 갖는 물질로 형성하되, 예컨대 산화막 계열의 물질로 형성할 수 있다. 또한, 워드 라인용 도전층(135)은 도전 물질, 예컨대 폴리실리콘으로 형성할 수 있다. 한편, 본 단면도에는 4개의 워드 라인용 도전층(135)이 도시되어 있으나, 이는 예시에 불과하며 그 이상 또는 그 이하로도 형성할 수 있다.
이어서, 제3 층간 절연막(130) 상에 상부 선택 라인용 도전층(140)을 형성한 후, 상부 선택 라인용 도전층(140) 상에 제4 층간 절연막(145)을 형성한다.
여기서, 상부 선택 라인용 도전층(140)은 도전 물질, 예컨대 폴리실리콘으로 형성할 수 있다. 또한, 제4 층간 절연막(145)은 희생막(115)과 식각 선택비를 갖는 물질로 형성하되, 예컨대 산화막 계열의 물질로 형성할 수 있다.
도 1d를 참조하면, 제2 층간 절연막(120), 하부 선택 라인용 도전층(125), 복수의 제3 층간 절연막(130), 복수의 워드 라인용 도전층(135), 상부 선택 라인용 도전층(140) 및 제4 층간 절연막(145)이 적층된 구조물(이하, '제1 적층 구조물'이라 한다.)을 선택적으로 식각하여 비트 라인(110A)을 노출시키는 홀(H)을 형성한다. 홀(H)은 평면상에서 볼 때 원 또는 타원 모양을 가질 수 있으며, 복수개가 매트릭스(Matrix) 형태로 배열될 수 있다.
이어서, 홀(H) 측벽에 메모리막(150)을 형성한 후, 메모리막(150)이 형성된 홀(H) 내에 채널층(155)을 형성한다.
여기서, 메모리막(150)은 전하 차단막, 전하 트랩막 및 터널 절연막을 순차적으로 증착하여 형성할 수 있다. 여기서, 터널 절연막은 전하 터널링을 위한 것으로서 예컨대 산화막으로 이루어질 수 있고, 전하 트랩막은 전하를 트랩시켜 데이터를 저장하기 위한 것으로서 예컨대 질화막으로 이루어질 수 있으며, 전하 차단막은 전하 트랩막 내의 전하가 외부로 이동하는 것을 차단하기 위한 것으로서 예컨대 산화막으로 이루어질 수 있다. 즉, 메모리막(150)은 ONO(Oxide-Nitride-Oxide)의 삼중막 구조를 가질 수 있다.
또한, 채널층(155)은 반도체 물질, 예컨대 폴리실리콘으로 형성할 수 있다. 한편, 본 실시예에서는 채널층(155)이 홀(H)을 완전히 매립하는 두께로 형성될 수 있으나 본 발명이 이에 한정되지 않으며, 다른 실시예에서는 채널층(155)이 홀(H)을 완전히 매립하지 않는 얇은 두께로 형성될 수도 있다.
도 1e를 참조하면, 홀(H) 양측의 제1 적층 구조물을 선택적으로 식각하여 비트 라인(110A) 및 희생막(115)을 노출시키는 트렌치(T)를 형성한다. 트렌치(T)는 제2 방향으로 연장되며, 복수개가 평행하게 배열될 수 있다.
본 공정 결과, 메모리막(150) 및 채널층(155)을 둘러싸면서 제2 방향으로 연장되는 하부 선택 라인(125A), 복수의 워드 라인(135A) 및 상부 선택 라인(140A)이 형성되며, 잔류하는 제2 내지 제4 층간 절연막(120, 130, 145)을 각각 제2 내지 제4 층간 절연막 패턴(120A, 130A, 145A)이라 한다.
도 1f를 참조하면, 제1 층간 절연막(105) 및 제2 내지 제4 층간 절연막 패턴(120A, 130A, 145A) 등과의 식각 선택비를 이용하여 희생막(115)을 제거한다. 이때, 희생막(115)을 제거하기 위해 딥아웃(Dip-out) 방식의 습식 식각 공정을 수행할 수 있으며, 본 공정 결과 비트 라인(110A) 측면이 노출되어 후속 공정에서 비트 라인(110A)의 실리사이드화가 촉진될 수 있다.
이어서, 실리사이드화(Silicidation) 공정을 수행하여 비트 라인(110A), 하부 선택 라인(125A), 복수의 워드 라인(135A) 및 상부 선택 라인(140A)을 실리사이드화시킨다. 구체적으로 상기 실리사이드화 공정은 다음과 같은 과정에 의해 수행될 수 있다.
먼저, 트렌치(T) 내에 코발트(Co), 니켈(Ni), 티타늄(Ti) 등의 금속을 증착한 후, 급속 열처리(Rapid Thermal Annealing; RTA) 등의 방식으로 열처리 공정을 수행한다. 상기 열처리 공정 결과, 비트 라인(110A), 하부 선택 라인(125A), 복수의 워드 라인(135A) 및 상부 선택 라인(140A)에 포함된 폴리실리콘 일부 또는 전부가 실리사이드화되어 코발트 실리사이드(CoSix), 니켈 실리사이드(NiSix), 티타늄 실리사이드(TiSix) 등의 금속 실리사이드로 변환될 수 있으며, 이에 따라 비트 라인(110A), 하부 선택 라인(125A), 복수의 워드 라인(135A) 및 상부 선택 라인(140A)의 저항이 감소된다.
이어서, 상기 열처리 공정에서 반응하지 않고 남은 금속을 제거하는 스트립(Strip) 공정을 수행한다. 이때, 잔류하는 금속을 제거하기 위해 황산(H2SO4)과 과산화수소(H2O2)의 혼합 용액, 즉 SPM(Sulfuric acid and hydro-Peroxide Mixture)을 사용할 수 있다. 한편, 상기 스트립 공정 후에 추가로 열처리 공정을 수행할 수 있다.
도 1g 내지 도 1i를 참조하면, 트렌치(T)를 제1 절연막(160)으로 매립한 후, 채널층(155) 상단에 소스 영역(미도시됨)을 형성한다.
여기서, 제1 절연막(160)은 산화막 또는 질화막 계열의 물질로 형성할 수 있으며, 상기 소스 영역은 이온 주입 공정 등을 통해 불순물을 도핑(Doping)하여 형성할 수 있다. 특히, 소스 영역을 채널층(155) 상단에 형성함에 따라 도핑 프로파일(Profile)의 조절이 용이할 뿐만 아니라 그의 변화도 방지할 수 있으며, 이로써 GIDL(Gate Induced Drain Leakage) 전류를 충분히 확보할 수 있게 되어 비휘발성 메모리 장치의 소거(Erase) 특성을 향상시킬 수 있다.
이어서, 채널층(155)을 포함하는 결과물 상에 채널층(155) 상단과 접속되는 공통 소스층(165)을 형성한다.
여기서, 공통 소스층(165)은 도전 물질로 형성하되, 비저항이 낮은 금속으로 형성하는 것이 바람직하다. 이때, 공통 소스층(165)은 도 1h에 도시된 것과 같이 플레이트(Plate) 형태로 형성하거나, 도 1i에 도시된 것과 같이 메시(Mesh) 형태로 형성할 수 있다. 특히, 공통 소스층(165)을 메시 형태로 형성하는 경우 후속 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정에서 발생하는 디싱(Dishing) 현상을 최소화할 수 있다.
이어서, 공통 소스층(165)을 블록(Block) 단위로 분리하는 슬릿(Slit)을 형성한 후, 이 슬릿을 제2 절연막(170)으로 매립한다. 제2 절연막(170)은 산화막 또는 질화막 계열의 물질로 형성할 수 있다.
도 1j를 참조하면, 비트 라인(110A), 하부 선택 라인(125A), 복수의 워드 라인(135A) 및 상부 선택 라인(140A)과 주변 회로와의 연결을 위한 계단형 콘택 영역(S)을 형성하는 슬리밍(Slimming) 공정을 수행한다.
이어서, 비트 라인(110A)과 접속되면서 기판(100)과 수직한 방향으로 연장되는 비트 라인 콘택 플러그(175)를 형성한다.
여기서, 비트 라인 콘택 플러그(175)는 계단형 콘택 영역(S) 상의 빈 공간을 매립하는 절연막(미도시됨)을 형성하고 나서 이 절연막을 선택적으로 식각하여 비트 라인(110A)을 노출시키는 홀(미도시됨)을 형성한 후, 이 홀에 도전 물질을 매립하여 형성할 수 있다.
이상에서 설명한 제조 방법에 의하여, 도 1j에 도시된 것과 같은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치가 제조될 수 있다.
도 1j를 참조하면, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치는, 기판(100)과 수직한 방향으로 연장되는 채널층(155), 채널층(155)을 따라 교대로 적층된 복수의 층간 절연막 패턴 및 복수의 도전 라인, 채널층(155) 하단과 접속되면서 상기 도전 라인과 교차하는 방향으로 연장되는 비트 라인(110A), 채널층(155) 상단과 접속되는 공통 소스층(165), 채널층(155)과 상기 도전 라인 사이에 개재되는 메모리막(150), 및 비트 라인(110A)과 접속되면서 채널층(155)과 같은 방향으로 연장되는 비트 라인 콘택 플러그(175)를 포함할 수 있다.
여기서, 상기 복수의 도전 라인은 최상부에 위치하는 상부 선택 라인(140A), 최하부에 위치하는 하부 선택 라인(125A) 및 상부 선택 라인(140A)과 하부 선택 라인(125A) 사이에 위치하는 복수의 워드 라인(135A)을 포함할 수 있다.
또한, 비트 라인(110A)은 폴리실리콘 또는 금속 실리사이드를 포함할 수 있고, 공통 소스층(165)은 금속을 포함할 수 있으며, 블록 단위로 분리된 플레이트 또는 메시 형태를 가질 수 있다.
도 2a 내지 도 2f는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 사시도이다. 본 실시예를 설명함에 있어서, 전술한 제1 실시예와 실질적으로 동일한 부분에 대하여는 상세한 설명을 생략하기로 한다. 먼저, 제1 실시예와 동일하게 도 1a 및 도 1b의 공정을 수행한 후, 도 2a 내지 도 2f의 공정을 수행한다.
도 2a를 참조하면, 비트 라인(110A) 및 희생막(115) 상에 제2 층간 절연막(120)을 형성한 후, 제2 층간 절연막(120) 상에 제1 희생층(200)을 형성한다. 제1 희생층(200)은 후속 공정에서 제거되어 후술하는 하부 선택 라인이 형성될 공간을 제공하는 층으로서 제2 내지 제4 층간 절연막(120, 130, 145)과 식각 선택비를 갖는 물질로 형성할 수 있다.
이어서, 제1 희생층(200) 상에 복수의 제3 층간 절연막(130) 및 복수의 제2 희생층(205)을 교대로 적층한다. 제2 희생층(205)은 후속 공정에서 제거되어 후술하는 워드 라인이 형성될 공간을 제공하는 층으로서 제2 내지 제4 층간 절연막(120, 130, 145)과 식각 선택비를 갖는 물질로 형성할 수 있다.
이어서, 제3 층간 절연막(130) 상에 제3 희생층(210)을 형성한 후, 제3 희생층(210) 상에 제4 층간 절연막(145)을 형성한다. 제3 희생층(210)은 후속 공정에서 제거되어 후술하는 상부 선택 라인이 형성될 공간을 제공하는 층으로서 제2 내지 제4 층간 절연막(120, 130, 145)과 식각 선택비를 갖는 물질로 형성할 수 있다.
도 2b를 참조하면, 제2 층간 절연막(120), 제1 희생층(200), 복수의 제3 층간 절연막(130), 복수의 제2 희생층(205), 제3 희생층(210) 및 제4 층간 절연막(145)이 적층된 구조물(이하, '제2 적층 구조물'이라 한다.)을 선택적으로 식각하여 비트 라인(110A)을 노출시키는 홀(H)을 형성한다.
이어서, 홀(H) 측벽에 메모리막(150)을 형성한 후, 메모리막(150)이 형성된 홀(H) 내에 채널층(155)을 형성한다. 메모리막(150)은 전하 차단막, 전하 트랩막 및 터널 절연막을 순차적으로 증착하여 형성할 수 있으며, ONO(Oxide-Nitride-Oxide)의 삼중막 구조를 가질 수 있다. 또한, 채널층(155)은 반도체 물질, 예컨대 폴리실리콘으로 형성할 수 있다.
도 2c를 참조하면, 홀(H) 양측의 제2 적층 구조물을 선택적으로 식각하여 비트 라인(110A) 및 희생막(115)을 노출시키는 트렌치(T)를 형성한다. 본 공정 결과, 메모리막(150) 및 채널층(155)을 둘러싸면서 제2 방향으로 연장되는 제1 내지 제3 희생층 패턴(200A, 205A, 210A)이 형성되며, 잔류하는 제2 내지 제4 층간 절연막(120, 130, 145)을 각각 제2 내지 제4 층간 절연막 패턴(120A, 130A, 145A)이라 한다.
도 2d를 참조하면, 트렌치(T)에 의해 노출된 제1 내지 제3 희생층 패턴(200A, 205A, 210A)을 제거한다. 이때, 제1 내지 제3 희생층 패턴(200A, 205A, 210A)을 제거하기 위해 제2 내지 제4 층간 절연막 패턴(120A, 130A, 145A)과의 식각 선택비를 이용한 습식 식각 공정을 수행할 수 있다.
이어서, 제1 희생층 패턴(200A), 제2 희생층 패턴(205A) 및 제3 희생층 패턴(210A)이 제거된 공간에 각각 하부 선택 라인(215), 워드 라인(220) 및 상부 선택 라인(225)을 형성한다. 하부 선택 라인(215), 워드 라인(220) 및 상부 선택 라인(225)의 형성은 구체적으로 다음과 같은 과정에 의해 수행될 수 있다.
우선, 화학적 기상 증착(Chemical Vapor Deposition; CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 등의 방식으로 도전 물질, 예컨대 금속 또는 금속 질화물을 콘포멀(Conformal)하게 증착하여 제1 내지 제3 희생층 패턴(200A, 205A, 210A)이 제거된 공간을 포함한 트렌치(T)를 매립하는 도전막(미도시됨)을 형성한다. 이어서, 트렌치(T) 내에 형성된 상기 도전막을 제2 내지 제4 층간 절연막 패턴(120A, 130A, 145A)의 측면이 드러날 때까지 식각하여 하부 선택 라인(215), 워드 라인(220) 및 상부 선택 라인(225)을 형성할 수 있다.
도 2e를 참조하면, 트렌치(T)를 제1 절연막(160)으로 매립한 후, 채널층(155) 상단에 소스 영역(미도시됨)을 형성한다. 제1 절연막(160)은 산화막 또는 질화막 계열의 물질로 형성할 수 있으며, 상기 소스 영역은 이온 주입 공정 등을 통해 불순물을 도핑하여 형성할 수 있다.
이어서, 채널층(155)을 포함하는 결과물 상에 채널층(155) 상단과 접속되는 공통 소스층(165)을 형성한다. 공통 소스층(165)은 도전 물질로 형성하되, 비저항이 낮은 금속으로 형성하는 것이 바람직하다.
도 2f를 참조하면, 공통 소스층(165)을 블록 단위로 분리하는 슬릿을 형성한 후, 이 슬릿을 제2 절연막(170)으로 매립한다. 제2 절연막(170)은 산화막 또는 질화막 계열의 물질로 형성할 수 있다.
이어서, 비트 라인(110A), 하부 선택 라인(215), 워드 라인(220) 및 상부 선택 라인(225)과 주변 회로와의 연결을 위한 계단형 콘택 영역(S)을 형성하는 슬리밍 공정을 수행한 후, 비트 라인(110A)과 접속되면서 기판(100)과 수직한 방향으로 연장되는 비트 라인 콘택 플러그(175)를 형성한다.
여기서, 비트 라인 콘택 플러그(175)는 계단형 콘택 영역(S) 상의 빈 공간을 매립하는 절연막(미도시됨)을 형성하고 나서 이 절연막을 선택적으로 식각하여 비트 라인(110A)을 노출시키는 홀(미도시됨)을 형성한 후, 이 홀에 도전 물질을 매립하여 형성할 수 있다.
이상의 제2 실시예에서는 제2 적층 구조물을 형성한 후, 제1 내지 제3 희생층 패턴(200A, 205A, 210A)을 식각하여 이들이 제거된 공간에 하부 선택 라인(215), 워드 라인(220) 및 상부 선택 라인(225)을 형성한다는 점에서 제1 실시예와 차이가 있다.
이상에서 설명한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 채널층 상단에 소스 영역을 형성함에 따라 도핑 프로파일의 조절이 용이할 뿐만 아니라 그의 변화도 방지할 수 있으며, 이로써 GIDL 전류를 충분히 확보할 수 있게 되어 비휘발성 메모리 장치의 소거 특성을 향상시킬 수 있다. 또한, 채널층을 U자형으로 형성하지 않고도 공통 소스층을 금속으로 형성함으로써 소스 저항을 감소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 기판 105 : 제1 층간 절연막
110A : 비트 라인 115 : 희생막
120A : 제2 층간 절연막 패턴 125A, 215 : 하부 선택 라인
130A : 제3 층간 절연막 패턴 135A, 220 : 워드 라인
140A, 225 : 상부 선택 라인 145A : 제4 층간 절연막 패턴
150 : 메모리막 155 : 채널층
160 : 제1 절연막 165 : 공통 소스층
170 : 제2 절연막 175 : 비트 라인 콘택 플러그
200A : 제1 희생층 패턴 205A : 제2 희생층 패턴
210A : 제3 희생층 패턴 H : 홀
S : 계단형 콘택 영역 T : 트렌치
110A : 비트 라인 115 : 희생막
120A : 제2 층간 절연막 패턴 125A, 215 : 하부 선택 라인
130A : 제3 층간 절연막 패턴 135A, 220 : 워드 라인
140A, 225 : 상부 선택 라인 145A : 제4 층간 절연막 패턴
150 : 메모리막 155 : 채널층
160 : 제1 절연막 165 : 공통 소스층
170 : 제2 절연막 175 : 비트 라인 콘택 플러그
200A : 제1 희생층 패턴 205A : 제2 희생층 패턴
210A : 제3 희생층 패턴 H : 홀
S : 계단형 콘택 영역 T : 트렌치
Claims (20)
- 기판과 수직한 방향으로 연장되는 채널층;
상기 채널층을 따라 교대로 적층된 복수의 층간 절연막 및 복수의 워드 라인;
상기 채널층 하단과 접속되며, 상기 워드 라인과 교차하는 방향으로 연장되는 비트 라인; 및
상기 채널층 상단과 접속되는 공통 소스층을 포함하는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 워드 라인과 상기 공통 소스층 사이에 층간 절연막을 개재하여 형성된 상부 선택 라인을 더 포함하는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 워드 라인과 상기 비트 라인 사이에 층간 절연막을 개재하여 형성된 하부 선택 라인을 더 포함하는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 채널층과 상기 워드 라인 사이에 개재되는 메모리막을 더 포함하는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 비트 라인과 접속되며, 상기 채널층과 같은 방향으로 연장되는 비트 라인 콘택 플러그를 더 포함하는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 비트 라인은, 폴리실리콘 또는 금속 실리사이드를 포함하는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 공통 소스층은, 금속을 포함하는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 공통 소스층은, 블록 단위로 분리된
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 공통 소스층은, 플레이트(Plate) 또는 메시(Mesh) 형태를 갖는
비휘발성 메모리 장치.
- 기판 상에 일 방향으로 연장되는 비트 라인을 형성하는 단계;
상기 비트 라인 사이의 공간에 희생막을 형성하는 단계;
상기 비트 라인 및 상기 희생막 상에 복수의 제1 물질층 및 복수의 제2 물질층을 교대로 적층하는 단계;
상기 제1 물질층 및 상기 제2 물질층을 선택적으로 식각하여 상기 비트 라인을 노출시키는 홀을 형성하는 단계;
상기 홀 내에 채널층을 형성하는 단계;
상기 홀 양측의 상기 제1 물질층 및 상기 제2 물질층을 관통하는 트렌치를 형성하는 단계; 및
상기 채널층 상단과 접속되는 공통 소스층을 형성하는 단계를 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제10 항에 있어서,
상기 제1 물질층은, 층간 절연막이고,
상기 제2 물질층은, 도전층인
비휘발성 메모리 장치의 제조 방법.
- 제10 항에 있어서,
상기 제1 물질층은, 층간 절연막이고,
상기 제2 물질층은, 희생층인
비휘발성 메모리 장치의 제조 방법.
- 제10 항에 있어서,
상기 홀 형성 단계 후에,
상기 홀 측벽에 메모리막을 형성하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제10 항에 있어서,
상기 공통 소스층 형성 단계 후에,
상기 비트 라인과 접속되며, 상기 채널층과 같은 방향으로 연장되는 비트 라인 콘택 플러그를 형성하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제10 항에 있어서,
상기 트렌치 형성 단계 후에,
상기 희생막을 제거하는 단계; 및
상기 비트 라인을 실리사이드화하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제10 항에 있어서,
상기 공통 소스층 형성 단계 후에,
상기 공통 소스층을 블록 단위로 분리하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제10 항에 있어서,
상기 공통 소스층은, 금속으로 형성하는
비휘발성 메모리 장치의 제조 방법.
- 제10 항에 있어서,
상기 공통 소스층은, 플레이트(Plate) 또는 메시(Mesh) 형태로 형성하는
비휘발성 메모리 장치의 제조 방법.
- 제12 항에 있어서,
상기 희생층은, 상기 층간 절연막과 식각 선택비를 갖는 물질로 형성하는
비휘발성 메모리 장치의 제조 방법.
- 제12 항에 있어서,
상기 트렌치 형성 단계 후에,
상기 트렌치에 의해 노출된 상기 희생층을 제거하는 단계; 및
상기 희생층이 제거된 공간에 도전 라인을 형성하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110145057A KR20130076461A (ko) | 2011-12-28 | 2011-12-28 | 비휘발성 메모리 장치 및 그 제조 방법 |
| US13/608,652 US9000510B2 (en) | 2011-12-28 | 2012-09-10 | Nonvolatile memory device with upper source plane and buried bit line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110145057A KR20130076461A (ko) | 2011-12-28 | 2011-12-28 | 비휘발성 메모리 장치 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20130076461A true KR20130076461A (ko) | 2013-07-08 |
Family
ID=48694151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110145057A KR20130076461A (ko) | 2011-12-28 | 2011-12-28 | 비휘발성 메모리 장치 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9000510B2 (ko) |
| KR (1) | KR20130076461A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180042358A (ko) * | 2015-11-20 | 2018-04-25 | 샌디스크 테크놀로지스 엘엘씨 | 매립형 소스 라인을 위한 지지 페데스탈 구조물들을 포함하는 3차원 nand 디바이스 및 그 제조 방법 |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8361856B2 (en) | 2010-11-01 | 2013-01-29 | Micron Technology, Inc. | Memory cells, arrays of memory cells, and methods of forming memory cells |
| US9001590B2 (en) * | 2011-05-02 | 2015-04-07 | Macronix International Co., Ltd. | Method for operating a semiconductor structure |
| US8569831B2 (en) | 2011-05-27 | 2013-10-29 | Micron Technology, Inc. | Integrated circuit arrays and semiconductor constructions |
| US9036391B2 (en) * | 2012-03-06 | 2015-05-19 | Micron Technology, Inc. | Arrays of vertically-oriented transistors, memory arrays including vertically-oriented transistors, and memory cells |
| KR20140018541A (ko) * | 2012-08-02 | 2014-02-13 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| US9129896B2 (en) | 2012-08-21 | 2015-09-08 | Micron Technology, Inc. | Arrays comprising vertically-oriented transistors, integrated circuitry comprising a conductive line buried in silicon-comprising semiconductor material, methods of forming a plurality of conductive lines buried in silicon-comprising semiconductor material, and methods of forming an array comprising vertically-oriented transistors |
| US9006060B2 (en) | 2012-08-21 | 2015-04-14 | Micron Technology, Inc. | N-type field effect transistors, arrays comprising N-type vertically-oriented transistors, methods of forming an N-type field effect transistor, and methods of forming an array comprising vertically-oriented N-type transistors |
| US9478550B2 (en) | 2012-08-27 | 2016-10-25 | Micron Technology, Inc. | Arrays of vertically-oriented transistors, and memory arrays including vertically-oriented transistors |
| KR20140076799A (ko) * | 2012-12-13 | 2014-06-23 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| US9111853B2 (en) | 2013-03-15 | 2015-08-18 | Micron Technology, Inc. | Methods of forming doped elements of semiconductor device structures |
| US9356034B1 (en) * | 2015-02-05 | 2016-05-31 | Sandisk Technologies Inc. | Multilevel interconnect structure and methods of manufacturing the same |
| KR102461150B1 (ko) | 2015-09-18 | 2022-11-01 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
| US9917100B2 (en) * | 2015-11-20 | 2018-03-13 | Sandisk Technologies Llc | Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same |
| US9831266B2 (en) * | 2015-11-20 | 2017-11-28 | Sandisk Technologies Llc | Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same |
| US9799670B2 (en) * | 2015-11-20 | 2017-10-24 | Sandisk Technologies Llc | Three dimensional NAND device containing dielectric pillars for a buried source line and method of making thereof |
| US9972635B2 (en) * | 2016-02-29 | 2018-05-15 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing same |
| US9735151B1 (en) | 2016-03-24 | 2017-08-15 | Western Digital Technologies, Inc. | 3D cross-point memory device |
| TWI603460B (zh) * | 2016-06-06 | 2017-10-21 | 旺宏電子股份有限公司 | 三維半導體元件 |
| CN108122924B (zh) * | 2016-10-31 | 2021-01-26 | 中芯国际集成电路制造(北京)有限公司 | 闪存器件及其制造方法 |
| US10020363B2 (en) * | 2016-11-03 | 2018-07-10 | Sandisk Technologies Llc | Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device |
| US10224340B2 (en) | 2017-06-19 | 2019-03-05 | Sandisk Technologies Llc | Three-dimensional memory device having discrete direct source strap contacts and method of making thereof |
| US10438964B2 (en) | 2017-06-26 | 2019-10-08 | Sandisk Technologies Llc | Three-dimensional memory device having direct source contact and metal oxide blocking dielectric and method of making thereof |
| KR102472339B1 (ko) * | 2017-08-07 | 2022-12-01 | 에스케이하이닉스 주식회사 | 3차원 구조의 반도체 메모리 장치 |
| KR102344984B1 (ko) | 2017-11-10 | 2021-12-29 | 삼성전자주식회사 | 수직형 반도체 소자 |
| JP2019165135A (ja) * | 2018-03-20 | 2019-09-26 | 東芝メモリ株式会社 | 半導体記憶装置 |
| JP2019165171A (ja) * | 2018-03-20 | 2019-09-26 | 東芝メモリ株式会社 | 半導体装置およびその製造方法 |
| KR20200132570A (ko) | 2019-05-17 | 2020-11-25 | 삼성전자주식회사 | 집적회로 소자 및 그 제조 방법 |
| US11812610B2 (en) | 2019-08-13 | 2023-11-07 | Micron Technology, Inc. | Three-dimensional memory with conductive rails in conductive tiers, and related apparatus, systems, and methods |
| KR102650428B1 (ko) | 2019-11-06 | 2024-03-25 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| KR102682345B1 (ko) | 2020-01-17 | 2024-07-08 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 제조방법 |
| US11574870B2 (en) | 2020-08-11 | 2023-02-07 | Micron Technology, Inc. | Microelectronic devices including conductive structures, and related methods |
| US11456208B2 (en) | 2020-08-11 | 2022-09-27 | Micron Technology, Inc. | Methods of forming apparatuses including air gaps between conductive lines and related apparatuses, memory devices, and electronic systems |
| US11715692B2 (en) | 2020-08-11 | 2023-08-01 | Micron Technology, Inc. | Microelectronic devices including conductive rails, and related methods |
| CN118742042A (zh) * | 2021-03-22 | 2024-10-01 | 长江存储科技有限责任公司 | 三维存储器件及其形成方法 |
| US11594495B2 (en) | 2021-03-23 | 2023-02-28 | Micron Technology, Inc. | Microelectronic devices including conductive levels having varying compositions, and related memory devices, electronic systems, and methods |
| US12114495B2 (en) * | 2021-09-16 | 2024-10-08 | International Business Machines Corporation | Vertical three-dimensional stack NOR flash memory |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101543331B1 (ko) * | 2009-07-06 | 2015-08-10 | 삼성전자주식회사 | 메탈 소스 라인을 갖는 수직 구조의 비휘발성 메모리 소자의 제조방법 |
| US8437192B2 (en) * | 2010-05-21 | 2013-05-07 | Macronix International Co., Ltd. | 3D two bit-per-cell NAND flash memory |
| KR20120060480A (ko) * | 2010-12-02 | 2012-06-12 | 삼성전자주식회사 | 수직 구조의 비휘발성 메모리 소자, 반도체 소자 및 시스템 |
| US8363476B2 (en) * | 2011-01-19 | 2013-01-29 | Macronix International Co., Ltd. | Memory device, manufacturing method and operating method of the same |
-
2011
- 2011-12-28 KR KR1020110145057A patent/KR20130076461A/ko not_active Application Discontinuation
-
2012
- 2012-09-10 US US13/608,652 patent/US9000510B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180042358A (ko) * | 2015-11-20 | 2018-04-25 | 샌디스크 테크놀로지스 엘엘씨 | 매립형 소스 라인을 위한 지지 페데스탈 구조물들을 포함하는 3차원 nand 디바이스 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20130168757A1 (en) | 2013-07-04 |
| US9000510B2 (en) | 2015-04-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20130076461A (ko) | 비휘발성 메모리 장치 및 그 제조 방법 | |
| CN108124495B (zh) | 具有金属和硅化物控制栅极的三维存储器装置 | |
| US9666590B2 (en) | High stack 3D memory and method of making | |
| US10622368B2 (en) | Three-dimensional memory device with semicircular metal-semiconductor alloy floating gate electrodes and methods of making thereof | |
| US9362304B2 (en) | Nonvolatile memory device and method of fabricating the same | |
| US9023702B2 (en) | Nonvolatile memory device and method for fabricating the same | |
| US9368645B2 (en) | Nonvolatile memory device and method of fabricating the same | |
| KR101525130B1 (ko) | 수직채널형 비휘발성 메모리 소자 및 그 제조 방법 | |
| US9466733B2 (en) | Nonvolatile memory device and method for fabricating the same | |
| US20120168848A1 (en) | Non-volatile memory device and method for fabricating the same | |
| KR20130077450A (ko) | 비휘발성 메모리 장치 및 그 제조 방법 | |
| US8648409B2 (en) | Non-volatile memory device and method for fabricating the same | |
| US9006089B2 (en) | Nonvolatile memory device and method for fabricating the same | |
| KR20130113212A (ko) | 비휘발성 메모리 장치 및 그 제조 방법 | |
| KR20140022204A (ko) | 비휘발성 메모리 장치의 제조 방법 | |
| JP2013045837A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| KR20140086670A (ko) | 비휘발성 메모리 장치 및 그 제조 방법 | |
| KR20130076458A (ko) | 비휘발성 메모리 장치의 제조 방법 | |
| JP2014022430A (ja) | 半導体装置及びその製造方法 | |
| KR20130072910A (ko) | 비휘발성 메모리 장치 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |