KR20130072910A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

비휘발성 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

본 기술은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다. 본 기술에 따른 비휘발성 메모리 장치는, 제1 도전형을 갖는 웰 영역이 형성된 기판; 상기 웰 영역에 매립되며, 상기 제1 도전형과 다른 제2 도전형을 갖는 소스 라인; 상기 소스 라인과 상기 웰 영역 사이에 개재되는 절연막; 상기 웰 영역과 상기 소스 라인에 접속되며, 상기 기판으로부터 수직으로 돌출된 채널층; 상기 채널층을 따라 교대로 적층된 복수의 층간 절연막 및 복수의 게이트 전극; 및 상기 게이트 전극과 상기 채널층 사이에 개재되는 메모리막을 포함할 수 있다. 본 기술에 따르면, 채널층이 제1 도전형을 갖는 웰 영역 및 상기 제1 도전형과 다른 제2 도전형을 갖는 소스 라인에 동시에 접속되도록 형성하여 메모리 셀의 소거 동작 시에 필요한 정공을 충분히 공급함으로써 GIDL 전류를 이용하지 않고도 소거 동작을 원활하게 수행할 수 있으며, 기록/소거 반복에 따른 특성 열화를 방지할 수 있다.

Description

비휘발성 메모리 장치 및 그 제조 방법{NONVOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 기판으로부터 수직 방향으로 복수의 메모리 셀이 적층되는 3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 플래시 메모리(Flash Memory) 등이 널리 이용되고 있다.
특히, 최근 반도체 기판 상에 단층으로 메모리 셀을 형성하는 2차원 구조의 비휘발성 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 반도체 기판으로부터 수직 방향으로 돌출된 채널층을 따라 복수의 메모리 셀을 형성하는 3차원 구조의 비휘발성 메모리 장치가 제안되었다.
그런데 종래의 3차원 구조의 비휘발성 메모리 장치는 일반적으로 도핑되지 않은 폴리실리콘으로 채널층을 형성하고, n형 도핑을 통해 소스(Source) 및 드레인(Drain) 영역을 형성하게 된다. 이에 따라 메모리 셀에 정공(Hole)을 충분히 공급해 줄 수 있는 정공 공급원이 구비되지 않아 메모리 셀의 소거(Erase) 동작이 원활하게 수행되지 않는 문제가 있다.
한편, 이 문제를 해결하기 위해 GIDL(Gate Induced Drain Leakage) 전류를 이용한 메모리 셀의 소거 방법이 제안된 바 있으나, 이를 통해서도 메모리 셀의 소거를 위한 정공을 충분히 공급하기는 어렵다. 또한, GIDL 전류를 이용하는 경우 소거하는데 걸리는 시간이 증가하며, GIDL 전류가 발생되는 선택 라인의 문턱전압이 불안정해지는 문제가 따르게 된다.
본 발명의 일 실시예는, 채널층이 제1 도전형을 갖는 웰 영역 및 상기 제1 도전형과 다른 제2 도전형을 갖는 소스 라인에 동시에 접속되도록 형성하여 메모리 셀의 소거 동작 시에 필요한 정공을 충분히 공급함으로써 GIDL 전류를 이용하지 않고도 소거 동작을 원활하게 수행할 수 있으며, 기록/소거 반복에 따른 특성 열화를 방지할 수 있는 비휘발성 메모리 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 제1 도전형을 갖는 웰 영역이 형성된 기판; 상기 웰 영역에 매립되며, 상기 제1 도전형과 다른 제2 도전형을 갖는 소스 라인; 상기 소스 라인과 상기 웰 영역 사이에 개재되는 절연막; 상기 웰 영역과 상기 소스 라인에 접속되며, 상기 기판으로부터 수직으로 돌출된 채널층; 상기 채널층을 따라 교대로 적층된 복수의 층간 절연막 및 복수의 게이트 전극; 및 상기 게이트 전극과 상기 채널층 사이에 개재되는 메모리막을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판에 제1 도전형을 갖는 웰 영역을 형성하는 단계; 상기 웰 영역을 선택적으로 식각하여 일 방향으로 연장되는 트렌치를 형성하는 단계; 상기 트렌치 내벽에 절연막을 형성하는 단계; 상기 트렌치에 매립되며, 상기 제1 도전형과 다른 제2 도전형을 갖는 소스 라인을 형성하는 단계; 상기 소스 라인을 포함하는 상기 기판 상에 복수의 층간 절연막 및 복수의 게이트 도전막을 교대로 적층하는 단계; 상기 층간 절연막 및 상기 게이트 도전막을 선택적으로 식각하여 상기 웰 영역과 상기 소스 라인을 노출시키는 채널홀을 형성하는 단계; 상기 채널홀 내에 채널층을 형성하는 단계; 및 상기 층간 절연막 및 상기 게이트 도전막을 선택적으로 식각하여 상기 채널층을 둘러싸면서 상기 트렌치와 같은 방향으로 연장되는 게이트 전극을 형성하는 단계를 포함할 수 있다.
본 기술에 따르면, 채널층이 제1 도전형을 갖는 웰 영역 및 상기 제1 도전형과 다른 제2 도전형을 갖는 소스 라인에 동시에 접속되도록 형성하여 메모리 셀의 소거 동작 시에 필요한 정공을 충분히 공급함으로써 GIDL 전류를 이용하지 않고도 소거 동작을 원활하게 수행할 수 있으며, 기록/소거 반복에 따른 특성 열화를 방지할 수 있다.
도 1 내지 도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 판독(Read) 동작을 설명하기 위한 도면이다.
도 11a 및 도 11b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 기록(Program) 동작을 설명하기 위한 도면이다.
도 12a 및 도 12b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 소거(Erase) 동작을 설명하기 위한 도면이다.
도 13은 워드 라인별 소거(Erase) 동작 시에 전압을 인가하는 타이밍을 나타내는 도면이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1 내지 도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다. 특히, 도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 도면이고, 도 1 내지 도 8은 도 9의 장치를 제조하기 위한 공정 중간 단계의 일례를 나타내는 도면이다. 여기서, 도 2a, 도 3a, 도 4a 및 도 6a는 각각 도 2b, 도 3b, 도 4b 및 도 6b의 제2 방향의 단면을 도시한 것이다.
도 1을 참조하면, 기판(100) 상에 희생 절연막(105)을 형성한다. 기판(100)은 제1 도전형을 갖는 반도체 기판, 예컨대 p형의 실리콘 기판일 수 있으며, 소정의 하부 구조물(미도시됨)을 포함할 수 있다. 또한, 희생 절연막(105)은 후술하는 제1 이온 주입 과정에서 기판(100)이 손상되는 것을 방지하기 위한 것으로서 실리콘 산화막(SiO2)과 같은 산화막 계열의 물질로 형성할 수 있다.
이어서, 희생 절연막(105)이 형성된 기판(100)에 제1 이온 주입 공정을 수행하여 삼중 웰(Triple Well) 영역을 형성한다. 삼중 웰 영역은 제1 도전형을 갖는 웰, 예컨대 p형 웰(p-Well) 영역 및 그 하부의 제2 도전형을 갖는 웰, 예컨대 n형 웰(n-Well) 영역을 포함할 수 있으며, 이들은 제1 도전형을 갖는 기판(100) 내부에 형성될 수 있다. 특히, p형 웰은 후술하는 메모리 셀의 소거(Erase) 동작 시에 메모리 셀로 정공(Hole)을 충분히 공급해줄 수 있다.
도 2a 및 도 2b를 참조하면, 희생 절연막(105) 상에 후술하는 소스 라인이 형성될 영역을 노출시키는 하드마스크 패턴(110)을 형성한 후, 하드마스크 패턴(110)을 식각마스크로 희생 절연막(105) 및 기판(100)을 식각하여 제1 트렌치(T1)를 형성한다. 제1 트렌치(T1)는 제1 방향으로 연장되는 슬릿(Slit) 형태로 복수개가 평행하게 배열될 수 있다.
이어서, 제1 트렌치(T1)를 통해 기판(100)에 제2 이온 주입 공정을 수행하여 제1 트렌치(T1) 형성 과정에서 손실된 제1 도전형을 갖는 웰 영역의 불순물을 보충한다. 이때, 제2 이온 주입 공정은 불순물 분포를 균일하게 하기 위해 기판(100)에 대하여 수직이 아닌 방향으로 불순물을 주입하는 방식으로 수행할 수 있다.
도 3a 및 도 3b를 참조하면, 제1 트렌치(T1)의 내벽에 제1 절연막(115)을 형성한다. 제1 절연막(115)은 제1 도전형을 갖는 웰 영역과 후술하는 소스 라인 간의 절연 및 불순물 확산 방지를 위한 것으로서 질화막 계열의 물질을 콘포멀(Conformal)하게 증착하여 형성할 수 있다.
이어서, 제1 트렌치(T1) 하부에 제1 소스층(120)을 형성한다. 제1 소스층(120)은 후술하는 소스 라인의 전기저항을 줄이기 위해 비저항이 낮은 금속물질로 형성할 수 있으며, 예컨대 제1 트렌치(T1)를 매립하도록 금속물질을 증착하고 나서 에치백(Etch-back) 등의 공정을 수행하여 형성할 수 있다.
도 4a 및 도 4b를 참조하면, 제1 소스층(120) 상에 제2 소스층(125)을 형성한다. 제2 소스층(125)은 제2 도전형을 갖는 도전물질, 예컨대 n형으로 도핑된 폴리실리콘으로 형성할 수 있으며, 예컨대 제1 트렌치(T1)를 매립하도록 n형으로 도핑된 폴리실리콘을 증착하고 나서 기판(100)의 상면이 드러날 때까지 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
본 공정 결과, 제1 소스층(120) 및 제2 소스층(125)으로 이루어진 소스 라인이 형성된다. 소스 라인은 제1 방향으로 연장되는 라인(Line) 형태로 복수개가 평행하게 배열될 수 있다. 특히, 제2 소스층(125)은 후술하는 메모리 셀의 판독(Read) 동작 시에 메모리 셀로 전자(Electron)를 충분히 공급해줄 수 있다.
도 5를 참조하면, 소스 라인을 포함한 기판(100) 상에 복수의 층간 절연막(130) 및 복수의 게이트 도전막(135)을 교대로 적층한다. 이하에서는 설명의 편의를 위하여 복수의 층간 절연막(130) 및 복수의 게이트 도전막(135)이 교대로 적층된 구조물을 게이트 구조물이라 하기로 한다.
여기서, 게이트 구조물의 최하부 및 최상부에는 층간 절연막(130)이 배치되도록 할 수 있으며, 층간 절연막(130)은 실리콘 산화막(SiO2)과 같은 산화막 계열의 물질로 형성할 수 있다. 또한, 게이트 도전막(135)은 메모리 셀 또는 선택 트랜지스터의 게이트 전극을 형성하기 위한 것으로서 도전물질, 예컨대 도핑된 폴리실리콘으로 형성할 수 있다. 한편, 본 단면도에는 7개의 게이트 도전막(135)이 도시되어 있으나, 이는 예시에 불과하며 그 이상 또는 그 이하로도 형성할 수 있다.
도 6a 및 도 6b를 참조하면, 게이트 구조물을 선택적으로 식각하여 기판(100)의 제1 도전형을 갖는 웰 영역과 제2 소스층(125)을 동시에 노출시키는 채널홀(H)을 형성한다. 채널홀(H)은 평면상에서 볼 때 원 또는 타원 모양을 가질 수 있으며, 복수개가 매트릭스(Matrix) 형태로 배열될 수 있다.
이어서, 채널홀(H)을 포함한 기판(100) 상에 메모리막(140)을 형성한다. 메모리막(140)은 전하 차단막, 전하 트랩막 및 터널 절연막을 순차적으로 증착하여 형성할 수 있다. 이때, 터널 절연막은 전하 터널링을 위한 것으로서 예컨대 산화막으로 이루어질 수 있고, 전하 트랩막은 전하를 트랩시켜 데이터를 저장하기 위한 것으로서 예컨대 질화막으로 이루어질 수 있으며, 전하 차단막은 전하 트랩막 내의 전하가 외부로 이동하는 것을 차단하기 위한 것으로서 예컨대 산화막 또는 고유전막으로 이루어질 수 있다. 즉, 메모리막(140)은 ONO(Oxide-Nitride-Oxide)의 삼중막 구조를 가질 수 있다.
도 7을 참조하면, 메모리막(140)을 전면 식각하여 채널홀(H) 측벽에 메모리막 패턴(140A)을 형성한다. 메모리막 패턴(140A)은 메모리막(140) 상에 절연물질, 폴리실리콘 또는 금속물질 등을 증착하여 희생막(미도시됨)을 형성한 후, 기판(100)의 제1 도전형을 갖는 웰 영역 및 제2 소스층(125)이 드러날 때까지 비등방성 식각 공정을 수행하여 형성할 수 있다.
이어서, 채널홀(H) 내에 채널층(145)을 형성한다. 채널층(145)은 기판(100)의 제1 도전형을 갖는 웰 영역 및 제2 소스층(125)과 접속되며, 폴리실리콘과 같은 반도체물질을 콘포멀하게 증착하여 형성할 수 있다. 한편, 본 실시예에서는 채널층(145)이 채널홀(H)을 완전히 매립하지 않는 두께로 형성될 수 있으나 본 발명이 이에 한정되지 않으며, 다른 실시예에서는 채널층(145)이 채널홀(H)을 완전히 매립하는 두께로 형성될 수도 있다.
이어서, 채널홀(H)의 빈 공간을 제2 절연막(150)으로 매립한다. 제2 절연막(150)은 채널홀(H)을 매립하는 두께로 산화막 또는 질화막 계열의 물질을 증착한 후, 게이트 구조물의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
도 8을 참조하면, 채널홀(H) 양측의 게이트 구조물을 선택적으로 식각하여 게이트 구조물을 분리시키는 제2 트렌치(T2)를 형성한다. 제2 트렌치(T2)는 제1 트렌치(T1)와 같은 방향으로 연장되는 슬릿 형태로 복수개가 평행하게 배열될 수 있으며, 잔류하는 층간 절연막(130) 및 게이트 도전막(135)을 각각 층간 절연막 패턴(130A) 및 게이트 도전막 패턴(135A)이라 한다.
이어서, 후술하는 게이트 전극의 전기저항을 감소시키기 위해 실리사이드화(Silicidation) 공정을 수행한다. 구체적으로 상기 실리사이드화 공정은 다음과 같은 과정에 의해 수행될 수 있다.
먼저, 제2 트렌치(T2) 내에 코발트(Co), 니켈(Ni), 티타늄(Ti) 등의 금속물질을 증착한 후, 급속 열처리(Rapid Thermal Annealing; RTA) 등의 방식으로 열처리 공정을 수행한다. 상기 열처리 공정 결과, 제2 트렌치(T2)에 의해 노출된 기판(100) 및 게이트 도전막 패턴(135A)에 포함된 실리콘(Si) 일부 또는 전부가 실리사이드화되어 금속 실리사이드막(100A, 135B)이 형성된다. 금속 실리사이드막(100A, 135B)은 코발트 실리사이드(CoSix), 니켈 실리사이드(NiSix) 또는 티타늄 실리사이드(TiSix) 등을 포함할 수 있다.
이어서, 상기 열처리 공정에서 반응하지 않고 남은 금속물질을 제거하는 스트립(Strip) 공정을 수행한다. 이때, 잔류하는 금속물질을 제거하기 위해 황산(H2SO4)과 과산화수소(H2O2)의 혼합 용액, 즉 SPM(Sulfuric acid and hydro-Peroxide Mixture)을 사용할 수 있다. 한편, 상기 스트립 공정 후에도 추가로 열처리 공정을 수행할 수 있다.
본 공정 결과, 게이트 도전막 패턴(135A) 및 금속 실리사이드막(135B)으로 이루어진 게이트 전극이 형성된다. 게이트 전극은 채널층(145)을 둘러싸면서 제2 트렌치(T2)와 같은 방향으로 연장되는 라인 형태로 복수개가 평행하게 배열될 수 있다. 특히, 분리된 게이트 구조물의 최하부 및 최상부에 위치하는 게이트 전극은 선택 라인이 될 수 있으며, 선택 라인 사이에 위치하는 게이트 전극은 워드 라인이 될 수 있다.
도 9를 참조하면, 제2 트렌치(T2)를 제3 절연막(155)으로 매립한다. 제3 절연막(155)은 제2 트렌치(T2)를 매립하는 두께로 산화막 또는 질화막 계열의 물질을 증착한 후, 분리된 게이트 구조물의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
이어서, 제3 절연막(155)이 형성된 결과물 상에 제4 절연막(160)을 형성한 후, 제4 절연막(160)을 선택적으로 식각하여 채널층(145)을 노출시키는 제3 트렌치(T3)를 형성한다. 제4 절연막(160)은 산화막 또는 질화막 계열의 물질을 증착하여 형성할 수 있으며, 제3 트렌치(T3)는 제2 트렌치(T2)와 같은 방향으로 연장되는 슬릿 형태로 복수개가 평행하게 배열될 수 있다.
이어서, 제3 트렌치(T3) 내에 채널층(145)과 접속되는 비트 라인(165)을 형성한다. 비트 라인(165)은 제3 트렌치(T3)를 매립하는 두께로 도전물질, 예컨대 금속물질 또는 금속 질화물 등을 증착한 후, 제4 절연막(160)의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
이상에서 설명한 제조 방법에 의하여, 도 9에 도시된 것과 같은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치가 제조될 수 있다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 제1 도전형을 갖는 웰 영역이 형성된 기판(100), 상기 웰 영역에 매립되면서 상기 제1 도전형과 다른 제2 도전형을 갖는 소스 라인, 상기 소스 라인과 상기 웰 영역 사이에 개재되는 제1 절연막(115), 상기 웰 영역과 상기 소스 라인에 접속되면서 기판(100)으로부터 수직으로 돌출된 채널층(145), 채널층(145)을 따라 교대로 적층된 복수의 층간 절연막 패턴(130A) 및 복수의 게이트 전극, 및 상기 게이트 전극과 채널층(145) 사이에 개재되는 메모리막 패턴(140A)을 포함할 수 있다.
여기서, 상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형일 수 있다. 또한, 상기 소스 라인은 제1 소스층(120) 및 제2 소스층(125)으로 이루어질 수 있으며, 상기 게이트 전극은 게이트 도전막 패턴(135A) 및 금속 실리사이드막(135B)으로 이루어질 수 있다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 판독(Read) 동작을 설명하기 위한 도면이다.
도 10a를 참조하면, 특정 셀(Cell)에 저장된 데이터를 판독하기 위해서 특정 셀이 위치하는 스트링(String)을 선택한다. 이때, 선택된 스트링의 상부 선택 라인(DSL)과 하부 선택 라인(SSL)은 모두 턴온(Turn On) 상태가 되도록 한다.
한편, 특정 셀의 판독을 위해 선택된 워드 라인(WL02)에는 셀의 데이터 저장 상태에 따라 턴온 또는 턴오프(Turn Off)되도록 하는 검증 전압(Vverify)을 인가하고, 선택되지 않은 워드 라인(WL00, WL01, WL03, WL04)에는 셀의 데이터 저장 상태에 무관하게 턴온되도록 하는 읽기 전압(Vread)을 인가한다. 이때, 제1 도전형을 갖는 웰 영역(p-Well)과 소스 라인(SL)에는 접지 전압(GND)을 인가하고, 비트 라인(BL)에는 예컨대 1.0V가 걸리도록 한다.
여기서, 선택된 워드 라인(WL02)이 턴온되는 경우 소스 라인(SL)에서 비트 라인(BL)으로 전자(e)를 공급해 줄 수 있으며, 이를 통해 특정 셀에 저장된 데이터를 판독할 수 있게 된다.
도 10b를 참조하면, 선택되지 않은 스트링의 경우 상부 선택 라인(DSL)과 하부 선택 라인(SSL)에 접지 전압(GND)을 인가하여 턴오프 상태가 되도록 하며, 이를 제외한 나머지 전압 인가 조건은 동일하다.
도 11a 및 도 11b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 기록(Program) 동작을 설명하기 위한 도면이다.
도 11a를 참조하면, 특정 셀에 데이터를 기록하기 위해서 특정 셀이 위치하는 스트링의 경우 비트 라인(BL)에 접지 전압(GND)이 인가된 상태에서 상부 선택 라인(DSL)에 전원 전압(Vcc)을 인가하여 비트 라인(BL)으로부터 채널로 전자(e)를 유입시킨다.
한편, 특정 셀의 기록을 위해 선택된 워드 라인(WL02)에는 기록 전압(Vpgm)을 인가하고, 선택되지 않은 워드 라인(WL00, WL01, WL03, WL04)에는 기록 전압(Vpgm)보다 낮은 패스 전압(Vpass)이 인가되도록 한다. 이때, 부스팅(Boosting)되는 채널의 누설(Leakage)을 최소화하기 위해 제1 도전형을 갖는 웰 영역(p-Well)과 소스 라인(SL)에는 전원 전압(Vcc)을 인가하고, 소스 라인(SL)을 공통으로 사용하는 구조이므로 하부 선택 라인(SSL)에는 접지 전압(GND)을 인가하여 턴오프 상태가 되도록 한다.
도 11b를 참조하면, 선택되지 않은 스트링의 경우 비트 라인(BL)에 전원 전압(Vcc)을 인가하여 전자 또는 정공 등의 캐리어(Carrier) 공급원과 분리하여 채널을 부스팅시키며, 이를 제외한 나머지 전압 인가 조건은 동일하다.
도 12a 및 도 12b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 소거(Erase) 동작을 설명하기 위한 도면이고, 도 13은 워드 라인별 소거(Erase) 동작 시에 전압을 인가하는 타이밍을 나타내는 도면이다.
도 12a를 참조하면, 블록(Block)별 소거 동작 시에는 비트 라인(BL), 상부 선택 라인(DSL) 및 하부 선택 라인(SSL)은 모두 플로팅(Floating) 상태가 되도록 하고, 워드 라인(WL00∼WL04)에는 접지 전압(GND)을 인가한다. 이때, 제1 도전형을 갖는 웰 영역(p-Well)과 소스 라인(SL)에는 소거 전압(Vers)을 인가하며, 소거 동작에 필요한 정공(h)이 제1 도전형을 갖는 웰 영역(p-Well)으로부터 채널에 직접 공급되므로 소거 동작이 비교적 단순하다는 장점이 있다.
도 12b를 참조하면, 워드 라인별 소거 동작 시에는 소거 대상 워드 라인(WL03) 상부의 워드라인(WL04), 상부 선택 라인(DSL) 및 비트 라인(BL)은 모두 플로팅 상태가 되도록 하고, 소거 대상 워드 라인(WL03) 하부의 워드라인(WL00∼WL02) 및 하부 선택 라인(SSL)에는 제1 도전형을 갖는 웰 영역(p-Well)으로부터 공급된 정공이 채널을 통해 지나갈 수 있을 정도의 소거 패스 전압(Vers_pass)을 인가한다(도 13 참조). 이때, 제1 도전형을 갖는 웰 영역(p-Well)과 소스 라인(SL)에는 소거 전압(Vers)을 인가하며, 소거 동작에 필요한 정공이 제1 도전형을 갖는 웰 영역(p-Well)으로부터 채널에 직접 공급되는 것은 블록별 소거 동작과 동일하다.
특히, 3차원 구조의 비휘발성 메모리 장치는 그 구조상 물리적 블록이 크게 형성되는데, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 경우 워드 라인별로 소거가 가능하므로 소거 동작을 효율적으로 수행할 수 있다.
이상에서 설명한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 채널층이 제1 도전형을 갖는 웰 영역 및 상기 제1 도전형과 다른 제2 도전형을 갖는 소스 라인에 동시에 접속되도록 형성함으로써 메모리 셀의 소거 동작 시에 필요한 정공을 충분히 공급해줄 수 있다. 이에 따라 GIDL(Gate Induced Drain Leakage) 전류를 이용하지 않고도 소거 동작을 원활하게 수행할 수 있으며, 기록/소거 반복(Program/Erase Cycling)에 따른 특성 열화를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 기판 100A, 135B : 금속 실리사이드막
105 : 희생 절연막 110 : 하드마스크 패턴
115 : 제1 절연막 120 : 제1 소스층
125 : 제2 소스층 130A : 층간 절연막 패턴
135A : 게이트 도전막 패턴 140A : 메모리막 패턴
145 : 채널층 150 : 제2 절연막
155 : 제3 절연막 160 : 제4 절연막
165 : 비트 라인 H : 채널홀
T1 : 제1 트렌치 T2 : 제2 트렌치
T3 : 제3 트렌치

Claims (5)

  1. 제1 도전형을 갖는 웰 영역이 형성된 기판;
    상기 웰 영역에 매립되며, 상기 제1 도전형과 다른 제2 도전형을 갖는 소스 라인;
    상기 소스 라인과 상기 웰 영역 사이에 개재되는 절연막;
    상기 웰 영역과 상기 소스 라인에 접속되며, 상기 기판으로부터 수직으로 돌출된 채널층;
    상기 채널층을 따라 교대로 적층된 복수의 층간 절연막 및 복수의 게이트 전극; 및
    상기 게이트 전극과 상기 채널층 사이에 개재되는 메모리막을 포함하는
    비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 제1 도전형은, p형이고,
    상기 제2 도전형은, n형인
    비휘발성 메모리 장치.
  3. 기판에 제1 도전형을 갖는 웰 영역을 형성하는 단계;
    상기 웰 영역을 선택적으로 식각하여 일 방향으로 연장되는 트렌치를 형성하는 단계;
    상기 트렌치 내벽에 절연막을 형성하는 단계;
    상기 트렌치에 매립되며, 상기 제1 도전형과 다른 제2 도전형을 갖는 소스 라인을 형성하는 단계;
    상기 소스 라인을 포함하는 상기 기판 상에 복수의 층간 절연막 및 복수의 게이트 도전막을 교대로 적층하는 단계;
    상기 층간 절연막 및 상기 게이트 도전막을 선택적으로 식각하여 상기 웰 영역과 상기 소스 라인을 노출시키는 채널홀을 형성하는 단계;
    상기 채널홀 내에 채널층을 형성하는 단계; 및
    상기 층간 절연막 및 상기 게이트 도전막을 선택적으로 식각하여 상기 채널층을 둘러싸면서 상기 트렌치와 같은 방향으로 연장되는 게이트 전극을 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  4. 제3 항에 있어서,
    상기 제1 도전형은, p형이고,
    상기 제2 도전형은, n형인
    비휘발성 메모리 장치의 제조 방법.
  5. 제3 항에 있어서,
    상기 채널홀 형성 단계 후에,
    상기 채널홀 측벽에 메모리막을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
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