JP2007335787A - 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 Download PDFInfo
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Abstract
【解決手段】(a)半導体基板20上の第1メモリセルトランジスタの第1ゲート電極30と第2メモリセルトランジスタの第3ゲート電極30とを覆うように絶縁膜28、ゲート膜29及びハードマスク膜を積層する工程と、(b)ハードマスク膜をエッチングし、凹部Pの底部及び側面を覆うハードマスク層25を形成する工程と、(c)ゲート膜29をエッチバックし、第1メモリセルトランジスタの第2ゲート電極32、第2メモリセルトランジスタの第4ゲート電極32、及びハードマスク層25下に接続層35をそれぞれ形成する工程と、(d)第2絶縁膜28及びハードマスク層25をエッチバックし、第1ゲート電極30、第3ゲート電極30及び接続層35の上部を露出させ、凹部Pの側面のハードマスク層37を残す工程とを具備する不揮発性半導体記憶装置の製造方法を用いる。
【選択図】図9
Description
3 メモリセル領域
4 裏打ち領域
20 半導体基板
21、29 ポリシリコン膜
22、35 ゲート絶縁膜
23、23’ 素子分離領域
24 NSG膜
25 ハードマスク層
26 ワードゲート絶縁膜
27 レジスト
28、31、39 ONO積層膜
30 ワードゲート電極
32 コントロールゲート電極
33 有機膜
35 接続層
38 LDD拡散層
40 サイドウォール絶縁膜
42 サイドウォール絶縁膜
44 ソース/ドレイン拡散層
49、50、51 シリサイド層
52、54、55 コンタクト
Claims (12)
- (a)半導体基板上の第1領域上に第1絶縁層を介して形成された第1メモリセルトランジスタの第1ゲート電極と、第2領域上に前記第1絶縁層を介して形成された第2メモリセルトランジスタの第3ゲート電極とを覆うように第2絶縁膜、ゲート膜及びハードマスク膜を積層する工程と、
(b)前記ハードマスク膜をエッチングして、前記第1ゲート電極と前記第3ゲート電極との間における前記ゲート膜で形成された凹部の底部及び側面を覆う第1ハードマスク層を形成する工程と、
(c)前記ゲート膜をエッチバックして、前記第1領域上に前記第1メモリセルトランジスタの第2ゲート電極を、前記第2領域上に前記第2メモリセルトランジスタの第4ゲート電極を、及び前記第1ハードマスク層下に前記第2ゲート電極と前記第4ゲート電極とを接続する接続層をそれぞれ形成する工程と、
(d)前記第2絶縁膜及び前記凹部の底部を覆う前記第1ハードマスク層をエッチバックして、それぞれ前記第1ゲート電極及び前記第3ゲート電極の上部を露出させ、前記接続層の上部を露出させて前記凹部の側面を覆う前記第1ハードマスク層を残す工程と
を具備する
不揮発性半導体記憶装置の製造方法。 - 請求項1に記載の不揮発性半導体記憶装置の製造方法において、
(e)前記接続層の上部をシリサイド化する工程を更に具備する
不揮発性半導体記憶装置の製造方法。 - 請求項1又は2に記載の不揮発性半導体記憶装置の製造方法において、
(f)前記第1メモリセルトランジスタ及び前記第2メモリセルトランジスタにサイドウォール絶縁膜を形成する工程を更に具備する
不揮発性半導体記憶装置の製造方法。 - 請求項1乃至3のいずれか一項に記載の不揮発性半導体記憶装置の製造方法において、
(g)前記半導体基板の表面部の前記第1領域及び前記第2領域に素子分離領域を形成する工程を更に具備する
不揮発性半導体記憶装置の製造方法。 - 請求項1乃至4のいずれか一項に記載の不揮発性半導体記憶装置の製造方法において、
前記(a)工程は、
(a1)前記半導体基板上の第3領域上に前記第1絶縁層を介して形成された第3メモリセルトランジスタの第5ゲート電極と、第4領域上に前記第1絶縁層を介して形成された第4メモリセルトランジスタの第7ゲート電極とを覆うように前記第2絶縁膜、前記ゲート膜及び前記ハードマスク膜を積層する工程を備え、
前記(b)工程は、
(b1)前記ハードマスク膜をエッチングして、前記第5ゲート電極と前記第7ゲート電極との間における前記ゲート膜で形成された前記凹部の底部及び側面を覆う第2ハードマスク層を形成する工程を備え、
前記(c)工程は、
(c1)前記第2ハードマスク層をエッチングで除去する工程と、
(c2)前記ゲート膜をエッチバックして、前記第3領域上に前記第3メモリセルトランジスタの第6ゲート電極を、及び前記第4領域上に前記第2メモリセルトランジスタの第8ゲート電極をそれぞれ形成する工程を備え、
前記(d)工程は、
(d1)前記第2絶縁膜をエッチバックして、それぞれ前記第5ゲート電極及び前記第7ゲート電極の上部を露出させる工程を備え、
前記第6ゲート電極と前記第8ゲート電極とは、互いに絶縁されており、
前記第1ゲート電極と前記第5ゲート電極、前記第2ゲート電極と前記第6ゲート電極、前記第3ゲート電極と前記第7ゲート電極、及び、前記第4ゲート電極と前記第8ゲート電極は、それぞれ一体である
不揮発性半導体記憶装置の製造方法。 - 請求項1乃至5のいずれか一項に記載の不揮発性半導体記憶装置の製造方法において、
前記(c)工程は、
(c3)前記ゲート膜をエッチバックして、前記第1ゲート電極について対向する二側面に二つの前記第2ゲート電極を形成し、前記第3ゲート電極について対向する二側面に二つの前記第4ゲート電極を形成する工程を備える
不揮発性半導体記憶装置の製造方法。 - 第1チャネル領域上方に形成された第1ゲート電極と、前記第1ゲート電極の側面に絶縁層を介して形成された第2ゲート電極とを備える第1メモリセルトランジスタと、
第2チャネル領域上方に形成された第3ゲート電極と、前記第3ゲート電極の側面に絶縁層を介して形成され前記第2ゲート電極と対向する第4ゲート電極とを備える第2メモリセルトランジスタと、
前記第2ゲート電極と前記第4ゲート電極とに結合する接続層と、
前記接続層の両端の各々上に形成された突起部と、
前記接続層上に形成され、金属配線と結合するコンタクトと
を具備する
不揮発性半導体記憶装置。 - 請求項7に記載の不揮発性半導体記憶装置において、
前記接続層は、前記コンタクトとの結合部分にシリサイド層を備える
不揮発性半導体記憶装置。 - 請求項7又は8に記載の不揮発性半導体記憶装置において、
前記第2ゲート電極の上面及び側面と前記第2ゲート電極側の前記突起部とは、前記第1ゲート電極のサイドウォール絶縁膜で覆われ、
前記第4ゲート電極の上面及び側面と前記第4ゲート電極側の前記突起部とは、前記第3ゲート電極のサイドウォール絶縁膜で覆われている
不揮発性半導体記憶装置。 - 請求項7乃至9のいずれか一項に記載の不揮発性半導体記憶装置において、
前記第1メモリセルトランジスタと前記第2メモリセルトランジスタとは、素子分離領域上に形成されている
不揮発性半導体記憶装置。 - 請求項7乃至10のいずれか一項に記載の不揮発性半導体記憶装置において、
第3チャネル領域上方に形成された第5ゲート電極と、前記第5ゲート電極の側面に絶縁層を介して形成された第6ゲート電極とを備える第3メモリセルトランジスタと、
第4チャネル領域上方に形成された第7ゲート電極と、前記第7ゲート電極の側面に絶縁層を介して形成され前記第6ゲート電極と対向する第8ゲート電極とを備える第3メモリセルトランジスタと
を更に具備し、
前記第6ゲート電極と前記第8ゲート電極とは、互いに絶縁されており、
前記第1ゲート電極と前記第5ゲート電極、前記第2ゲート電極と前記第6ゲート電極、前記第3ゲート電極と前記第7ゲート電極、及び、前記第4ゲート電極と前記第8ゲート電極は、それぞれ一体である
を具備する
不揮発性半導体記憶装置。 - 請求項7乃至11のいずれか一項に記載の不揮発性半導体記憶装置において、
前記第1メモリセルトランジスタは、前記第1ゲート電極を挟んで二つの前記第2ゲート電極を備え、
前記第2メモリセルトランジスタは、前記第3ゲート電極を挟んで二つの前記第4ゲート電極を備える
不揮発性半導体記憶装置。
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