JP2002353346A - 裏打ちｔｗｉｎｍｏｎｏｓメモリアレイにおける配線の裏打ち方法および選択方法 - Google Patents
裏打ちｔｗｉｎｍｏｎｏｓメモリアレイにおける配線の裏打ち方法および選択方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Abstract
(57)【要約】 （修正有）
【課題】ビット線、コントロールゲートおよびワードゲ
ートに、最小金属配線ピッチを維持しながら低抵抗金属
線を裏打ちする。 【解決手段】本発明では、特別のアレー端構造体及びそ
れらの製作方法を提供することによって、拡散ビット
線、コントロールゲート、及びワードゲート多結晶シリ
コンの３つの抵抗層（ここでコントロールゲート多結晶
シリコンは、拡散ビット線と重なることができる）が、
最小金属配線ピッチを維持しながら３層だけの金属線を
使用して、最も効果的に裏打ちされる。更に、この裏打
ち方法は、ビット拡散選択トランジスタ及び／又はコン
トロールゲート線選択トランジスタを組み込むことがで
きる。選択トランジスタの目的は、ビット線又はコント
ロールゲート線の全体的キャパシタンスを低減するこ
と、又はセルをグループ化したサブアレーが、プログラ
ム及び／又は消去の間に受けるうる擾乱条件を抑制する
ことになるであろう。
ートに、最小金属配線ピッチを維持しながら低抵抗金属
線を裏打ちする。 【解決手段】本発明では、特別のアレー端構造体及びそ
れらの製作方法を提供することによって、拡散ビット
線、コントロールゲート、及びワードゲート多結晶シリ
コンの３つの抵抗層（ここでコントロールゲート多結晶
シリコンは、拡散ビット線と重なることができる）が、
最小金属配線ピッチを維持しながら３層だけの金属線を
使用して、最も効果的に裏打ちされる。更に、この裏打
ち方法は、ビット拡散選択トランジスタ及び／又はコン
トロールゲート線選択トランジスタを組み込むことがで
きる。選択トランジスタの目的は、ビット線又はコント
ロールゲート線の全体的キャパシタンスを低減するこ
と、又はセルをグループ化したサブアレーが、プログラ
ム及び／又は消去の間に受けるうる擾乱条件を抑制する
ことになるであろう。
Description
【０００１】
【発明の属する技術分野】本出願は、２００１年３月２
６日に出願された米国暫定特許出願第６０／２７８，６
２２号への優先権を主張する。この出願は、参照してこ
こに組み込まれる。
６日に出願された米国暫定特許出願第６０／２７８，６
２２号への優先権を主張する。この出願は、参照してこ
こに組み込まれる。
【０００２】（関連特許出願）２００１年３月１９日に
出願された米国特許出願第０９／８１０，１２２号は、
本発明と同じ譲受人へ譲渡された。
出願された米国特許出願第０９／８１０，１２２号は、
本発明と同じ譲受人へ譲渡された。
【０００３】本発明は、高密度金属／多結晶シリコン・
酸化層・チッ化層・酸化層・シリコン（Metal/polysili
con Oxide Nitride Oxide Silicon（ＭＯＮＯＳ））メ
モリアレーを形成するための裏打ち（結合）方法に関す
る。形成されたメモリアレーは、低減されたビット線抵
抗、低減されたコントロールゲート抵抗、及び低減され
たワードゲート抵抗を有し、３レベルの金属線を使用す
る高パフォーマンスの高密度ＭＯＮＯＳメモリアレーで
ある。
酸化層・チッ化層・酸化層・シリコン（Metal/polysili
con Oxide Nitride Oxide Silicon（ＭＯＮＯＳ））メ
モリアレーを形成するための裏打ち（結合）方法に関す
る。形成されたメモリアレーは、低減されたビット線抵
抗、低減されたコントロールゲート抵抗、及び低減され
たワードゲート抵抗を有し、３レベルの金属線を使用す
る高パフォーマンスの高密度ＭＯＮＯＳメモリアレーで
ある。
【０００４】
【従来の技術】ツインＭＯＮＯＳ構造体は、米国特許
６，２５５，１６６、及び小椋正気（Seiki Ogura）ら
による米国特許出願第０９／８６１，４８９号及び第０
９／５９５，０５９号に紹介され、更に、ツインＭＯＮ
ＯＳメモリアレーの様々なアレー製作方法が、米国特許
６，１７７，３１８及び６，２４８，６３３Ｂ１、並び
に２００１年１１月２１日に出願された米国特許出願第
０９／９９４，０８４号に紹介された。
６，２５５，１６６、及び小椋正気（Seiki Ogura）ら
による米国特許出願第０９／８６１，４８９号及び第０
９／５９５，０５９号に紹介され、更に、ツインＭＯＮ
ＯＳメモリアレーの様々なアレー製作方法が、米国特許
６，１７７，３１８及び６，２４８，６３３Ｂ１、並び
に２００１年１１月２１日に出願された米国特許出願第
０９／９９４，０８４号に紹介された。
【０００５】図１Ａに示されるツインバリスティックＭ
ＯＮＯＳメモリセルは、次のようにビット拡散アレーへ
配列されてよい。即ち、各々のメモリセルは２つのチッ
化領域０３１を含む。領域０３１は、１つのワードゲー
ト０４０、半分のソース拡散、及び半分のビット拡散
（００３）に対する蓄積要素を含む。拡散接合は、２つ
の隣接する蓄積要素によって共用される。コントロール
ゲートは、同じ拡散領域（００３）の上で別々に画定さ
れるか（０４２）、一緒に共用されることができる（０
４３）。コントロールゲートは、下の拡散接合から電気
的に絶縁される。拡散領域はセルの間で共用され、側壁
コントロールゲート（０４２）と平行であり、ワード線
（０４１）と垂直である。拡散線はビット線となる。
ＯＮＯＳメモリセルは、次のようにビット拡散アレーへ
配列されてよい。即ち、各々のメモリセルは２つのチッ
化領域０３１を含む。領域０３１は、１つのワードゲー
ト０４０、半分のソース拡散、及び半分のビット拡散
（００３）に対する蓄積要素を含む。拡散接合は、２つ
の隣接する蓄積要素によって共用される。コントロール
ゲートは、同じ拡散領域（００３）の上で別々に画定さ
れるか（０４２）、一緒に共用されることができる（０
４３）。コントロールゲートは、下の拡散接合から電気
的に絶縁される。拡散領域はセルの間で共用され、側壁
コントロールゲート（０４２）と平行であり、ワード線
（０４１）と垂直である。拡散線はビット線となる。
【０００６】通常のＭＯＳＦＥＴメモリでは、ソース拡
散領域とドレイン拡散領域との間に１つの多結晶シリコ
ンゲートを有するトランジスタ構造体が使用され、ワー
ドゲート多結晶シリコン線及び拡散ビット線が直角に置
かれる。メモリアレーが大きくなるにつれて、ビット線
（ＢＬ）及びワードゲート線（ＷＧ）は長くなる。大型
メモリ素子では、一連のワードゲートのためにワード線
抵抗は高い。ワード線抵抗を低減するために、多結晶ワ
ード線と平行な金属線へワード線を周期的に接続するこ
とが必要である。これは、「裏打ち」又は「結合」され
たワード線と呼ばれる。更に、ビット拡散線はサブアレ
ーにされることができ、ビット線は導電金属線によって
「裏打ち」されることができる。典型的なメモリにおい
て、各々の多結晶シリコンワード線は、各々の多結晶ワ
ード線の上にある金属ワード線へ裏打ちされ、ワード線
と直交する各々の拡散線は金属線の他の層によって裏打
ちされる。
散領域とドレイン拡散領域との間に１つの多結晶シリコ
ンゲートを有するトランジスタ構造体が使用され、ワー
ドゲート多結晶シリコン線及び拡散ビット線が直角に置
かれる。メモリアレーが大きくなるにつれて、ビット線
（ＢＬ）及びワードゲート線（ＷＧ）は長くなる。大型
メモリ素子では、一連のワードゲートのためにワード線
抵抗は高い。ワード線抵抗を低減するために、多結晶ワ
ード線と平行な金属線へワード線を周期的に接続するこ
とが必要である。これは、「裏打ち」又は「結合」され
たワード線と呼ばれる。更に、ビット拡散線はサブアレ
ーにされることができ、ビット線は導電金属線によって
「裏打ち」されることができる。典型的なメモリにおい
て、各々の多結晶シリコンワード線は、各々の多結晶ワ
ード線の上にある金属ワード線へ裏打ちされ、ワード線
と直交する各々の拡散線は金属線の他の層によって裏打
ちされる。
【０００７】しかし、図１Ａに示される高密度ツインＭ
ＯＮＯＳセルでは、トランジスタはソース拡散領域とド
レイン拡散領域との間に３つのゲートを含む。抵抗を低
減し、目標のパフォーマンスを達成するため、コントロ
ールゲート、ワードゲート、及びビット拡散領域の３つ
の抵抗層は、裏打ちされる必要があるかも知れない。よ
り高い密度を得るためには、多結晶シリコンコントロー
ルゲート線及び拡散ビット線が、相互に平行で重なるよ
うに配置されてよい。もしセルが金属ピッチによって制
限され、裏打ちを必要とするならば、それは、金属線の
２つの追加層が２つの抵抗層の上にあり、それら抵抗層
とコンタクトする必要があることを意味する。これは、
レイアウト及びプロセス上の難問である。なぜなら、合
成した４つの線のセットが最小金属配線ピッチ内で重な
っているとき、２つの抵抗層を２つのそれぞれの金属層
へ裏打ちすることは不可能だからである。
ＯＮＯＳセルでは、トランジスタはソース拡散領域とド
レイン拡散領域との間に３つのゲートを含む。抵抗を低
減し、目標のパフォーマンスを達成するため、コントロ
ールゲート、ワードゲート、及びビット拡散領域の３つ
の抵抗層は、裏打ちされる必要があるかも知れない。よ
り高い密度を得るためには、多結晶シリコンコントロー
ルゲート線及び拡散ビット線が、相互に平行で重なるよ
うに配置されてよい。もしセルが金属ピッチによって制
限され、裏打ちを必要とするならば、それは、金属線の
２つの追加層が２つの抵抗層の上にあり、それら抵抗層
とコンタクトする必要があることを意味する。これは、
レイアウト及びプロセス上の難問である。なぜなら、合
成した４つの線のセットが最小金属配線ピッチ内で重な
っているとき、２つの抵抗層を２つのそれぞれの金属層
へ裏打ちすることは不可能だからである。
【０００８】しかし、前述したメモリセルにおいて、他
の第３の抵抗層が付け加えられ、第３レベルの金属によ
って裏打ちされる。次に、賢明な３次元解決法が、３つ
の金属線によって３つの抵抗層を裏打ちすることを可能
にする。
の第３の抵抗層が付け加えられ、第３レベルの金属によ
って裏打ちされる。次に、賢明な３次元解決法が、３つ
の金属線によって３つの抵抗層を裏打ちすることを可能
にする。
【０００９】
【発明が解決しようとする課題】本発明の目的は、３つ
のタイプの高抵抗線を有するメモリセルにおいて高抵抗
線と低抵抗金属線とを裏打ちする新しい方法を提供する
ことである。
のタイプの高抵抗線を有するメモリセルにおいて高抵抗
線と低抵抗金属線とを裏打ちする新しい方法を提供する
ことである。
【００１０】本発明の他の目的は、最小金属配線ピッチ
によって制限されるセルサイズの中で、３つの高抵抗線
が３つの低抵抗金属線によって裏打ちされることができ
るように、裏打ちの新しい方法を提供することである。
によって制限されるセルサイズの中で、３つの高抵抗線
が３つの低抵抗金属線によって裏打ちされることができ
るように、裏打ちの新しい方法を提供することである。
【００１１】更に、本発明の他の目的は、高抵抗線のた
めに裏打ちコンタクト区域を形成する方法を提供するこ
とである。
めに裏打ちコンタクト区域を形成する方法を提供するこ
とである。
【００１２】本発明の更なる目的は、ビット線選択トラ
ンジスタを設けながら、３つの高抵抗線を低抵抗金属線
へ裏打ちする方法を提供することである。
ンジスタを設けながら、３つの高抵抗線を低抵抗金属線
へ裏打ちする方法を提供することである。
【００１３】本発明の更なる目的は、ビット線及びコン
トロールゲート選択トランジスタを設けながら、３つの
高抵抗線を低抵抗金属線へ裏打ちする方法を提供するこ
とである。
トロールゲート選択トランジスタを設けながら、３つの
高抵抗線を低抵抗金属線へ裏打ちする方法を提供するこ
とである。
【００１４】
【課題を解決するための手段】本発明では、特定のアレ
ー端構造体、及びその製作方法を提供することによっ
て、拡散ビット線、コントロールゲート、及びワードゲ
ート多結晶シリコンの３つの抵抗層が、金属線の層を３
つだけ使用して、最小金属配線ピッチを維持しながら最
も効果的に裏打ちされ、ここでコントロールゲート多結
晶シリコンは、拡散ビット線の上にあることができる。
ー端構造体、及びその製作方法を提供することによっ
て、拡散ビット線、コントロールゲート、及びワードゲ
ート多結晶シリコンの３つの抵抗層が、金属線の層を３
つだけ使用して、最小金属配線ピッチを維持しながら最
も効果的に裏打ちされ、ここでコントロールゲート多結
晶シリコンは、拡散ビット線の上にあることができる。
【００１５】メモリが大きくなりすぎると、ビット線の
トータルのキャパシタンスも大きくなりしぎて、ＲＣ時
定数は特定のアプリケーション速度に対して大きくなり
すぎる。従って、ビット線は幾つかのセクションへ分割
されなければならない。各々のセクションは、分割され
たセクションの各々の端に選択トランジスタを置くこと
によって選択される。従って、トータルのビット線キャ
パシタンスは、グローバルの金属線キャパシタンスと素
子の選択されたセクションとの合計へ縮小される。更
に、前記の裏打ち発明は、選択トランジスタをビット線
の上に置く場合に拡張される。更に、米国特許出願第０
９／９９４，０８４号で提供される逸脱したアレー構造
体に対する他の裏打ち方法も、類似の方法を使用して提
供される。図２は、コントロールゲート線１４２及びビ
ット線１０３が相互に平行で、ワードゲート線１４０が
コントロールゲート線及びビット線の双方に垂直である
メモリセルアレーの概念図である。ワードゲート多結晶
シリコン線は金属へ裏打ちされる。拡散ビット線は、更
に、メインビット線へ接続されるビット線選択トランジ
スタ１９６によってサブアレーへ分割される。コントロ
ールゲート多結晶シリコン線は、更に、メインコントロ
ールゲートへ接続されるコントロールゲート線選択トラ
ンジスタ１９５によってサブアレーへ分割される。
トータルのキャパシタンスも大きくなりしぎて、ＲＣ時
定数は特定のアプリケーション速度に対して大きくなり
すぎる。従って、ビット線は幾つかのセクションへ分割
されなければならない。各々のセクションは、分割され
たセクションの各々の端に選択トランジスタを置くこと
によって選択される。従って、トータルのビット線キャ
パシタンスは、グローバルの金属線キャパシタンスと素
子の選択されたセクションとの合計へ縮小される。更
に、前記の裏打ち発明は、選択トランジスタをビット線
の上に置く場合に拡張される。更に、米国特許出願第０
９／９９４，０８４号で提供される逸脱したアレー構造
体に対する他の裏打ち方法も、類似の方法を使用して提
供される。図２は、コントロールゲート線１４２及びビ
ット線１０３が相互に平行で、ワードゲート線１４０が
コントロールゲート線及びビット線の双方に垂直である
メモリセルアレーの概念図である。ワードゲート多結晶
シリコン線は金属へ裏打ちされる。拡散ビット線は、更
に、メインビット線へ接続されるビット線選択トランジ
スタ１９６によってサブアレーへ分割される。コントロ
ールゲート多結晶シリコン線は、更に、メインコントロ
ールゲートへ接続されるコントロールゲート線選択トラ
ンジスタ１９５によってサブアレーへ分割される。
【００１６】本発明の第１の実施形態は、３つの抵抗層
を３つの導電層へ裏打ちする方法を提供する。ここで２
つの抵抗層（００３、０４２）は相互に平行で重なって
おり、第３の抵抗層（０４０）は第１の２つの抵抗層
（図３）に直交する。セルの幅及び高さは、垂直及び水
平方向に１つの導電金属を設けることを可能にする。各
々の抵抗層は、トータルの抵抗層抵抗を低減するため、
それぞれの上部導電層によって周期的にコンタクト（裏
打ち）される。抵抗を低減するため、中間抵抗層２（０
４２）は、その上にある導電層０６１へ周期的に接続さ
れる。下部抵抗層１（００３）と上部導電層Ｍ３（０８
１）との間を接続するため、第２の抵抗層２（０４２）
がカットされ、下部抵抗層１（００３）を露出するため
分離される。次に、コンタクト／ビア積層が、下部抵抗
層１（００３）から上部導電層３（Ｍ３）０８１へ構築
される。第２の抵抗層２（０４２）の２つの端は、第２
の導電層Ｍ２（０７１）へコンタクトさせることによっ
て一緒に接続される。この第２の導電層Ｍ２（０７１）
の配線は、隣接するセルの開放空間を使用することによ
って、コンタクト／ビア積層をバイパスする。このバイ
パス通路は、今後「ループ」と呼ばれる。第２の導電層
Ｍ２（０７１）のこのバイパスループは、下部抵抗層１
（０６１）へのコンタクトを妨害するので、裏打ちは合
成線の１つおきのセットの上に置かれる。裏打ちされな
い線は、短いか長い距離だけ離れた他のロケーションで
裏打ちされてよい。従って、１つの余分の導電金属層を
使用することによって、４つの全ての層が相互に平行で
重なっているとき、２つの抵抗層を２つの導電層へ裏打
ちすることができる。余分の第２の導電層Ｍ２（０７
１）は、裏打ち区域でのみ使用される。そうでなけれ
ば、それは、第１の抵抗層１（００３）及び第２の抵抗
層２（０４２）と直交する第３の抵抗層３（０４０）の
間を裏打ちするために他の区域で使用されてよい。これ
を説明すると、抵抗層の抵抗を低減するため、導電層１
（０６１）は抵抗層２（０４２）へ裏打ちされ、導電層
２（０７１）は抵抗層３（０４０）へ裏打ちされ、導電
層３（０８１）は抵抗層１（００３）へ裏打ちされる。
ループでは、導電層２（０７１）はコンタクト積層をバ
イパスするために使用され、抵抗層２（０４２）のカッ
トエッジを一緒に接続する。しかし、導電層１（０６
１）及び導電層２（０７１）の機能を交換して、それら
を、それぞれ抵抗層３（０４０）及び抵抗層２（０４
２）へ裏打ちすることも可能である。従って、最小セル
／金属ピッチの中で、３つの抵抗層が３つの導電金属層
によって裏打ちされてよい。
を３つの導電層へ裏打ちする方法を提供する。ここで２
つの抵抗層（００３、０４２）は相互に平行で重なって
おり、第３の抵抗層（０４０）は第１の２つの抵抗層
（図３）に直交する。セルの幅及び高さは、垂直及び水
平方向に１つの導電金属を設けることを可能にする。各
々の抵抗層は、トータルの抵抗層抵抗を低減するため、
それぞれの上部導電層によって周期的にコンタクト（裏
打ち）される。抵抗を低減するため、中間抵抗層２（０
４２）は、その上にある導電層０６１へ周期的に接続さ
れる。下部抵抗層１（００３）と上部導電層Ｍ３（０８
１）との間を接続するため、第２の抵抗層２（０４２）
がカットされ、下部抵抗層１（００３）を露出するため
分離される。次に、コンタクト／ビア積層が、下部抵抗
層１（００３）から上部導電層３（Ｍ３）０８１へ構築
される。第２の抵抗層２（０４２）の２つの端は、第２
の導電層Ｍ２（０７１）へコンタクトさせることによっ
て一緒に接続される。この第２の導電層Ｍ２（０７１）
の配線は、隣接するセルの開放空間を使用することによ
って、コンタクト／ビア積層をバイパスする。このバイ
パス通路は、今後「ループ」と呼ばれる。第２の導電層
Ｍ２（０７１）のこのバイパスループは、下部抵抗層１
（０６１）へのコンタクトを妨害するので、裏打ちは合
成線の１つおきのセットの上に置かれる。裏打ちされな
い線は、短いか長い距離だけ離れた他のロケーションで
裏打ちされてよい。従って、１つの余分の導電金属層を
使用することによって、４つの全ての層が相互に平行で
重なっているとき、２つの抵抗層を２つの導電層へ裏打
ちすることができる。余分の第２の導電層Ｍ２（０７
１）は、裏打ち区域でのみ使用される。そうでなけれ
ば、それは、第１の抵抗層１（００３）及び第２の抵抗
層２（０４２）と直交する第３の抵抗層３（０４０）の
間を裏打ちするために他の区域で使用されてよい。これ
を説明すると、抵抗層の抵抗を低減するため、導電層１
（０６１）は抵抗層２（０４２）へ裏打ちされ、導電層
２（０７１）は抵抗層３（０４０）へ裏打ちされ、導電
層３（０８１）は抵抗層１（００３）へ裏打ちされる。
ループでは、導電層２（０７１）はコンタクト積層をバ
イパスするために使用され、抵抗層２（０４２）のカッ
トエッジを一緒に接続する。しかし、導電層１（０６
１）及び導電層２（０７１）の機能を交換して、それら
を、それぞれ抵抗層３（０４０）及び抵抗層２（０４
２）へ裏打ちすることも可能である。従って、最小セル
／金属ピッチの中で、３つの抵抗層が３つの導電金属層
によって裏打ちされてよい。
【００１７】第２の実施形態では、メモリ素子構造体が
米国特許６，２４８，６３３Ｂ１で説明されるようにし
て製作されるツインＭＯＮＯＳメモリの拡散ビットアレ
ーにおいて、裏打ち１５１のためのビット拡散コンタク
トが形成される。次に、第１の実施形態の計画で説明さ
れた抵抗層−導電層裏打ち方法を使用して、コントロー
ルゲート多結晶シリコン１４３が、図５．１（ｂ）で示
されるように、線のエッジで金属１（１６１）と裏打ち
される。アレーにおいて、多結晶シリコンワードゲート
線の抵抗を低減するため、金属２（Ｍ２）１７１が使用
される。しかし、裏打ち区域では、図５．２（ｃ）で示
されるように、区分されて金属１（Ｍ１）１６１とコン
タクトするＣＧ線のエッジを接続するため、Ｍ２ １７
２も使用される。Ｍ２線は、コンタクト／ビア積層１５
１の周囲をループし、積層１５１は、拡散ビット線１０
３を平行な図５．２（ｄ）の金属３ １８１へ接続す
る。Ｍ２ １７１のループは隣接するセルの中のビット
線コンタクトを妨害するので、裏打ち領域は、交互のビ
ット線及び交互のＣＧ線とコンタクトする。線のコンタ
クトしないセットは、別個の裏打ち区域の直ぐ下又はサ
ブアレーの他の端で裏打ちされてよい。更に、このアレ
ーのために金属１と金属２の機能を交換し、金属１がワ
ード線とコンタクトして裏打ちループのために使用さ
れ、金属２がコントロールゲート線と裏打ちされて、そ
の抵抗を低減するように使用されることも可能である。
米国特許６，２４８，６３３Ｂ１で説明されるようにし
て製作されるツインＭＯＮＯＳメモリの拡散ビットアレ
ーにおいて、裏打ち１５１のためのビット拡散コンタク
トが形成される。次に、第１の実施形態の計画で説明さ
れた抵抗層−導電層裏打ち方法を使用して、コントロー
ルゲート多結晶シリコン１４３が、図５．１（ｂ）で示
されるように、線のエッジで金属１（１６１）と裏打ち
される。アレーにおいて、多結晶シリコンワードゲート
線の抵抗を低減するため、金属２（Ｍ２）１７１が使用
される。しかし、裏打ち区域では、図５．２（ｃ）で示
されるように、区分されて金属１（Ｍ１）１６１とコン
タクトするＣＧ線のエッジを接続するため、Ｍ２ １７
２も使用される。Ｍ２線は、コンタクト／ビア積層１５
１の周囲をループし、積層１５１は、拡散ビット線１０
３を平行な図５．２（ｄ）の金属３ １８１へ接続す
る。Ｍ２ １７１のループは隣接するセルの中のビット
線コンタクトを妨害するので、裏打ち領域は、交互のビ
ット線及び交互のＣＧ線とコンタクトする。線のコンタ
クトしないセットは、別個の裏打ち区域の直ぐ下又はサ
ブアレーの他の端で裏打ちされてよい。更に、このアレ
ーのために金属１と金属２の機能を交換し、金属１がワ
ード線とコンタクトして裏打ちループのために使用さ
れ、金属２がコントロールゲート線と裏打ちされて、そ
の抵抗を低減するように使用されることも可能である。
【００１８】本発明の第３の実施形態において、裏打ち
方法は、更に、ビット拡散選択トランジスタ及び／又は
コントロールゲート線選択トランジスタを組み込んでい
る。選択トランジスタの目的は、ビット線又はコントロ
ールゲート線の全体のキャパシタンスを低減するためで
あるか、又は、セルのグループにされたサブアレーが、
プログラム及び／又は消去の間に受けるかも知れない擾
乱条件を制限するためであってよい。これらの選択トラ
ンジスタは、メモリセルサブアレーの間の裏打ち区域へ
付け加えられる。図８．１（ａ）及び図９Ｃは、裏打ち
区域におけるビット線選択ゲート２１１及びコントロー
ルゲート選択ゲート２１２の実施形態の例を示す。図７
Ａ〜図７Ｅ及び図８．１（ａ）を参照すると、サブアレ
ーの両側における裏打ち区域が示される。ビット線選択
ゲート２１１はアレーに最も近く置かれ、コントロール
ゲート選択ゲート２１２は、アレーから見てビット線選
択ゲートの外側に置かれる。サブアレーの端では、コン
トロールゲートの側壁を形成する前に、Ｎ＋種、例えば
Ａｓを打ち込むことによって、ビット拡散領域がコント
ロールゲートの端を越えて拡張される（図９Ａ）。ビッ
ト拡散拡張２０４及びビット選択トランジスタ２１１
は、サブアレーの両側で交互に設けられる。選択トラン
ジスタは、浅いトレンチアイソレーションによって相互
から分離される（図７Ｅ及び図８．１（ａ））。ビット
選択ゲート２１１は、拡張されたビット拡散領域を横切
って水平に置かれ、水平ゲートはビット選択ゲートとな
る。ビット選択トランジスタゲートの他の側の拡散領域
は、図９Ａで示されるように、拡散領域と第２レベル金
属２（２７１）との間のコンタクト積層２５１によっ
て、メインビット線へ接続される。コントロールゲート
選択トランジスタ２１２も必要であるときは、一対のコ
ントロールゲート選択トランジスタ２１２が、２つのサ
ブアレーの２つのエッジの内部で、２つのビット線選択
トランジスタ２１１の間に位相外れに置かれる。一対の
コントロールゲート選択線は、ワードゲートと平行であ
り、ビット線及びコントロールゲート線に垂直である
（図８．１（ａ））。図８．１（ａ）及び図８．２
（ｄ）で示されるように、２つのコントロールゲート２
１２の間の中央コンタクト２５４は、金属Ｍ３（２８
１）の中で垂直であるメインコントロールゲート線への
コントロールゲート接続点となる。コントロールゲート
選択トランジスタの他の拡散領域は、金属Ｍ１（２６
１）によって、多結晶シリコンコントロールゲート裏打
ち２５２の他の端へ局所的に接続される（図８．１
（ｂ））。メインビット線は、金属２（２７１）の中に
あるが、メインＣＧコンタクトの近くで、それらはカッ
トされて下方の金属１（２６１）へ接続される。それ
は、ビット裏打ちを完成するため、メインコントロール
ゲートコンタクト２５４の周囲をループするためである
（図８．２（ｃ））。従って、サブアレー空間の１つの
エッジでは、交互のビット選択ゲート／裏打ちビアＭ２
線及びコントロールゲート選択／裏打ちビアＭ３が、Ｍ
１ローカル接続及びループを使用して完成されてよい。
更に、間隔をおいてワードゲート線を裏打ちし、多結晶
シリコンワードゲート抵抗を低減するため、金属１がア
レー領域で使用されてよい。この例はビット選択トラン
ジスタ及びコントロールゲート選択トランジスタを示
す。同じコンタクト及び金属配線アプローチを使用し
て、ビット線選択のみのトランジスタ又はコントロール
ゲート線選択のみのトランジスタを有する裏打ち及び選
択区域を実現することができる。
方法は、更に、ビット拡散選択トランジスタ及び／又は
コントロールゲート線選択トランジスタを組み込んでい
る。選択トランジスタの目的は、ビット線又はコントロ
ールゲート線の全体のキャパシタンスを低減するためで
あるか、又は、セルのグループにされたサブアレーが、
プログラム及び／又は消去の間に受けるかも知れない擾
乱条件を制限するためであってよい。これらの選択トラ
ンジスタは、メモリセルサブアレーの間の裏打ち区域へ
付け加えられる。図８．１（ａ）及び図９Ｃは、裏打ち
区域におけるビット線選択ゲート２１１及びコントロー
ルゲート選択ゲート２１２の実施形態の例を示す。図７
Ａ〜図７Ｅ及び図８．１（ａ）を参照すると、サブアレ
ーの両側における裏打ち区域が示される。ビット線選択
ゲート２１１はアレーに最も近く置かれ、コントロール
ゲート選択ゲート２１２は、アレーから見てビット線選
択ゲートの外側に置かれる。サブアレーの端では、コン
トロールゲートの側壁を形成する前に、Ｎ＋種、例えば
Ａｓを打ち込むことによって、ビット拡散領域がコント
ロールゲートの端を越えて拡張される（図９Ａ）。ビッ
ト拡散拡張２０４及びビット選択トランジスタ２１１
は、サブアレーの両側で交互に設けられる。選択トラン
ジスタは、浅いトレンチアイソレーションによって相互
から分離される（図７Ｅ及び図８．１（ａ））。ビット
選択ゲート２１１は、拡張されたビット拡散領域を横切
って水平に置かれ、水平ゲートはビット選択ゲートとな
る。ビット選択トランジスタゲートの他の側の拡散領域
は、図９Ａで示されるように、拡散領域と第２レベル金
属２（２７１）との間のコンタクト積層２５１によっ
て、メインビット線へ接続される。コントロールゲート
選択トランジスタ２１２も必要であるときは、一対のコ
ントロールゲート選択トランジスタ２１２が、２つのサ
ブアレーの２つのエッジの内部で、２つのビット線選択
トランジスタ２１１の間に位相外れに置かれる。一対の
コントロールゲート選択線は、ワードゲートと平行であ
り、ビット線及びコントロールゲート線に垂直である
（図８．１（ａ））。図８．１（ａ）及び図８．２
（ｄ）で示されるように、２つのコントロールゲート２
１２の間の中央コンタクト２５４は、金属Ｍ３（２８
１）の中で垂直であるメインコントロールゲート線への
コントロールゲート接続点となる。コントロールゲート
選択トランジスタの他の拡散領域は、金属Ｍ１（２６
１）によって、多結晶シリコンコントロールゲート裏打
ち２５２の他の端へ局所的に接続される（図８．１
（ｂ））。メインビット線は、金属２（２７１）の中に
あるが、メインＣＧコンタクトの近くで、それらはカッ
トされて下方の金属１（２６１）へ接続される。それ
は、ビット裏打ちを完成するため、メインコントロール
ゲートコンタクト２５４の周囲をループするためである
（図８．２（ｃ））。従って、サブアレー空間の１つの
エッジでは、交互のビット選択ゲート／裏打ちビアＭ２
線及びコントロールゲート選択／裏打ちビアＭ３が、Ｍ
１ローカル接続及びループを使用して完成されてよい。
更に、間隔をおいてワードゲート線を裏打ちし、多結晶
シリコンワードゲート抵抗を低減するため、金属１がア
レー領域で使用されてよい。この例はビット選択トラン
ジスタ及びコントロールゲート選択トランジスタを示
す。同じコンタクト及び金属配線アプローチを使用し
て、ビット線選択のみのトランジスタ又はコントロール
ゲート線選択のみのトランジスタを有する裏打ち及び選
択区域を実現することができる。
【００１９】第４の実施形態は、各々のセルの拡散領域
が、コンタクト３５１によって第１レベルの金属（Ｍ
１）３６１へ接続される「金属ビット」と呼ばれる他の
タイプのアレー配列における裏打ち方法を示す（図１０
Ｃ、図１１．１（ｂ）、及び図１２Ｂを参照）。多結晶
シリコンコントロールゲート線３４２及び多結晶シリコ
ンワードゲート線３４０は、相互に平行であり、ビット
金属線３６１と直交している（図１２）。コントロール
ゲート多結晶シリコンと金属との間をコンタクトさせる
ため、多結晶シリコンのパッドが準備される（図１０Ａ
〜Ｃ）。この多結晶シリコンパッド３４３は、前の実施
形態で説明した自己整合方法を使用することによって形
成される。コントロールゲート３４２を裏打ちするため
には金属Ｍ２ ３７１が使用され（図１１．２
（ｃ））、ワードゲート３４０を裏打ちするためには金
属Ｍ３ ３８１が使用される（図１１．２（ｄ））。ワ
ードゲートコンタクト３５５は、ワードゲートコンタク
ト区域を避けるため、コントロールゲートＭ２線をカッ
トし、金属１内でループすることによって作り出された
開放空間に置かれる（図１１．２（ｃ））。金属２及び
金属３を金属ピッチの半分だけシフトし、Ｍ２及びＭ１
でループすることによって、全てのコントロールゲート
線３４２及び１つおきのワードゲート線３４０を同じ領
域の中でコンタクトさせることができる（図１２Ａ）。
コントロールゲート線は、ワードゲート線よりも高い抵
抗を有する狭い側壁多結晶シリコンであるから、サブア
レーの双方の端の上で全てのＣＧ線を裏打ちする能力
は、高パフォーマンスのアプリケーションに対して有用
である。
が、コンタクト３５１によって第１レベルの金属（Ｍ
１）３６１へ接続される「金属ビット」と呼ばれる他の
タイプのアレー配列における裏打ち方法を示す（図１０
Ｃ、図１１．１（ｂ）、及び図１２Ｂを参照）。多結晶
シリコンコントロールゲート線３４２及び多結晶シリコ
ンワードゲート線３４０は、相互に平行であり、ビット
金属線３６１と直交している（図１２）。コントロール
ゲート多結晶シリコンと金属との間をコンタクトさせる
ため、多結晶シリコンのパッドが準備される（図１０Ａ
〜Ｃ）。この多結晶シリコンパッド３４３は、前の実施
形態で説明した自己整合方法を使用することによって形
成される。コントロールゲート３４２を裏打ちするため
には金属Ｍ２ ３７１が使用され（図１１．２
（ｃ））、ワードゲート３４０を裏打ちするためには金
属Ｍ３ ３８１が使用される（図１１．２（ｄ））。ワ
ードゲートコンタクト３５５は、ワードゲートコンタク
ト区域を避けるため、コントロールゲートＭ２線をカッ
トし、金属１内でループすることによって作り出された
開放空間に置かれる（図１１．２（ｃ））。金属２及び
金属３を金属ピッチの半分だけシフトし、Ｍ２及びＭ１
でループすることによって、全てのコントロールゲート
線３４２及び１つおきのワードゲート線３４０を同じ領
域の中でコンタクトさせることができる（図１２Ａ）。
コントロールゲート線は、ワードゲート線よりも高い抵
抗を有する狭い側壁多結晶シリコンであるから、サブア
レーの双方の端の上で全てのＣＧ線を裏打ちする能力
は、高パフォーマンスのアプリケーションに対して有用
である。
【００２０】
【発明の実施の形態】本発明の第１の実施形態は、３つ
の抵抗層を３つの導電層へ裏打ちする方法を提供する。
ここで２つの抵抗層（００３、０４２）は、相互に平行
で重なっており、第３の抵抗層（０４０）は第１の２つ
の抵抗層と直交する（図３）。セルの幅及び高さは、垂
直及び水平方向で１つの導電金属を設けることを可能に
する。各々の抵抗層は、トータルの抵抗層抵抗を低減す
るため、それぞれの上部導電層によって周期的にコンタ
クト（裏打ち）される。抵抗を低減するため、中間抵抗
層２（０４２）が、その上にある導電層０６１（Ｍ１）
へ周期的に接続される。下部抵抗層１（００３）と最も
上の導電層Ｍ３（０８１）との間を接続するため、第２
の抵抗層２（０４２）がカットされ、下部抵抗層１（０
０３）を露出するため分離される。次に、コンタクト／
ビア積層が下部抵抗層１（００３）から上部導電層３
（Ｍ３）０８１へ構築される。第２の抵抗層２（０４
２）の２つの端は、第２の導電層Ｍ２（０７１）へコン
タクトさせることによって一緒に接続される。この第２
の導電層Ｍ２（０７１）配線は、隣接するセルの開放空
間を使用することによってコンタクト／ビア積層をバイ
パスする。このバイパス通路は、今後「ループ」と呼ば
れる。第２の導電層Ｍ２（０７１）のこのバイパスルー
プは下部抵抗層１（００３）へのコンタクトを妨害する
ので、裏打ちは合成線の１つおきのセットの上に置かれ
る。裏打ちされない線は、短いか長い距離だけ離れた他
のロケーションで裏打ちされてよい。従って、１つの余
分の導電金属層を使用することによって、４つの全ての
層が相互に平行で重なっているとき、２つの抵抗層を２
つの導電層へ裏打ちすることができる。余分の第２の導
電層Ｍ２（０７１）は、裏打ち区域でのみ使用される
か、そうでなければ、第１及び第２の抵抗層１（００
３）及び２（０４２）と直交する第３の抵抗層３（０４
０）を裏打ちするために他の区域で使用されてよい。こ
れを説明すると、抵抗層の抵抗を低減するため、導電層
１（０６１）は抵抗層２（０４２）へ裏打ちされ、導電
層２（０７１）は抵抗層３（０４０）へ裏打ちされ、導
電層３（０８１）は抵抗層１（００３）へ裏打ちされ
る。ループにおいて、導電層２（０７１）は、コンタク
ト積層をバイパスするために使用され、抵抗層２（０４
２）のカットされた端を一緒に接続する。しかし、導電
層１（０６１）の機能と導電層２（０７１）の機能を交
換して、それら導電層を、それぞれ抵抗層３（０４０）
及び抵抗層２（０４２）へ裏打ちすることも可能であ
る。従って、３つの抵抗層は、最小セル／金属ピッチの
中で、３つの導電金属層によって裏打ちされてよい。
の抵抗層を３つの導電層へ裏打ちする方法を提供する。
ここで２つの抵抗層（００３、０４２）は、相互に平行
で重なっており、第３の抵抗層（０４０）は第１の２つ
の抵抗層と直交する（図３）。セルの幅及び高さは、垂
直及び水平方向で１つの導電金属を設けることを可能に
する。各々の抵抗層は、トータルの抵抗層抵抗を低減す
るため、それぞれの上部導電層によって周期的にコンタ
クト（裏打ち）される。抵抗を低減するため、中間抵抗
層２（０４２）が、その上にある導電層０６１（Ｍ１）
へ周期的に接続される。下部抵抗層１（００３）と最も
上の導電層Ｍ３（０８１）との間を接続するため、第２
の抵抗層２（０４２）がカットされ、下部抵抗層１（０
０３）を露出するため分離される。次に、コンタクト／
ビア積層が下部抵抗層１（００３）から上部導電層３
（Ｍ３）０８１へ構築される。第２の抵抗層２（０４
２）の２つの端は、第２の導電層Ｍ２（０７１）へコン
タクトさせることによって一緒に接続される。この第２
の導電層Ｍ２（０７１）配線は、隣接するセルの開放空
間を使用することによってコンタクト／ビア積層をバイ
パスする。このバイパス通路は、今後「ループ」と呼ば
れる。第２の導電層Ｍ２（０７１）のこのバイパスルー
プは下部抵抗層１（００３）へのコンタクトを妨害する
ので、裏打ちは合成線の１つおきのセットの上に置かれ
る。裏打ちされない線は、短いか長い距離だけ離れた他
のロケーションで裏打ちされてよい。従って、１つの余
分の導電金属層を使用することによって、４つの全ての
層が相互に平行で重なっているとき、２つの抵抗層を２
つの導電層へ裏打ちすることができる。余分の第２の導
電層Ｍ２（０７１）は、裏打ち区域でのみ使用される
か、そうでなければ、第１及び第２の抵抗層１（００
３）及び２（０４２）と直交する第３の抵抗層３（０４
０）を裏打ちするために他の区域で使用されてよい。こ
れを説明すると、抵抗層の抵抗を低減するため、導電層
１（０６１）は抵抗層２（０４２）へ裏打ちされ、導電
層２（０７１）は抵抗層３（０４０）へ裏打ちされ、導
電層３（０８１）は抵抗層１（００３）へ裏打ちされ
る。ループにおいて、導電層２（０７１）は、コンタク
ト積層をバイパスするために使用され、抵抗層２（０４
２）のカットされた端を一緒に接続する。しかし、導電
層１（０６１）の機能と導電層２（０７１）の機能を交
換して、それら導電層を、それぞれ抵抗層３（０４０）
及び抵抗層２（０４２）へ裏打ちすることも可能であ
る。従って、３つの抵抗層は、最小セル／金属ピッチの
中で、３つの導電金属層によって裏打ちされてよい。
【００２１】図４〜６を参照して、本発明の第２の実施
形態を説明する。
形態を説明する。
【００２２】バリスティックツインＭＯＮＯＳメモリセ
ルは、米国特許６，２４８，６３３Ｂ１で教示されるよ
うにして製作される。図４Ａで示されるように、各々の
メモリセルは２つのチッ化領域１３１を含む。２つのチ
ッ化領域１３１は、１つのワードゲート１４０、及び半
分のソース拡散領域並びに半分のビット拡散（１０３）
に対する蓄積要素を含む。拡散接合は２つの隣接する蓄
積要素によって共用される。コントロールゲート１４２
は、双方のワードゲート側壁における垂直反応性イオン
エッチングによって画定される。図４Ｂで示されるよう
に、ビット拡散１０３を共用する一対のコントロールゲ
ート１４２は、抵抗を低減するために多結晶シリコン１
４３を充填することによって一緒に接続されてよい。側
壁ゲート１４２を画定した後、図４Ｂのアイソレーショ
ン層１２４を形成するため、酸化シリコン膜１２４−Ａ
が、コントロールゲート及び拡散接合１０３の上に成膜
又は堆積される。次に、図４Ａの凹所マスクを使用し
て、図４Ｂのアイソレーション酸化層１２４を残すため
に酸化層１２４−Ａがエッチングされる。次に、別個の
コントロールゲート１４２の間の谷の中で、多結晶シリ
コンが堆積及び平坦化される。多結晶シリコンコントロ
ールゲートの上の不必要な酸化層１２４−Ａは、ウエッ
ト又はドライエッチングによって除去される。図４Ｂで
示されるように、ワード線の間の空間を充填するため多
結晶シリコンが堆積され、ワードゲートの上の多結晶シ
リコンを除去するためＣＭＰによって平坦化される。コ
ントロールゲート１４３は、下の拡散接合１０３から電
気的に絶縁される。拡散は、側壁コントロールゲート１
４２の下にあり、後でコントロールゲートの上に形成さ
れるワード線に垂直である。
ルは、米国特許６，２４８，６３３Ｂ１で教示されるよ
うにして製作される。図４Ａで示されるように、各々の
メモリセルは２つのチッ化領域１３１を含む。２つのチ
ッ化領域１３１は、１つのワードゲート１４０、及び半
分のソース拡散領域並びに半分のビット拡散（１０３）
に対する蓄積要素を含む。拡散接合は２つの隣接する蓄
積要素によって共用される。コントロールゲート１４２
は、双方のワードゲート側壁における垂直反応性イオン
エッチングによって画定される。図４Ｂで示されるよう
に、ビット拡散１０３を共用する一対のコントロールゲ
ート１４２は、抵抗を低減するために多結晶シリコン１
４３を充填することによって一緒に接続されてよい。側
壁ゲート１４２を画定した後、図４Ｂのアイソレーショ
ン層１２４を形成するため、酸化シリコン膜１２４−Ａ
が、コントロールゲート及び拡散接合１０３の上に成膜
又は堆積される。次に、図４Ａの凹所マスクを使用し
て、図４Ｂのアイソレーション酸化層１２４を残すため
に酸化層１２４−Ａがエッチングされる。次に、別個の
コントロールゲート１４２の間の谷の中で、多結晶シリ
コンが堆積及び平坦化される。多結晶シリコンコントロ
ールゲートの上の不必要な酸化層１２４−Ａは、ウエッ
ト又はドライエッチングによって除去される。図４Ｂで
示されるように、ワード線の間の空間を充填するため多
結晶シリコンが堆積され、ワードゲートの上の多結晶シ
リコンを除去するためＣＭＰによって平坦化される。コ
ントロールゲート１４３は、下の拡散接合１０３から電
気的に絶縁される。拡散は、側壁コントロールゲート１
４２の下にあり、後でコントロールゲートの上に形成さ
れるワード線に垂直である。
【００２３】図４Ｂで示されるように、ビット拡散区域
は、フォトレジストマスク１９３を使用して露光され
る。多結晶シリコン１４２及び１４３は、例えば、塩素
塩基を有する反応性イオンエッチング（ＲＩＥ）プロセ
スを使用して選択的にエッチングされ、図４Ｃで示され
るように、Ａｓのようなビットコンタクトイオン注入１
０４が続き、ＯＮＯの下にオールｎ＋領域プロフィール
が形成され、ｎ＋ドーパントとボーダーレスのコンタク
ト区域が作られる。
は、フォトレジストマスク１９３を使用して露光され
る。多結晶シリコン１４２及び１４３は、例えば、塩素
塩基を有する反応性イオンエッチング（ＲＩＥ）プロセ
スを使用して選択的にエッチングされ、図４Ｃで示され
るように、Ａｓのようなビットコンタクトイオン注入１
０４が続き、ＯＮＯの下にオールｎ＋領域プロフィール
が形成され、ｎ＋ドーパントとボーダーレスのコンタク
ト区域が作られる。
【００２４】通常の金属コンタクトプロセス、例えば、
開口内の酸化層の堆積、酸化層の化学的機械的ポリッシ
ング（ＣＭＰ）、コンタクトホールの開口、タングステ
ンの充填、及びタングステンのＣＭＰが続く。図４Ｃ
は、完成したビット拡散裏打ちコンタクト１５１及びコ
ントロールゲートコンタクト１５２を示す。図５．１
（ａ）は、この時点におけるＭＯＮＯＳ素子の平面図で
ある。図４Ｃは、図６Ｂの断面Ｂ−Ｂ’を示す。裏打ち
コンタクトホール１５２及びビットコンタクトホール１
５１は、交互のビット線及びコントロールゲート線の上
に置かれる。図５．１（ａ）で示されるように、両方の
端に置かれたコントロールゲートコンタクトは、図５．
１（ｂ）に示される第１の金属１６１と一緒に接続され
る。ここで第１の金属パッドが、積層を作るためにビッ
トコンタクトの上に置かれる。ビアプロセスが続き、ビ
ットコンタクト及びコントロールゲートコンタクトが積
層される。第１の金属線は、図５．２（ｃ）で示される
ように、第２の金属ループ１７１でバイパスするため、
ビットコンタクト１５１の両側で開放される。図示され
ないが、ワード線も第２の金属で裏打ちされる。図５．
２（ｄ）で示されるように、ビットコンタクトは、第２
の金属パッド及び第２のビアホールによって積層され、
第３の金属によって裏打ちされる。
開口内の酸化層の堆積、酸化層の化学的機械的ポリッシ
ング（ＣＭＰ）、コンタクトホールの開口、タングステ
ンの充填、及びタングステンのＣＭＰが続く。図４Ｃ
は、完成したビット拡散裏打ちコンタクト１５１及びコ
ントロールゲートコンタクト１５２を示す。図５．１
（ａ）は、この時点におけるＭＯＮＯＳ素子の平面図で
ある。図４Ｃは、図６Ｂの断面Ｂ−Ｂ’を示す。裏打ち
コンタクトホール１５２及びビットコンタクトホール１
５１は、交互のビット線及びコントロールゲート線の上
に置かれる。図５．１（ａ）で示されるように、両方の
端に置かれたコントロールゲートコンタクトは、図５．
１（ｂ）に示される第１の金属１６１と一緒に接続され
る。ここで第１の金属パッドが、積層を作るためにビッ
トコンタクトの上に置かれる。ビアプロセスが続き、ビ
ットコンタクト及びコントロールゲートコンタクトが積
層される。第１の金属線は、図５．２（ｃ）で示される
ように、第２の金属ループ１７１でバイパスするため、
ビットコンタクト１５１の両側で開放される。図示され
ないが、ワード線も第２の金属で裏打ちされる。図５．
２（ｄ）で示されるように、ビットコンタクトは、第２
の金属パッド及び第２のビアホールによって積層され、
第３の金属によって裏打ちされる。
【００２５】図６Ａは、図５．１（ａ）の裏打ち区域の
拡大平面図である。図６Ｂは、図６Ａの裏打ち区域にお
けるコントロールゲート及びビット線接続の拡大平面図
である。図６Ｃは、金属３を形成した後のコントロール
ゲート裏打ち区域の断面図であって、図６Ｂの断面Ａ−
Ａ’を示す。図６Ｄは、金属３が形成された後のコント
ロールゲート裏打ち区域の断面図であって、図６Ｂの断
面Ｂ−Ｂ’を示す。図６Ｅは、３レベル金属裏打ちを有
するサブアレーの等価回路図である。
拡大平面図である。図６Ｂは、図６Ａの裏打ち区域にお
けるコントロールゲート及びビット線接続の拡大平面図
である。図６Ｃは、金属３を形成した後のコントロール
ゲート裏打ち区域の断面図であって、図６Ｂの断面Ａ−
Ａ’を示す。図６Ｄは、金属３が形成された後のコント
ロールゲート裏打ち区域の断面図であって、図６Ｂの断
面Ｂ−Ｂ’を示す。図６Ｅは、３レベル金属裏打ちを有
するサブアレーの等価回路図である。
【００２６】このように、コントロールゲートに対して
は第１の金属及び第２の金属を使用し、コントロールゲ
ート１４３の直ぐ下にあるビット線に対しては第３の金
属を使用して、金属裏打ちが最小のラインスペース内で
形成される。ワード線に対する金属裏打ちは、第２の金
属を使用して形成される。
は第１の金属及び第２の金属を使用し、コントロールゲ
ート１４３の直ぐ下にあるビット線に対しては第３の金
属を使用して、金属裏打ちが最小のラインスペース内で
形成される。ワード線に対する金属裏打ちは、第２の金
属を使用して形成される。
【００２７】本発明の第３の実施形態は、図７〜９を参
照して説明される。第３の実施形態は、選択素子を有す
る裏打ち方法を完了する。本発明のビット線及びコント
ロールゲートキャパシタンスの低減は、ビット選択ゲー
ト及びコントロール選択ゲートを、前述した金属裏打ち
と組み合わせて窮屈なサブアレー空間に置くことによっ
て達成される。図８．１（ａ）は、コンタクトを画定し
た後の平面図を示す。コントロールゲートコンタクト２
５２は、サブアレーの端に置かれる。ビット拡散選択ゲ
ート２１１は、サブアレーの両側に置かれる（図７
Ｅ）。ビット拡散コンタクト２５１は、図８．１（ａ）
で示されるように、サブアレーの交互の側に置かれる。
図８．１（ａ）で示されるように、一対のコントロール
ゲート選択素子２１２の区域では、３つのコンタクト２
５３、２５４、２５３が置かれる。選択ゲートは、どの
サブアレーが選択されるかを規定する。中央のコンタク
ト２５４は、メインコントロール線へ接続される。コン
タクト２５３の両側は、サブアレーコントロールゲート
へ接続される。これらのビット線及びコントロールゲー
トコンタクトは、３つの金属層を使用して配線される。
ループ２６２及びローカル接続２６１が第１の金属とし
て図８．１（ｂ）に示され、メインビット線２７１が第
２の金属として図８．２（ｃ）に示され、メインコント
ロール線２８１が第３の金属として図８．２（ｄ）に示
される。
照して説明される。第３の実施形態は、選択素子を有す
る裏打ち方法を完了する。本発明のビット線及びコント
ロールゲートキャパシタンスの低減は、ビット選択ゲー
ト及びコントロール選択ゲートを、前述した金属裏打ち
と組み合わせて窮屈なサブアレー空間に置くことによっ
て達成される。図８．１（ａ）は、コンタクトを画定し
た後の平面図を示す。コントロールゲートコンタクト２
５２は、サブアレーの端に置かれる。ビット拡散選択ゲ
ート２１１は、サブアレーの両側に置かれる（図７
Ｅ）。ビット拡散コンタクト２５１は、図８．１（ａ）
で示されるように、サブアレーの交互の側に置かれる。
図８．１（ａ）で示されるように、一対のコントロール
ゲート選択素子２１２の区域では、３つのコンタクト２
５３、２５４、２５３が置かれる。選択ゲートは、どの
サブアレーが選択されるかを規定する。中央のコンタク
ト２５４は、メインコントロール線へ接続される。コン
タクト２５３の両側は、サブアレーコントロールゲート
へ接続される。これらのビット線及びコントロールゲー
トコンタクトは、３つの金属層を使用して配線される。
ループ２６２及びローカル接続２６１が第１の金属とし
て図８．１（ｂ）に示され、メインビット線２７１が第
２の金属として図８．２（ｃ）に示され、メインコント
ロール線２８１が第３の金属として図８．２（ｄ）に示
される。
【００２８】図７Ａ、図７Ｂ、及び図７Ｃは、コントロ
ールゲート及びそれらのコンタクトを形成する様々なプ
ロセスステップにおける断面図を示す。図７Ａで示され
るように、整合した多結晶シリコン層２４２／２４３
は、ワードゲート２４０の上に堆積される。本発明のプ
ロセスにおいて、コントロールゲートコンタクト区域２
４３は、浅いトレンチアイソレーション（ＳＴＩ）領域
２０２の上に置かれ、そこで凹所フォトレジストマスク
又はハードマスク２９０で覆われる。マスクは、コント
ロールパッド区域を除いてコントロールゲート多結晶シ
リコンを露光するために適用される。次に、側壁コント
ロールゲート２４２を得るため、側壁多結晶シリコンの
垂直エッチングが実行される。ビット拡散接合２０３の
上にある多結晶シリコンがエッチングによって除去され
る。しかし、ＳＴＩ領域の上の多結晶シリコン２４３は
凹所マスク２９０で覆われ、コントロールゲートコント
ロールパッドのために充填された多結晶シリコンは、図
７Ｂで示されるように残る。その平面図は図７Ｄに示さ
れる。
ールゲート及びそれらのコンタクトを形成する様々なプ
ロセスステップにおける断面図を示す。図７Ａで示され
るように、整合した多結晶シリコン層２４２／２４３
は、ワードゲート２４０の上に堆積される。本発明のプ
ロセスにおいて、コントロールゲートコンタクト区域２
４３は、浅いトレンチアイソレーション（ＳＴＩ）領域
２０２の上に置かれ、そこで凹所フォトレジストマスク
又はハードマスク２９０で覆われる。マスクは、コント
ロールパッド区域を除いてコントロールゲート多結晶シ
リコンを露光するために適用される。次に、側壁コント
ロールゲート２４２を得るため、側壁多結晶シリコンの
垂直エッチングが実行される。ビット拡散接合２０３の
上にある多結晶シリコンがエッチングによって除去され
る。しかし、ＳＴＩ領域の上の多結晶シリコン２４３は
凹所マスク２９０で覆われ、コントロールゲートコント
ロールパッドのために充填された多結晶シリコンは、図
７Ｂで示されるように残る。その平面図は図７Ｄに示さ
れる。
【００２９】選択ゲートを含む周辺区域を画定した後、
ワードゲートの間の区域を充填するため酸化層２４５が
堆積され、キャップチッ化層２３０が露出されるまで平
坦化される。自己整合を可能にするキャップチッ化層の
ストリップに続いて、ワード線（配線）多結晶シリコン
２４６が堆積される。ワード配線は、通常のリソグラフ
ィ、及び堆積された多結晶シリコン２４６及びワードゲ
ート多結晶シリコン２４０を下方のワードゲート酸化層
まで完全にエッチングする後続のＲＩＥによって画定さ
れる。その次に、通常のコンタクトプロセスが、酸化層
の充填、酸化層のＣＭＰ、コンタクトの開口、タングス
テンの堆積、及びタングステンのＣＭＰの順序で続き、
コントロールゲートコンタクト２５２が形成される。図
７Ｅは、コンタクトプロセスの後の平面図である。図７
Ｃは、図７Ｅのコントロールゲートコンタクト２５２の
上をＡ−Ａ’に沿ってカットした断面図である。
ワードゲートの間の区域を充填するため酸化層２４５が
堆積され、キャップチッ化層２３０が露出されるまで平
坦化される。自己整合を可能にするキャップチッ化層の
ストリップに続いて、ワード線（配線）多結晶シリコン
２４６が堆積される。ワード配線は、通常のリソグラフ
ィ、及び堆積された多結晶シリコン２４６及びワードゲ
ート多結晶シリコン２４０を下方のワードゲート酸化層
まで完全にエッチングする後続のＲＩＥによって画定さ
れる。その次に、通常のコンタクトプロセスが、酸化層
の充填、酸化層のＣＭＰ、コンタクトの開口、タングス
テンの堆積、及びタングステンのＣＭＰの順序で続き、
コントロールゲートコンタクト２５２が形成される。図
７Ｅは、コンタクトプロセスの後の平面図である。図７
Ｃは、図７Ｅのコントロールゲートコンタクト２５２の
上をＡ−Ａ’に沿ってカットした断面図である。
【００３０】拡張された拡散２０４は、拡散ビット２０
４とビット線選択拡散２０６との間に電気的継続性を保
つため、ＳＴＩを形成した直後に、約１Ｅ１５〜２Ｅ１
５イオン／ｃｍ３のドーズ及び約４０〜６０ＫｅＶのエ
ネルギーを使用して、ヒ素イオンを注入することにより
包囲メモリゲート２１０の下のＮ＋拡散の中で画定され
る（図９Ａ）。
４とビット線選択拡散２０６との間に電気的継続性を保
つため、ＳＴＩを形成した直後に、約１Ｅ１５〜２Ｅ１
５イオン／ｃｍ３のドーズ及び約４０〜６０ＫｅＶのエ
ネルギーを使用して、ヒ素イオンを注入することにより
包囲メモリゲート２１０の下のＮ＋拡散の中で画定され
る（図９Ａ）。
【００３１】このコントロール選択素子２１２は、Ｐ基
板から絶縁されたＰウエルを有するＮチャネルである
か、独立したＮウエルを有するＰチャネル素子であって
よい。Ｐチャネル素子が使用されるとき、選択ゲート２
１２上に印加される電圧は、低−グラウンドレベルの近
くで放電するために注意深く選択されなければならな
い。Ｐチャネル素子上の入力電圧は、少なくともしきい
値電圧（Ｖｔ）の下である。もしｐしきい値が−１．０
Ｖであれば、ＯＮの選択ゲート電圧は、通常の０Ｖの代
わりに、少なくとも−１．０Ｖでなければならない。し
かし、負の電圧に伴うこの余分の複雑性は、Ｎチャネル
選択ゲートと比較して良い結果を生じる。Ｎチャネル選
択ゲート素子では、高電圧Ｖｃｇ（５〜６Ｖ）を通すた
め、コントロール選択ゲートは少なくともＶｃｇ＋Ｖｔ
を必要とする（Ｖｓｕｂ＝Ｖｃｇにおいて）。これは、
５．５Ｖを通すために選択ゲート上で約７〜８ｖが必要
であることを意味する。従って、この余分の高電圧要件
（約４０％高い）は、高電圧サポート素子に対して少な
くとも４０％厚い酸化層の使用を強制する。この余分の
酸化層の厚さは、Ｎチャネル素子の代わりにＰチャネル
選択素子が選択されるならば、避けることができる。
板から絶縁されたＰウエルを有するＮチャネルである
か、独立したＮウエルを有するＰチャネル素子であって
よい。Ｐチャネル素子が使用されるとき、選択ゲート２
１２上に印加される電圧は、低−グラウンドレベルの近
くで放電するために注意深く選択されなければならな
い。Ｐチャネル素子上の入力電圧は、少なくともしきい
値電圧（Ｖｔ）の下である。もしｐしきい値が−１．０
Ｖであれば、ＯＮの選択ゲート電圧は、通常の０Ｖの代
わりに、少なくとも−１．０Ｖでなければならない。し
かし、負の電圧に伴うこの余分の複雑性は、Ｎチャネル
選択ゲートと比較して良い結果を生じる。Ｎチャネル選
択ゲート素子では、高電圧Ｖｃｇ（５〜６Ｖ）を通すた
め、コントロール選択ゲートは少なくともＶｃｇ＋Ｖｔ
を必要とする（Ｖｓｕｂ＝Ｖｃｇにおいて）。これは、
５．５Ｖを通すために選択ゲート上で約７〜８ｖが必要
であることを意味する。従って、この余分の高電圧要件
（約４０％高い）は、高電圧サポート素子に対して少な
くとも４０％厚い酸化層の使用を強制する。この余分の
酸化層の厚さは、Ｎチャネル素子の代わりにＰチャネル
選択素子が選択されるならば、避けることができる。
【００３２】図８．１（ａ）において、一対のコントロ
ールゲート選択線は、ワードゲートに平行であり、ビッ
ト線及びコントロールゲート線に垂直である。２つのコ
ントロールゲート２１２の間にある中央のコンタクト２
５４は、金属Ｍ３（２８１）の中で垂直であるメインコ
ントロールゲート線へのコントロールゲート接続点とな
る（図８．１（ａ）及び図８．２（ｄ））。コントロー
ルゲート選択トランジスタの他の拡散領域は、金属Ｍ１
（２６１）によって、多結晶シリコンコントロールゲー
ト裏打ち２５２の他の端へ局所的に接続される（図８．
１（ｂ））。メインビット線は金属２（２７１）の中を
通るが、メインＣＧコンタクトの近くでカットされ、下
の金属１（２６１）へ接続される。それは、メインコン
トロールゲートコンタクト２５４の周囲をループし、ビ
ット裏打ちを完成するためである（図８．２（ｃ））。
従って、サブアレー空間の１つのエッジでは、交互のビ
ット選択ゲート／裏打ちビアＭ２線及びコントロールゲ
ート選択／裏打ちビアＭ３が、Ｍ１ローカル接続及びル
ープを使用して完成されてよい。更に、間隔を置いてワ
ードゲート線を裏打ちし、多結晶シリコンワードゲート
抵抗を低減するために、金属１がアレー領域で使用され
てよい。
ールゲート選択線は、ワードゲートに平行であり、ビッ
ト線及びコントロールゲート線に垂直である。２つのコ
ントロールゲート２１２の間にある中央のコンタクト２
５４は、金属Ｍ３（２８１）の中で垂直であるメインコ
ントロールゲート線へのコントロールゲート接続点とな
る（図８．１（ａ）及び図８．２（ｄ））。コントロー
ルゲート選択トランジスタの他の拡散領域は、金属Ｍ１
（２６１）によって、多結晶シリコンコントロールゲー
ト裏打ち２５２の他の端へ局所的に接続される（図８．
１（ｂ））。メインビット線は金属２（２７１）の中を
通るが、メインＣＧコンタクトの近くでカットされ、下
の金属１（２６１）へ接続される。それは、メインコン
トロールゲートコンタクト２５４の周囲をループし、ビ
ット裏打ちを完成するためである（図８．２（ｃ））。
従って、サブアレー空間の１つのエッジでは、交互のビ
ット選択ゲート／裏打ちビアＭ２線及びコントロールゲ
ート選択／裏打ちビアＭ３が、Ｍ１ローカル接続及びル
ープを使用して完成されてよい。更に、間隔を置いてワ
ードゲート線を裏打ちし、多結晶シリコンワードゲート
抵抗を低減するために、金属１がアレー領域で使用され
てよい。
【００３３】米国特許６，２４８，６３３Ｂ１のツイン
ＭＯＮＯＳセル素子に対して本発明の特殊配線技術を応
用したアプリケーションは、図９Ｃに示される。グロー
バル金属２を通るビット線信号ＢＬ［１］は、ビット選
択トランジスタの１つの側（ビット選択１）へ接続さ
れ、出力はビット拡散線の他の側へ接続される。このビ
ット拡散線は他のビット選択トランジスタのドレイン
（ビット選択０）へ接続される。ソース接合はＢＬ
［０］金属２線へ接続される。２つのビット選択トラン
ジスタの間にあるブロックでワード線の１つが選択され
たとき、ＢＬ［１］からのビット信号はツインセルを通
ってＢＬ［０］へ達する。他方では、ＣＧ［１］からの
コントロールゲート信号は、コントロールゲートトラン
ジスタのドレインＣＧ［１］へ降下し、選択トランジス
タを通過する。次に、コントロールゲート信号は、２つ
のビット選択トランジスタの間のコントロールゲートへ
引き渡される。
ＭＯＮＯＳセル素子に対して本発明の特殊配線技術を応
用したアプリケーションは、図９Ｃに示される。グロー
バル金属２を通るビット線信号ＢＬ［１］は、ビット選
択トランジスタの１つの側（ビット選択１）へ接続さ
れ、出力はビット拡散線の他の側へ接続される。このビ
ット拡散線は他のビット選択トランジスタのドレイン
（ビット選択０）へ接続される。ソース接合はＢＬ
［０］金属２線へ接続される。２つのビット選択トラン
ジスタの間にあるブロックでワード線の１つが選択され
たとき、ＢＬ［１］からのビット信号はツインセルを通
ってＢＬ［０］へ達する。他方では、ＣＧ［１］からの
コントロールゲート信号は、コントロールゲートトラン
ジスタのドレインＣＧ［１］へ降下し、選択トランジス
タを通過する。次に、コントロールゲート信号は、２つ
のビット選択トランジスタの間のコントロールゲートへ
引き渡される。
【００３４】図９Ｂは、埋め込まれたコンタクト２５６
を有する選択素子をコントロールゲートへ直接配置する
代替の方法を示す。これは裏打ち区域を縮小する。なぜ
なら、直接コンタクトは、サブアレーコントロールゲー
ト及び選択素子ソース拡散を接続する第１の金属ローカ
ル配線を無用にするからである。コントロールゲート
は、選択素子ソース拡散へ拡張される。コンタクト２５
６は、ＯＮＯを除去した後、下の拡散へ接続される。第
３の金属を有するメインコントロールゲート線２８１か
らのコントロールゲート信号は、選択ゲート２１３が選
択されたとき、積層されたビア２５６を通って、ソース
拡散２５６へ引き渡される。
を有する選択素子をコントロールゲートへ直接配置する
代替の方法を示す。これは裏打ち区域を縮小する。なぜ
なら、直接コンタクトは、サブアレーコントロールゲー
ト及び選択素子ソース拡散を接続する第１の金属ローカ
ル配線を無用にするからである。コントロールゲート
は、選択素子ソース拡散へ拡張される。コンタクト２５
６は、ＯＮＯを除去した後、下の拡散へ接続される。第
３の金属を有するメインコントロールゲート線２８１か
らのコントロールゲート信号は、選択ゲート２１３が選
択されたとき、積層されたビア２５６を通って、ソース
拡散２５６へ引き渡される。
【００３５】本発明の第４の実施形態において、本発明
の裏打ち方法は、同時係属米国特許出願第０９／８１
０，１２２号及び第０９／９９４，０８４号で開示され
た不揮発性メモリで使用されることができる。この実施
形態は、図１０〜１２を参照して説明される。
の裏打ち方法は、同時係属米国特許出願第０９／８１
０，１２２号及び第０９／９９４，０８４号で開示され
た不揮発性メモリで使用されることができる。この実施
形態は、図１０〜１２を参照して説明される。
【００３６】ツインＭＯＮＯＳメモリ素子の他のアレー
配列において、ワードゲート及びコントロールゲート
を、平行な２つの金属線へ裏打ちする方法が開示され
る。本発明のプロセスでは、浅いトレンチアイソレーシ
ョン（ＳＴＩ）領域の上のコントロールゲートコンタク
ト区域３４３は、凹所フォトレジスト又はハードマス
ク、例えばＴＥＯＳ酸化層で覆われる。次に、側壁多結
晶シリコンの垂直エッチングが実行される。側壁コント
ロールゲート３４２は、ワードゲート３４０の側壁の上
に残される。しかし、多結晶シリコン３４３は、図１０
Ａで示されるように、凹所マスク３９１によって保護さ
れる。メモリ区域を保護しながら論理ゲート構造体を形
成するため、通常のＣＭＯＳゲート画定が続く。次に、
図１０Ｂで示されるように、論理ゲートのための側壁誘
電スペーサが続く。論理ゲート上の側壁誘電スペーサ
は、薄い酸化層及びチッ化層のスペーサであってよい。
側壁コントロールゲートは４０ｎｍよりも薄く、コント
ロール多結晶シリコンゲートの上部は、ワードゲート多
結晶シリコンの上部よりも合理的に低くすることができ
るので、チッ化層のスペーサは、コントロールゲート多
結晶シリコンの全体を覆うことができる。ビットコンタ
クト３５１を開口する間、コンタクトホールがチッ化層
と少しだけ重複することは許される。なぜなら、チッ化
層は酸化層のＲＩＥの間、より低いエッチングレートを
有するからである。コントロールゲートコンタクト３５
２は、コントロールゲートコンタクト多結晶シリコン３
４３の上に作られる。ワード線コンタクト３５５及びビ
ットコンタクト３５１も形成される。ビット線は第１の
金属３６１によって配線され（図１０Ｃ及び図１１．１
（ｂ））、コントロールゲートは第２の金属３７１によ
って裏打ちされ（図１１．２（ｃ））、ワード線は第３
の金属３８１によって裏打ちされる（図１１．２
（ｄ））。
配列において、ワードゲート及びコントロールゲート
を、平行な２つの金属線へ裏打ちする方法が開示され
る。本発明のプロセスでは、浅いトレンチアイソレーシ
ョン（ＳＴＩ）領域の上のコントロールゲートコンタク
ト区域３４３は、凹所フォトレジスト又はハードマス
ク、例えばＴＥＯＳ酸化層で覆われる。次に、側壁多結
晶シリコンの垂直エッチングが実行される。側壁コント
ロールゲート３４２は、ワードゲート３４０の側壁の上
に残される。しかし、多結晶シリコン３４３は、図１０
Ａで示されるように、凹所マスク３９１によって保護さ
れる。メモリ区域を保護しながら論理ゲート構造体を形
成するため、通常のＣＭＯＳゲート画定が続く。次に、
図１０Ｂで示されるように、論理ゲートのための側壁誘
電スペーサが続く。論理ゲート上の側壁誘電スペーサ
は、薄い酸化層及びチッ化層のスペーサであってよい。
側壁コントロールゲートは４０ｎｍよりも薄く、コント
ロール多結晶シリコンゲートの上部は、ワードゲート多
結晶シリコンの上部よりも合理的に低くすることができ
るので、チッ化層のスペーサは、コントロールゲート多
結晶シリコンの全体を覆うことができる。ビットコンタ
クト３５１を開口する間、コンタクトホールがチッ化層
と少しだけ重複することは許される。なぜなら、チッ化
層は酸化層のＲＩＥの間、より低いエッチングレートを
有するからである。コントロールゲートコンタクト３５
２は、コントロールゲートコンタクト多結晶シリコン３
４３の上に作られる。ワード線コンタクト３５５及びビ
ットコンタクト３５１も形成される。ビット線は第１の
金属３６１によって配線され（図１０Ｃ及び図１１．１
（ｂ））、コントロールゲートは第２の金属３７１によ
って裏打ちされ（図１１．２（ｃ））、ワード線は第３
の金属３８１によって裏打ちされる（図１１．２
（ｄ））。
【００３７】各々のセルの拡散は、コンタクト３５１に
よって第１レベルの金属（Ｍ１）３６１へ接続される
（図１０Ｃ、図１１．１（ｂ）、及び図１２Ｂ）。多結
晶シリコンコントロールゲート線３４２及び多結晶シリ
コンワードゲート線３４０は、相互に平行であり、ビッ
ト金属線３６１に直交する（図１２Ａ）。金属Ｍ２ ３
７１はコントロールゲート３４２を裏打ちするために使
用され（図１１．２（ｃ））、金属Ｍ３ ３８１はワー
ドゲート３４０を裏打ちするために使用される（図１
１．２（ｄ））。ワードゲートコンタクト３５５は、ワ
ードゲートコンタクト区域を避けるためコントロールゲ
ートＭ２線をカットし、金属１内でループすることによ
って作り出された開放空間に置かれる（図１１．２
（ｃ））。金属２及び金属３の線を金属ピッチの半分だ
けシフトし、Ｍ２及びＭ１でループすることによって、
全てのコントロールゲート線３４２及び１つおきのワー
ドゲート線３４０を、同じ領域の中でコンタクトさせる
ことができる（図１２Ａ）。
よって第１レベルの金属（Ｍ１）３６１へ接続される
（図１０Ｃ、図１１．１（ｂ）、及び図１２Ｂ）。多結
晶シリコンコントロールゲート線３４２及び多結晶シリ
コンワードゲート線３４０は、相互に平行であり、ビッ
ト金属線３６１に直交する（図１２Ａ）。金属Ｍ２ ３
７１はコントロールゲート３４２を裏打ちするために使
用され（図１１．２（ｃ））、金属Ｍ３ ３８１はワー
ドゲート３４０を裏打ちするために使用される（図１
１．２（ｄ））。ワードゲートコンタクト３５５は、ワ
ードゲートコンタクト区域を避けるためコントロールゲ
ートＭ２線をカットし、金属１内でループすることによ
って作り出された開放空間に置かれる（図１１．２
（ｃ））。金属２及び金属３の線を金属ピッチの半分だ
けシフトし、Ｍ２及びＭ１でループすることによって、
全てのコントロールゲート線３４２及び１つおきのワー
ドゲート線３４０を、同じ領域の中でコンタクトさせる
ことができる（図１２Ａ）。
【００３８】この実施形態の等価回路図は、図１２Ｄに
示される。裏打ち区域はメモリアレーブロックの両側に
置かれ、上部裏打ち区域及び下部裏打ち区域として画定
される。コントロールゲート線を裏打ちするためのコン
トロールゲートコンタクトは、上部区域及び下部区域の
双方に置かれる。ワードコンタクトは上部区域及び下部
区域へ交互に置かれる。
示される。裏打ち区域はメモリアレーブロックの両側に
置かれ、上部裏打ち区域及び下部裏打ち区域として画定
される。コントロールゲート線を裏打ちするためのコン
トロールゲートコンタクトは、上部区域及び下部区域の
双方に置かれる。ワードコンタクトは上部区域及び下部
区域へ交互に置かれる。
【００３９】本発明は、最小金属配線ピッチによって制
限されるセルサイズの中で、３つの高抵抗線を３つの低
抵抗金属線へ裏打ちする方法を提供する。高抵抗線のた
めにコンタクト区域を裏打ちする方法が提供された。裏
打ちに加えて、ビット線選択トランジスタ及び／又はコ
ントロールゲート選択トランジスタが提供されてよい。
限されるセルサイズの中で、３つの高抵抗線を３つの低
抵抗金属線へ裏打ちする方法を提供する。高抵抗線のた
めにコンタクト区域を裏打ちする方法が提供された。裏
打ちに加えて、ビット線選択トランジスタ及び／又はコ
ントロールゲート選択トランジスタが提供されてよい。
【００４０】本発明は、好ましい実施形態を参照して具
体的に図示及び説明されたので、当業者は、本発明の趣
旨及び範囲から逸脱することなく、形式及びディテール
において様々な変更が行われてよいことを理解するであ
ろう。
体的に図示及び説明されたので、当業者は、本発明の趣
旨及び範囲から逸脱することなく、形式及びディテール
において様々な変更が行われてよいことを理解するであ
ろう。
【図１Ａ】従来技術のツインＭＯＮＯＳメモリ素子の断
面図である。
面図である。
【図１Ｂ】図１Ｃの等価回路図である。
【図１Ｃ】コンタクト及び金属配線を形成する前のツイ
ンＭＯＮＯＳアレーの平面図である。
ンＭＯＮＯＳアレーの平面図である。
【図２】本発明の第３の実施形態に従って、抵抗ワード
線を金属線２で裏打ちし、ＲＣ時定数を改善するためビ
ット及びコントロールゲート選択トランジスタを配置
し、裏打ち目的を達成する概念図である。
線を金属線２で裏打ちし、ＲＣ時定数を改善するためビ
ット及びコントロールゲート選択トランジスタを配置
し、裏打ち目的を達成する概念図である。
【図３】本発明の第１の実施形態に従って、最小ピッチ
内で３つの導電線を使用して３つの抵抗層を裏打ちする
場合の３次元の図である。
内で３つの導電線を使用して３つの抵抗層を裏打ちする
場合の３次元の図である。
【図４Ａ】本発明の第２の実施形態に従って、２つの側
壁ゲート素子を単一のコントロールゲートへ一体化し、
一体化されたコントロールゲート多結晶シリコンをエッ
チングで除去することによってビットコンタクト区域を
形成する場合の断面図である。
壁ゲート素子を単一のコントロールゲートへ一体化し、
一体化されたコントロールゲート多結晶シリコンをエッ
チングで除去することによってビットコンタクト区域を
形成する場合の断面図である。
【図４Ｂ】本発明の第２の実施形態に従って、２つの側
壁ゲート素子を単一のコントロールゲートへ一体化し、
一体化されたコントロールゲート多結晶シリコンをエッ
チングで除去することによってビットコンタクト区域を
形成する場合の断面図である。
壁ゲート素子を単一のコントロールゲートへ一体化し、
一体化されたコントロールゲート多結晶シリコンをエッ
チングで除去することによってビットコンタクト区域を
形成する場合の断面図である。
【図４Ｃ】本発明の第２の実施形態に従って、２つの側
壁ゲート素子を単一のコントロールゲートへ一体化し、
一体化されたコントロールゲート多結晶シリコンをエッ
チングで除去することによってビットコンタクト区域を
形成する場合の断面図である。
壁ゲート素子を単一のコントロールゲートへ一体化し、
一体化されたコントロールゲート多結晶シリコンをエッ
チングで除去することによってビットコンタクト区域を
形成する場合の断面図である。
【図５．１】図５．１（ａ）は、図４Ａ〜Ｃのプロセス
によって得られたメモリアレーの平面図であり、図５．
１（ｂ）は、図５．１（ａ）の金属１及びビアを処理し
た後の平面図である。
によって得られたメモリアレーの平面図であり、図５．
１（ｂ）は、図５．１（ａ）の金属１及びビアを処理し
た後の平面図である。
【図５．２】図５．２（ｃ）は、図５．１（ａ）の金属
２を形成した後の平面図であり、図５．２（ｄ）は、図
５．１（ａ）の金属３を形成した後の平面図である。
２を形成した後の平面図であり、図５．２（ｄ）は、図
５．１（ａ）の金属３を形成した後の平面図である。
【図６Ａ】図５．１（ａ）の裏打ち区域を拡大した平面
図である。
図である。
【図６Ｂ】図６Ａの裏打ち区域におけるコントロールゲ
ート及びビット線の接続を拡大した平面図である。
ート及びビット線の接続を拡大した平面図である。
【図６Ｃ】金属３を形成した後の図６Ｂの断面Ａ−Ａ’
を示すコントロールゲート裏打ち区域の断面図である。
を示すコントロールゲート裏打ち区域の断面図である。
【図６Ｄ】金属３を形成した後の図６Ｂの断面Ｂ−Ｂ’
を示すコントロールゲート裏打ち区域の断面図である。
を示すコントロールゲート裏打ち区域の断面図である。
【図６Ｅ】３レベル金属裏打ちを有するサブアレーの等
価回路図である。
価回路図である。
【図７Ａ】本発明の第３の実施形態に従って、側壁コン
トロールゲート及びコントロールゲートコンタクトのラ
ンドパッドを形成する場合の断面図である。
トロールゲート及びコントロールゲートコンタクトのラ
ンドパッドを形成する場合の断面図である。
【図７Ｂ】本発明の第３の実施形態に従って、側壁コン
トロールゲート及びコントロールゲートコンタクトのラ
ンドパッドを形成する場合の断面図である。
トロールゲート及びコントロールゲートコンタクトのラ
ンドパッドを形成する場合の断面図である。
【図７Ｃ】本発明の第３の実施形態に従って、側壁コン
トロールゲート及びコントロールゲートコンタクトのラ
ンドパッドを形成する場合の断面図である。
トロールゲート及びコントロールゲートコンタクトのラ
ンドパッドを形成する場合の断面図である。
【図７Ｄ】図７Ｂの平面図である。
【図７Ｅ】図７Ｂのコントロールゲートが完成し、ビッ
ト選択ゲートが形成され、ビット拡散Ｎ＋がコントロー
ルゲートの下を通って選択トランジスタまで拡張された
後の平面図である。
ト選択ゲートが形成され、ビット拡散Ｎ＋がコントロー
ルゲートの下を通って選択トランジスタまで拡張された
後の平面図である。
【図８．１】図８．１（ａ）は、金属を配置する前の、
ビット選択トランジスタ及びコントロール選択トランジ
スタを有する裏打ち区域を示す平面図であり、図８．１
（ｂ）は、図８．１（ａ）で金属１を配線した後の平面
図である。
ビット選択トランジスタ及びコントロール選択トランジ
スタを有する裏打ち区域を示す平面図であり、図８．１
（ｂ）は、図８．１（ａ）で金属１を配線した後の平面
図である。
【図８．２】図８．２（ｃ）は、図８．１（ａ）で金属
２を配線した後の平面図であり、図８．２（ｄ）は、図
８．１（ａ）で金属３を配線した後の鳥瞰図である。
２を配線した後の平面図であり、図８．２（ｄ）は、図
８．１（ａ）で金属３を配線した後の鳥瞰図である。
【図９Ａ】図７Ｅ及び図８．１（ａ）のＢ−Ｂ’から見
た断面図である。
た断面図である。
【図９Ｂ】選択素子を配置する代替の方法を示す平面図
である。
である。
【図９Ｃ】本発明の第３の実施形態に従った等価回路図
である。
である。
【図１０Ａ】本発明の第４の実施形態に従って、各々の
メモリセルの上にビットコンタクトを有するツインＭＯ
ＮＯＳ素子を形成する場合の様々な段階における断面図
である。
メモリセルの上にビットコンタクトを有するツインＭＯ
ＮＯＳ素子を形成する場合の様々な段階における断面図
である。
【図１０Ｂ】本発明の第４の実施形態に従って、各々の
メモリセルの上にビットコンタクトを有するツインＭＯ
ＮＯＳ素子を形成する場合の様々な段階における断面図
である。
メモリセルの上にビットコンタクトを有するツインＭＯ
ＮＯＳ素子を形成する場合の様々な段階における断面図
である。
【図１０Ｃ】本発明の第４の実施形態に従って、各々の
メモリセルの上にビットコンタクトを有するツインＭＯ
ＮＯＳ素子を形成する場合の様々な段階における断面図
である。
メモリセルの上にビットコンタクトを有するツインＭＯ
ＮＯＳ素子を形成する場合の様々な段階における断面図
である。
【図１１．１】図１１．１（ａ）は、図１０Ｃの金属１
を配線する直前の平面図であり、図１１．１（ｂ）は、
図１０Ｃの金属１を配線した直後の平面図である。
を配線する直前の平面図であり、図１１．１（ｂ）は、
図１０Ｃの金属１を配線した直後の平面図である。
【図１１．２】図１１．２（ｃ）は、図１０Ｃの金属２
を配線した直後の平面図であり、図１１．２（ｄ）は、
図１０Ｃの金属３を配線した直後の平面図である。
を配線した直後の平面図であり、図１１．２（ｄ）は、
図１０Ｃの金属３を配線した直後の平面図である。
【図１２Ａ】図１０Ｃの裏打ち区域を拡大した平面図で
ある。
ある。
【図１２Ｂ】図１２Ａの（Ａ−Ａ’）から見たコントロ
ールゲートコンタクト区域の断面図である。
ールゲートコンタクト区域の断面図である。
【図１２Ｃ】図１２Ａの（Ｂ−Ｂ’）から見たワードゲ
ートコンタクト区域の断面図である。
ートコンタクト区域の断面図である。
【図１２Ｄ】各々のビット拡散の上にコンタクトを有
し、第１の金属線によって接続されたサブアレーの等価
回路図である。
し、第１の金属線によって接続されたサブアレーの等価
回路図である。
００３ 抵抗層１（ビット拡散） ０３１ チッ化領域 ０４０ 抵抗層３（ワードゲート） ０４１ ワード線 ０４２ 抵抗層２（側壁コントロールゲート） ０４３ コントロールゲート ０６１ 導電層１（Ｍ１） ０７１ 導電層２（Ｍ２） ０８１ 導電層３（Ｍ３） １０３ ビット拡散接合（ビット線） １０４ ビットコンタクトイオン注入 １２４ アイソレーション酸化層 １２４−Ａ 酸化シリコン膜 １３１ チッ化領域 １４０ ワードゲート線 １４２ 側壁ゲート多結晶シリコン（コントロールゲー
ト線） １４３ コントロールゲート多結晶シリコン １５１ コンタクト／ビア積層（ビット拡散裏打ちコン
タクトホール） １５２ コントロールゲートコンタクト（裏打ちコンタ
クトホール） １６１ 金属１（Ｍ１） １７１ 金属２（Ｍ２）（ループ） １８１ 金属３ １９０ 凹所マスク １９３ フォトレジストマスク １９５ コントロールゲート線選択トランジスタ １９６ ビット線選択トランジスタ ２０２ 浅いトレンチアイソレーション（ＳＴＩ）領域 ２０３ ビット拡散接合 ２０４ 拡張されたビット拡散 ２０６ ビット線選択拡散 ２１０ 包囲メモリゲート ２１１ ビット拡散選択ゲート（ビット線選択トランジ
スタ） ２１２ コントロールゲート選択ゲート（コントロール
ゲート選択トランジスタ） ２１３ 選択ゲート ２３０ キャップチッ化層 ２４０ ワードゲート多結晶シリコン ２４２ 側壁コントロールゲート多結晶シリコン ２４３ コントロールゲートコンタクト区域多結晶シリ
コン ２４５ 酸化層 ２４６ ワード線（配線）多結晶シリコン ２５１ コンタクト積層（ビット拡散コンタクト） ２５２ コントロールゲートコンタクト多結晶シリコン
（コントロールゲート裏打ち） ２５３ コンタクト ２５４ メインコントロールゲート（中央）コンタクト ２５６ 埋め込まれたコンタクト（ビア） ２６１ 金属１（Ｍ１）（ローカル接続） ２６２ ループ ２７１ 金属２（メインビット線） ２８１ 金属３（Ｍ３）（メインコントロールゲート
線） ２９０ 凹所フォトレジストマスク又はハードマスク ３４０ 多結晶シリコンワードゲート線 ３４２ 多結晶シリコン側壁コントロールゲート線 ３４３ 多結晶シリコンパッド（コントロールゲートコ
ンタクト区域） ３５１ ビットコンタクト ３５２ コントロールゲートコンタクト ３５５ ワードゲートコンタクト（ワード線コンタク
ト） ３６１ 第１の金属（Ｍ１）（ビット金属線） ３７１ 第２の金属（Ｍ２） ３８１ 第３の金属（Ｍ３） ３９１ 凹所マスク ＢＬ、ＢＬ［０］ ビット線 ＣＧ、ＣＧ［１］、 コントロールゲート ＷＧ ワードゲート線
ト線） １４３ コントロールゲート多結晶シリコン １５１ コンタクト／ビア積層（ビット拡散裏打ちコン
タクトホール） １５２ コントロールゲートコンタクト（裏打ちコンタ
クトホール） １６１ 金属１（Ｍ１） １７１ 金属２（Ｍ２）（ループ） １８１ 金属３ １９０ 凹所マスク １９３ フォトレジストマスク １９５ コントロールゲート線選択トランジスタ １９６ ビット線選択トランジスタ ２０２ 浅いトレンチアイソレーション（ＳＴＩ）領域 ２０３ ビット拡散接合 ２０４ 拡張されたビット拡散 ２０６ ビット線選択拡散 ２１０ 包囲メモリゲート ２１１ ビット拡散選択ゲート（ビット線選択トランジ
スタ） ２１２ コントロールゲート選択ゲート（コントロール
ゲート選択トランジスタ） ２１３ 選択ゲート ２３０ キャップチッ化層 ２４０ ワードゲート多結晶シリコン ２４２ 側壁コントロールゲート多結晶シリコン ２４３ コントロールゲートコンタクト区域多結晶シリ
コン ２４５ 酸化層 ２４６ ワード線（配線）多結晶シリコン ２５１ コンタクト積層（ビット拡散コンタクト） ２５２ コントロールゲートコンタクト多結晶シリコン
（コントロールゲート裏打ち） ２５３ コンタクト ２５４ メインコントロールゲート（中央）コンタクト ２５６ 埋め込まれたコンタクト（ビア） ２６１ 金属１（Ｍ１）（ローカル接続） ２６２ ループ ２７１ 金属２（メインビット線） ２８１ 金属３（Ｍ３）（メインコントロールゲート
線） ２９０ 凹所フォトレジストマスク又はハードマスク ３４０ 多結晶シリコンワードゲート線 ３４２ 多結晶シリコン側壁コントロールゲート線 ３４３ 多結晶シリコンパッド（コントロールゲートコ
ンタクト区域） ３５１ ビットコンタクト ３５２ コントロールゲートコンタクト ３５５ ワードゲートコンタクト（ワード線コンタク
ト） ３６１ 第１の金属（Ｍ１）（ビット金属線） ３７１ 第２の金属（Ｍ２） ３８１ 第３の金属（Ｍ３） ３９１ 凹所マスク ＢＬ、ＢＬ［０］ ビット線 ＣＧ、ＣＧ［１］、 コントロールゲート ＷＧ ワードゲート線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斉藤 朋也 アメリカ合衆国 12603 ニューヨーク州、 ポーキプシー、チェリー ヒル ドライブ 5307 (72)発明者 小椋 正気 アメリカ合衆国 12590 ニューヨーク州、 ワッピンガーズ フォールズ、オールド ホープウェル ロード 160 (72)発明者 佐藤 公博 アメリカ合衆国 12533 ニューヨーク州、 ホープウェル ジャンクション、ウィマー ロード 56 Ｆターム(参考） 5F033 HH07 JJ19 KK01 KK04 MM15 QQ37 RR04 UU01 VV16 XX08 5F083 EP18 EP22 EP32 EP36 EP48 GA02 JA04 JA19 JA32 JA39 KA02 KA05 KA18 LA21 MA06 MA16 MA19 MA20 NA01 PR03 PR36 5F101 BA45 BB04 BD22 BH09 BH14
Claims (72)
- 【請求項１】 ＭＯＮＯＳメモリアレー内の３つの抵抗
層を３つの導電層へ裏打ちする方法であって、 前記３つの抵抗層を有するＭＯＮＯＳメモリアレーを提
供し、ここで前記３つの抵抗層は下部抵抗層、中間抵抗
層、及び上部抵抗層として垂直方向に積層され、前記下
部抵抗層及び中間抵抗層は相互に平行になっており、前
記上部抵抗層は前記下部抵抗層及び中間抵抗層と直交し
ており、 前記各抵抗層を、対応した上部導電層によって周期的に
コンタクトをとり、ここで前記コンタクトをとることは
前記裏打ちをすることとなり、前記コンタクトをとるこ
とは、 前記中間抵抗層を前記上部抵抗層の上にある下部導電層
へ周期的に接続し、 前記下部抵抗層を露出するため前記中間抵抗層をカット
し、 前記露出された下部抵抗層から上部導電層へコンタクト
／ビア積層を構築し、 前記中間抵抗層の端を前記中間導電層の端へコンタクト
をとることによって前記中間抵抗層のカットされた端を
接続し、ここで前記中間導電層は前記下部導電層の上で
上部導電層の下にあり、さらに前記コンタクト／ビア積
層の周囲をループし、前記上部抵抗層を前記中間導電層
に接続することを特徴とする方法。 - 【請求項２】 前記裏打ちが抵抗線の交互のセットの上
で行われる請求項１に記載の方法。 - 【請求項３】 前記下部抵抗層及び中間抵抗層がビット
線及びコントロールゲート線であり、前記上部抵抗線が
ワードゲート線である請求項１に記載の方法。 - 【請求項４】 前記下部抵抗層及び中間抵抗層がワード
線及びコントロールゲート線であり、前記上部抵抗線が
ビット線である請求項１に記載の方法。 - 【請求項５】 前記裏打ちの方法が前記ＭＯＮＯＳメモ
リアレーの抵抗を低減する請求項１に記載の方法。 - 【請求項６】 前記裏打ちが、最小金属配線ピッチによ
って制限されるセルサイズ内で実行される請求項１に記
載の方法。 - 【請求項７】 ＭＯＮＯＳメモリアレー内の３つの抵抗
層を３つの導電層へ裏打ちをする方法であって、 前記３つの抵抗層を有するＭＯＮＯＳメモリアレーを提
供し、ここで前記３つの抵抗層は下部抵抗層、中間抵抗
層、及び上部抵抗層として垂直方向に積層され、前記下
部抵抗層及び中間抵抗層は相互に平行になっており、前
記上部抵抗層は前記下部抵抗層及び中間抵抗層と直交し
ており、 前記抵抗層の各々を、それぞれの上部導電層によって周
期的にコンタクトをとり、ここで前記コンタクトをとる
ことは前記裏打ちをすることとなり、前記コンタクトを
とることは、 前記上部抵抗層を、前記上部抵抗層の上にある下部導電
層へ周期的に接続し、 前記中間抵抗層をカットして前記下部抵抗層を露出さ
せ、 前記露出された下部抵抗層から上部導電層へコンタクト
／ビア積層を構築し、 前記中間抵抗層の端を前記下部導電層の端へコンタクト
をとることによって前記中間抵抗層のカットされた端を
接続し、ここで前記下部導電層は前記コンタクト／ビア
積層の周囲をループし、 前記中間抵抗層を中間導電層へ接続し、ここで前記中間
導電層は前記下部導電層の上及び前記上部導電層の下に
あることを特徴とする方法。 - 【請求項８】 前記裏打ちが抵抗線の交互のセットの上
で行われる請求項７に記載の方法。 - 【請求項９】 前記下部抵抗層及び中間抵抗層がビット
線及びコントロールゲート線であり、前記上部抵抗線が
ワードゲート線である請求項７に記載の方法。 - 【請求項１０】 前記下部抵抗層及び中間抵抗層がワー
ド線及びコントロールゲート線であり、前記上部抵抗線
がビット線である請求項７に記載の方法。 - 【請求項１１】 前記裏打ちの方法が前記ＭＯＮＯＳメ
モリアレーの抵抗を低減する請求項７に記載の方法。 - 【請求項１２】 前記裏打ちが、最小金属配線ピッチに
よって制限されるセルサイズ内で実行される請求項７に
記載の方法。 - 【請求項１３】 ＭＯＮＯＳメモリアレー内で抵抗層を
裏打ちする方法であって、 ＭＯＮＯＳメモリアレー内に複数のメモリセルを提供
し、 各々のメモリセルは、 ワードゲートのいずれかの側にある蓄積セルと、 前記蓄積セルの各々の下にあるビット拡散接合と、ここ
で前記ビット拡散接合の各々は、隣接するメモリセルの
隣接する蓄積セルによって共用され、 下にある前記ビット拡散接合から電気的に絶縁された前
記蓄積セルの各々の上にあるコントロールゲートとを具
備し、 前記コントロールゲート及び前記ビット拡散接合は平行
になっており、前記ワードゲートは前記コントロールゲ
ート及び前記ビット拡散接合と直交しており、 前記アレー内のワードゲートはワード線を形成し、前記
アレー内の前記コントロールゲートはコントロールゲー
ト線を形成し、前記アレー内の前記ビット拡散接合部は
ビット線を形成し、 前記コントロールゲート線を、前記ワードゲート線の上
にある下部導電層へ周期的に接続し、 前記コントロールゲート線をカットして前記ビット線を
露出させ、 前記露出されたビット線から上部導電層へコンタクト／
ビア積層を構築し、 前記コントロールゲート線の端を中間導電層の端へコン
タクトをとることによって前記コントロールゲート線の
カットされた端を接続し、ここで前記中間導電層は前記
下部導電層の上、かつ前記上部導電層の下にあり、前記
中間導電層は前記コンタクト／ビア積層の周囲をループ
し、 前記ワードゲート線を前記中間導電層へ接続することを
特徴とする方法。 - 【請求項１４】 前記裏打ちが、コントロールゲート
線、ビット線およびワード線の交互のセットの上で行わ
れる請求項１３に記載の方法。 - 【請求項１５】 前記裏打ち方法が前記ＭＯＮＯＳメモ
リアレーの抵抗を低減する請求項１３に記載の方法。 - 【請求項１６】 前記裏打ちが、最小金属配線ピッチに
よって制限されるセルサイズ内で実行される請求項１３
に記載の方法。 - 【請求項１７】 ＭＯＮＯＳメモリアレー内で抵抗層を
裏打ちする方法であって、 ＭＯＮＯＳメモリアレー内に複数のメモリセルを提供
し、 各々のメモリセルは、 ワードゲートのいずれかの側にある蓄積セルと、 前記蓄積セルの各々の下にあるビット拡散接合と、ここ
で前記ビット拡散接合の各々は、隣接するメモリセルの
隣接する蓄積セルによって共用され、 下にある前記ビット拡散接合から電気的に絶縁された前
記蓄積セルの各々の上にあるコントロールゲートとを具
備し、 前記コントロールゲート及び前記ビット拡散接合は平行
であり、前記ワードゲートは前記コントロールゲート及
び前記ビット拡散接合と直交しており、 前記アレー内のワードゲートはワード線を形成し、前記
アレー内の前記コントロールゲートはコントロールゲー
ト線を形成し、前記アレー内の前記ビット拡散接合はビ
ット線を形成し、 前記コントロールゲート線を、前記ワードゲート線の上
にある中間導電層へ周期的に接続し、 前記コントロールゲート線をカットして前記ビット線を
露出させ、 前記露出されたビット線から上部導電層へコンタクト／
ビア積層を構築し、ここで前記上部導電層は前記中間導
電層の上にあり、 前記コントロールゲート線の端を下部導電層へコンタク
トをとることによって前記コントロールゲート線のカッ
トされた端を接続し、ここで前記下部導電層は前記中間
導電層の下にあり、前記下部導電層は前記コンタクト／
ビア積層の周囲をループし、 前記ワードゲート線を前記下部導電層へ接続することを
特徴とする方法。 - 【請求項１８】 前記裏打ちが、コントロールゲート線
およびビット線の交互のセットの上で行われる請求項１
７に記載の方法。 - 【請求項１９】 前記裏打ち方法が前記ＭＯＮＯＳメモ
リアレーの抵抗を低減する請求項１７に記載の方法。 - 【請求項２０】 前記裏打ちが、最小金属配線ピッチに
よって制限されるセルサイズ内で実行される請求項１７
に記載のメモリアレー。 - 【請求項２１】 ＭＯＮＯＳメモリアレー内で抵抗層を
裏打ちする方法であって、 ＭＯＮＯＳメモリアレー内に複数のメモリセルを提供
し、 各々のメモリセルは、 ワードゲートのいずれかの側にある蓄積セルと、 前記蓄積セルの各々の下にあるビット拡散接合と、ここ
で前記ビット拡散接合の各々は、隣接するメモリセルの
隣接する蓄積セルによって共用され、 下にある前記ビット拡散接合から電気的に絶縁された前
記蓄積セルの各々の上にあるコントロールゲートとを具
備し、 前記コントロールゲート及び前記ビット拡散接合は平行
であり、前記ワードゲートは前記コントロールゲート及
び前記ビット拡散接合と直交しており、 前記アレー内のワードゲートはワード線を形成し、前記
アレー内の前記コントロールゲートはコントロールゲー
ト線を形成し、前記アレー内の前記ビット拡散接合はビ
ット線を形成し、 前記ワード線、コントロールゲート線、及びビット線の
各々を、それぞれの上部導電層によって周期的にコンタ
クトをとり、ここで前記コンタクトとることは前記裏打
ちとなり、 前記コンタクトとることは、 前記コントロールゲート線を、前記ワードゲート線の上
にある中間導電層へ周期的に接続し、 前記コントロールゲート線をカットして前記ビット線を
露出させ、 前記露出されたビット線から上部導電層へコンタクト／
ビア積層を構築し、ここで前記上部導電層は前記中間導
電層の上にあり、 前記コントロールゲート線の端を下部導電層へコンタク
トとることによって前記コントロールゲート線のカット
された端を接続し、ここで前記下部導電層は前記中間導
電層の下にあり、前記下部導電層は前記コンタクト／ビ
ア積層の周囲をループし、 前記ワードゲート線を前記下部導電層へ接続することを
具備し、 選択トランジスタを、前記ＭＯＮＯＳメモリセルのサブ
アレーの間にある前記裏打ちの区域へ付加することを特
徴とする方法。 - 【請求項２２】 前記裏打ちが、コントロールゲート線
およびビット線の交互のセットの上で行われる請求項２
１に記載の方法。 - 【請求項２３】 前記裏打ち方法が前記ＭＯＮＯＳメモ
リアレーの抵抗を低減する請求項２１に記載の方法。 - 【請求項２４】 前記裏打ちが、最小金属配線ピッチに
よって制限されるセルサイズ内で実行される請求項２１
に記載の方法。 - 【請求項２５】 選択トランジスタを、前記ＭＯＮＯＳ
メモリセルのサブアレーの間にある前記裏打ちの区域へ
付加する前記ステップが、 前記コントロールゲートを形成する前に、交互の前記ビ
ット拡散を、前記コントロールゲートのエッジを越えて
拡張し、 前記サブアレーの各々のいずれかの側で前記拡張された
ビット拡散と交互に、及び前記拡張されたビット拡散を
水平に横切って、ビット線選択トランジスタを形成し、 前記中間導電層へのコンタクト積層によって、拡張され
ないビット拡散を前記ビット線へ接続することを特徴と
する請求項２１に記載の方法。 - 【請求項２６】 選択トランジスタを、前記ＭＯＮＯＳ
メモリセルのサブアレーの間にある前記裏打ちの区域へ
付加する前記ステップが、 前記サブアレー間に一対のコントロールゲート選択トラ
ンジスタを形成し、 浅いトレンチアイソレーション区域の上にコントロール
ゲートコンタクトを形成し、ここで中央のコントロール
ゲートコンタクトは、ペアの２つのコントロールゲート
選択トランジスタの間にあり、外側のコントロールゲー
トコンタクトは、前記ペアの各々の外側にあり、前記中
央のコントロールゲートコンタクトは、前記上部導電層
によって前記コントロールゲート線へ接続され、前記外
側のコントロールゲートは、最も近い前記サブアレーの
コントロールゲートとコンタクトすることを特徴とする
請求項２１に記載の方法。 - 【請求項２７】 前記サブアレーのコントロールゲート
の各々が、前記下部導電層によって前記コントロールゲ
ート選択トランジスタのソース拡散へ接続される請求項
１に記載の方法。 - 【請求項２８】 前記サブアレーのコントロールゲート
の各々が、対応する前記コントロールゲート選択トラン
ジスタのソース拡散へ拡張され、それによって前記コン
トロールゲートの各々が、対応するコントロールゲート
選択トランジスタのソース拡散へ直接接続される請求項
２１に記載の方法。 - 【請求項２９】 前記コントロールゲート選択トランジ
スタが、分離されたＰウエル内のＮチャネル素子及び独
立したＮウエル内のＰチャネル素子から成る群から選択
される請求項２６に記載の方法。 - 【請求項３０】 前記一対のコントロールゲート選択ト
ランジスタが前記ワード線と平行であり、前記ビット線
及び前記コントロールゲート線と直交している請求項２
６に記載の方法。 - 【請求項３１】 選択トランジスタを、前記ＭＯＮＯＳ
メモリセルのサブアレーの間にある前記裏打ちの区域へ
付加する前記ステップが、 前記コントロールゲートを形成する前に、交互の前記ビ
ット拡散を、前記コントロールゲートのエッジを越えて
拡張し、 前記サブアレーの各々のいずれかの側で前記拡張された
ビット拡散と交互に、及び前記拡張されたビット拡散を
水平に横切って、ビット線選択トランジスタを形成し、 前記中間導電層へのコンタクト積層によって、拡張され
ないビット拡散を前記ビット線へ接続し、 ２つの前記サブアレーの２つのエッジの内側で、前記ビ
ット線選択トランジスタの２つの間に、前記ビット線選
択トランジスタと位相が外れた一対のコントロールゲー
ト選択トランジスタを形成し、 浅いトレンチアイソレーション区域の上にコントロール
ゲートコンタクトを形成し、ここで中央のコントロール
ゲートコンタクトは、対になった２つのコントロールゲ
ート選択トランジスタの間にあり、外側のコントロール
ゲートコンタクトは、前記対の各々の外側にあり、前記
中央のコントロールゲートコンタクトは、前記上部導電
層によって前記コントロールゲート線へ接続され、前記
外側のコントロールゲートは、最も近い前記サブアレー
のコントロールゲートとコンタクトすることを特徴とす
る請求項２１に記載の方法。 - 【請求項３２】 前記サブアレーのコントロールゲート
の各々が、前記下部導電層の一つによって前記コントロ
ールゲート選択トランジスタのソース拡散領域へ接続さ
れる請求項３１に記載の方法。 - 【請求項３３】 前記サブアレーのコントロールゲート
の各々が、対応する前記コントロールゲート選択トラン
ジスタのソース拡散領域へ拡張され、それによって前記
コントロールゲートの各々が、対応するコントロールゲ
ート選択トランジスタのソース拡散領域へ直接接続され
る請求項３１に記載の方法。 - 【請求項３４】 前記コントロールゲート選択トランジ
スタが、分離されたＰウエル内のＮチャネル素子及び独
立したＮウエル内のＰチャネル素子から成る群から選択
される請求項３１に記載の方法。 - 【請求項３５】 前記一対のコントロールゲート選択ト
ランジスタが前記ワード線と平行であり、前記ビット線
及び前記コントロールゲート線と直交する請求項３１に
記載の方法。 - 【請求項３６】 ＭＯＮＯＳメモリアレー内の抵抗層を
裏打ちする方法であって、 ＭＯＮＯＳメモリアレー内に複数のメモリセルを提供
し、 各々のメモリセルは、 ワードゲートのいずれかの側にある蓄積セルと、 前記蓄積セルの各々の下にあるビット拡散接合と、ここ
で前記ビット拡散接合の各々は、隣接するメモリセルの
隣接する蓄積セルによって共用され、 下にある前記ビット拡散接合から電気的に絶縁された前
記蓄積セルの各々の上にあるコントロールゲートと、こ
こで前記コントロールゲート及び前記ワードゲートは平
行であり、前記ビット拡散接合は前記コントロールゲー
ト及び前記ワードゲートと直交していることを具備し、 前記アレー内のワードゲートはワード線を形成し、前記
アレー内の前記コントロールゲートはコントロールゲー
ト線を形成し、前記アレー内の前記ビット拡散接合はビ
ット線を形成し、 前記ビット線を、前記ワードゲート線の上にある下部導
電層へ周期的に接続し、 前記コントロールゲート線を中間導電層へ周期的に接続
し、 前記ワードゲート線から前記中間導電層の上にある上部
導電層へコンタクト／ビア積層を構築し、 前記コントロールゲート線を下部導電層へコンタクトさ
せ、ここで前記下部導電層は、前記中間導電層の下にあ
って前記コンタクト／ビア積層の周囲をループすること
を特徴とする方法。 - 【請求項３７】 前記裏打ちが、コントロールゲート線
およびワード線の交互のセットの上で行われる請求項３
６に記載の方法。 - 【請求項３８】 前記中間導線及び前記上部導線が金属
配線ピッチの半分だけシフトされ、前記中間導電層も前
記コンタクト／ビア積層の周囲をループし、前記ステッ
チが、全てのコントロールゲート線の上、及びワード線
の交互のセットの上で実行される請求項３６に記載の方
法。 - 【請求項３９】 前記裏打ち方法が前記ＭＯＮＯＳメモ
リアレーの抵抗を低減する請求項３６に記載の方法。 - 【請求項４０】 前記裏打ちが、最小金属配線ピッチに
よって制限されるセルサイズ内で実行される請求項３６
に記載の方法。 - 【請求項４１】 裏打ちされたＭＯＮＯＳメモリアレー
であって、３つの抵抗層と、ここで前記３つの抵抗層は
下部抵抗層、中間抵抗層、及び上部抵抗層として垂直に
積層され、前記下部抵抗層及び中間抵抗層は相互に平行
であり、前記上部抵抗層は前記下部抵抗層及び中間抵抗
層と直交しており、 前記抵抗層の各々を、それぞれの上部導電層へ周期的に
コンタクトさせる裏打ちとを具備し、 前記裏打ちは、 前記中間抵抗層から前記上部抵抗層の上にある下部導電
層への接続と、 前記下部抵抗層から上部導電層へのコンタクト／ビア積
層と、 前記中間抵抗層のカットされた端を接続する中間導電層
と、ここで前記中間導電層は前記下部導電層の上及び前
記上部導電層の下にあり、前記中間導電層は前記コンタ
クト／ビア積層の周囲をループし、 前記上部抵抗層から前記中間導電層への接続とを具備す
るメモリアレー。 - 【請求項４２】 前記裏打ちが抵抗線の交互のセットの
上に置かれる請求項４１に記載のメモリアレー。 - 【請求項４３】 前記下部抵抗層及び中間抵抗層がビッ
ト線及びコントロールゲート線であり、前記上部抵抗線
がワードゲート線である請求項４１に記載のメモリアレ
ー。 - 【請求項４４】 前記下部抵抗層及び中間抵抗層がワー
ド線及びコントロールゲート線であり、前記上部抵抗線
がビット線である請求項４１に記載のメモリアレー。 - 【請求項４５】 前記裏打ちにより前記ＭＯＮＯＳメモ
リアレーの抵抗が低減される請求項４１に記載のメモリ
アレー。 - 【請求項４６】 前記裏打ちが、最小金属配線ピッチに
よって制限されるセルサイズ内である請求項４１に記載
のメモリアレー。 - 【請求項４７】 裏打ちされたＭＯＮＯＳメモリアレー
であって、３つの抵抗層と、ここで前記３つの抵抗層は
下部抵抗層、中間抵抗層、及び上部抵抗層として垂直に
積層され、前記下部抵抗層及び中間抵抗層は相互に平行
であり、前記上部抵抗層は前記下部抵抗層及び中間抵抗
層と直交しており、 前記抵抗層の各々を、それぞれの上部導電層によって周
期的にコンタクトさせる裏打ちとを具備し、 前記裏打ちは、 前記上部抵抗層から前記上部抵抗層の上にある下部導電
層への接続と、 前記下部抵抗層から上部導電層へのコンタクト／ビア積
層と、 前記中間抵抗層のカットされた端を接続する下部導電層
と、ここで前記下部導電層は前記コンタクト／ビア積層
の周囲をループし、 前記中間抵抗層から中間導電層への接続とを具備し、 前記中間導電層は前記下部導電層の上及び前記上部導電
層の下にあることを特徴とするメモリアレー。 - 【請求項４８】 前記裏打ちが、抵抗線の交互のセット
の上に置かれる請求項４７に記載のメモリアレー。 - 【請求項４９】 前記下部抵抗層及び中間抵抗層がビッ
ト線及びコントロールゲート線であり、前記上部抵抗線
がワードゲート線である請求項４７に記載のメモリアレ
ー。 - 【請求項５０】 前記下部抵抗層及び中間抵抗層がワー
ド線及びコントロールゲート線であり、前記上部抵抗線
がビット線である請求項４７に記載のメモリアレー。 - 【請求項５１】 前記裏打ちにより前記ＭＯＮＯＳメモ
リアレーの抵抗が低減される請求項４７に記載のメモリ
アレー。 - 【請求項５２】 前記裏打ちが、最小金属配線ピッチに
よって制限されるセルサイズ内にある請求項４７に記載
のメモリアレー。 - 【請求項５３】 裏打ちされたＭＯＮＯＳメモリアレー
であって、 ＭＯＮＯＳメモリアレー内の複数のメモリセルと、 各々のメモリセルは、 ワードゲートのいずれかの側にある蓄積セルと、 前記蓄積セルの各々の下にあるビット拡散接合と、ここ
で前記ビット拡散接合の各々は、隣接するメモリセルの
隣接する蓄積セルによって共用され、 下にある前記ビット拡散接合から電気的に絶縁された前
記蓄積セルの各々の上にあるコントロールゲートとを具
備し、 前記コントロールゲート及び前記ビット拡散接合は平行
であり、前記ワードゲートは前記コントロールゲート及
び前記ビット拡散接合と直交しており、 前記アレー内のワードゲートはワード線を形成し、前記
アレー内の前記コントロールゲートはコントロールゲー
ト線を形成し、前記アレー内の前記ビット拡散接合はビ
ット線を形成し、 前記コントロールゲート線から前記ワードゲート線の上
にある下部導電層への接続と、 前記ビット線から上部導電層へのコンタクト／ビア積層
と、 前記コントロールゲート線のカットされた端を接続する
中間導電層と、ここで前記中間導電層は前記下部導電層
の上及び前記上部導電層の下にあり、前記中間導電層は
前記コンタクト／ビア積層の周囲をループし、 前記ワードゲート線から前記中間導電層への接続とを具
備するメモリアレー。 - 【請求項５４】 前記接続が、コントロールゲート線、
ビット線、及びワード線の交互のセットの上にある請求
項５３に記載のメモリアレー。 - 【請求項５５】 裏打ちされたＭＯＮＯＳメモリアレー
であって、 ＭＯＮＯＳメモリアレー内の複数のメモリセルと、 各々のメモリセルは、 ワードゲートのいずれかの側にある蓄積セルと、 前記蓄積セルの各々の下にあるビット拡散接合と、ここ
で前記ビット拡散接合の各々は、隣接するメモリセルの
隣接する蓄積セルによって共用され、 下にある前記ビット拡散接合から電気的に絶縁された前
記蓄積セルの各々の上にあるコントロールゲートとを具
備し、 前記コントロールゲート及び前記ビット拡散接合は平行
であり、前記ワードゲートは前記コントロールゲート及
び前記ビット拡散接合と直交しており、 前記アレー内のワードゲートはワード線を形成し、前記
アレー内の前記コントロールゲートはコントロールゲー
ト線を形成し、前記アレー内の前記ビット拡散接合はビ
ット線を形成し、 前記コントロールゲート線から前記ワードゲート線の上
にある中間導電層への接続と、 前記ビット線から上部導電層へのコンタクト／ビア積層
と、ここで前記上部導電層は前記中間導電層の上にあ
り、 前記コントロールゲート線のカットされた端を接続する
下部導電層と、ここで前記下部導電層は前記中間導電層
の下にあり、前記下部導電層は前記コンタクト／ビア積
層の周囲をループし、 前記ワードゲート線から前記下部導電層への接続とを具
備するメモリアレー。 - 【請求項５６】 前記接続が、コントロールゲート線お
よびビット線の交互のセットの上にある請求項５５に記
載のメモリアレー。 - 【請求項５７】 裏打ちされたＭＯＮＯＳメモリアレー
であって、 ＭＯＮＯＳメモリアレー内の複数のメモリセルと、 各々のメモリセルは、 ワードゲートのいずれかの側にある蓄積セルと、 前記蓄積セルの各々の下にあるビット拡散接合と、ここ
で前記ビット拡散接合の各々は、隣接するメモリセルの
隣接する蓄積セルによって共用され、 下にある前記ビット拡散接合から電気的に絶縁された前
記蓄積セルの各々の上にあるコントロールゲートとを具
備し、 前記コントロールゲート及び前記ビット拡散接合は平行
であり、前記ワードゲートは前記コントロールゲート及
び前記ビット拡散接合と直交しており、 前記アレー内のワードゲートはワード線を形成し、前記
アレー内の前記コントロールゲートはコントロールゲー
ト線を形成し、前記アレー内の前記ビット拡散接合はビ
ット線を形成し、 前記ワード線、コントロールゲート線、及びビット線の
各々を、それぞれの上部導電層で周期的にコンタクトさ
せる裏打ちと、 前記コンタクトは、 前記コントロールゲート線から前記ワードゲート線の上
にある中間導電層への接続と、 前記ビット線から上部導電層へのコンタクト／ビア積層
と、ここで前記上部導電層は前記中間導電層の上にあ
り、 前記コントロールゲート線のカットされた端を接続する
下部導電層と、ここで前記下部導電層は前記中間導電層
の下にあり、前記下部導電層は前記コンタクト／ビア積
層の周囲をループし、 前記ワードゲート線から前記下部導電層への接続とを具
備し、 前記ＭＯＮＯＳメモリセルのサブアレーの間で前記裏打
ちの区域にある選択トランジスタとを具備するメモリア
レー。 - 【請求項５８】 前記裏打ちが、コントロールゲート線
およびビット線、の交互のセットの上にある請求項５７
に記載のメモリアレー。 - 【請求項５９】 前記選択トランジスタが、 前記コントロールゲートのエッジを越える交互の前記ビ
ット拡散と、 前記サブアレーの各々のいずれかの側で前記拡張された
ビット拡散と交互に、また前記拡張されたビット拡散を
水平に横切って、置かれたビット線選択トランジスタ
と、ここで拡張されていない前記ビット拡散は、前記中
間導電層へのコンタクト積層によって前記ビット線へ接
続されることを特徴とする請求項５７に記載のメモリア
レー。 - 【請求項６０】 前記選択トランジスタが、 前記サブアレーの間のコントロールゲート選択トランジ
スタのペアと、 浅いトレンチアイソレーション区域の上のコントロール
ゲートコンタクトとを具備し、 中央のコントロールゲートコンタクトは、ペアの２つの
コントロールゲート選択トランジスタの間にあり、外側
のコントロールゲートコンタクトは、前記ペアの各々の
外側にあり、前記中央のコントロールゲートコンタクト
は、前記上部導電層によって前記コントロールゲート線
へ接続され、前記外側のコントロールゲートは最も近い
前記サブアレーのコントロールゲートとコンタクトする
請求項５７に記載のメモリアレー。 - 【請求項６１】 前記サブアレーのコントロールゲート
の各々が、前記下部導電層によって前記コントロールゲ
ート選択トランジスタのソース拡散領域へ接続される請
求項６０に記載のメモリアレー。 - 【請求項６２】 前記サブアレーのコントロールゲート
の各々が、対応する前記コントロールゲート選択トラン
ジスタのソース拡散へ拡張され、それによって前記コン
トロールゲートの各々が、対応するコントロールゲート
選択トランジスタのソース拡散へ直接接続される請求項
６０に記載のメモリアレー。 - 【請求項６３】 前記コントロールゲート選択トランジ
スタが、絶縁されたＰウエル内のＮチャネル素子及び独
立したＮウエル内のＰチャネル素子から成る群から選択
される請求項６０に記載のメモリアレー。 - 【請求項６４】 前記一対のコントロールゲート選択ト
ランジスタが前記ワード線と平行であり、前記ビット線
及び前記コントロールゲート線と垂直である請求項６０
に記載のメモリアレー。 - 【請求項６５】 前記選択トランジスタが、 前記コントロールゲートのエッジを越える交互の前記ビ
ット拡散と、 前記サブアレーの各々のいずれかの側で前記拡張された
ビット拡散と交互に、また前記拡張されたビット拡散を
水平に横切って、置かれたビット線選択トランジスタ
と、ここで拡張されていない前記ビット拡散は、前記中
間導電層へのコンタクト積層によって前記ビット線へ接
続され、 ２つの前記サブアレーの２つのエッジの内側で、前記ビ
ット線選択トランジスタの２つの間に、前記ビット線選
択トランジスタと位相外れに置かれたコントロールゲー
ト選択トランジスタのペアと、 浅いトレンチアイソレーション区域の上のコントロール
ゲートコンタクトと、ここで中央のコントロールゲート
コンタクトは、ペアの２つのコントロールゲート選択ト
ランジスタの間にあり、外側のコントロールゲートコン
タクトは、前記ペアの各々の外側にあり、前記中央のコ
ントロールゲートコンタクトは、前記上部導電層によっ
て前記コントロールゲート線へ接続され、前記外側のコ
ントロールゲートは、最も近い前記サブアレーのコント
ロールゲートとコンタクトすることを特徴とする請求項
５７に記載のメモリアレー。 - 【請求項６６】 前記サブアレーのコントロールゲート
の各々が、前記下部導電層によって前記コントロールゲ
ート選択トランジスタのソース拡散領域へ接続される請
求項６５に記載のメモリアレー。 - 【請求項６７】 前記サブアレーのコントロールゲート
の各々が、対応する前記コントロールゲート選択トラン
ジスタのソース拡散領域へ拡張され、それによって前記
コントロールゲートの各々が、対応するコントロールゲ
ート選択トランジスタのソース拡散領域へ直接接続され
る請求項６５に記載のメモリアレー。 - 【請求項６８】 前記コントロールゲート選択トランジ
スタが、絶縁されたＰウエル内のＮチャネル素子及び独
立したＮウエル内のＰチャネル素子から成る群から選択
される請求項６５に記載のメモリアレー。 - 【請求項６９】 前記一対のコントロールゲート選択ト
ランジスタが前記ワード線と平行であり、前記ビット線
及び前記コントロールゲート線と直交する請求項６５に
記載のメモリアレー。 - 【請求項７０】 裏打ちされたＭＯＮＯＳメモリアレー
であって、 ＭＯＮＯＳメモリアレー内の複数のメモリセルと、 各々のメモリセルは、 ワードゲートのいずれかの側における蓄積セルと、 前記蓄積セルの各々の下にあるビット拡散接合と、ここ
で前記ビット拡散接合の各々は、隣接するメモリセルの
隣接する蓄積セルによって共用され、 下にある前記ビット拡散接合から電気的に絶縁された前
記蓄積セルの各々の上にあるコントロールゲートとを具
備し、 前記コントロールゲート及び前記ワードゲートは平行で
あり、前記ビット拡散接合は前記コントロールゲート及
び前記ワードゲートと直交しており、 前記アレー内のワードゲートはワード線を形成し、前記
アレー内の前記コントロールゲートはコントロールゲー
ト線を形成し、前記アレー内の前記ビット拡散接合はビ
ット線を形成し、 前記ビット線から前記ワードゲート線の上にある下部導
電層への接続と、 前記コントロールゲート線から中間導電層への接続と、 前記ワードゲート線から前記中間導電層の上にある上部
導電層へのコンタクト／ビア積層と、 前記コントロールゲート線にコンタクトする下部導電層
と、ここで前記下部導電層は、前記中間導電層の下にあ
り、前記コンタクト／ビア積層の周囲をループすること
を具備するメモリアレー。 - 【請求項７１】 前記接続が、コントロールゲート線及
びワード線の交互のセットの上にある請求項７０に記載
のメモリアレー。 - 【請求項７２】 前記中間導線及び前記上部導線が金属
ピッチの半分だけシフトされ、前記中間導電層も前記コ
ンタクト／ビア積層の周囲をループし、前記接続は、全
てのコントロールゲート線の上、及びワード線の交互の
セットの上にある請求項７０に記載のメモリアレー。
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