TW541627B - Stitch and select implementation in twin monos array - Google Patents

Stitch and select implementation in twin monos array Download PDF

Info

Publication number
TW541627B
TW541627B TW091105821A TW91105821A TW541627B TW 541627 B TW541627 B TW 541627B TW 091105821 A TW091105821 A TW 091105821A TW 91105821 A TW91105821 A TW 91105821A TW 541627 B TW541627 B TW 541627B
Authority
TW
Taiwan
Prior art keywords
conductive layer
line
bit
control gate
gate
Prior art date
Application number
TW091105821A
Other languages
English (en)
Inventor
Tomoko Ogura
Tomoya Saito
Seiki Ogura
Kimohiro Satoh
Original Assignee
Halo Lsi Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Halo Lsi Inc filed Critical Halo Lsi Inc
Application granted granted Critical
Publication of TW541627B publication Critical patent/TW541627B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Non-Volatile Memory (AREA)
  • Static Random-Access Memory (AREA)

Description

541627
【發明背景】 本發明主張美國暫時專利申請案（申請案號 09 = 7—8/622，申請日2〇〇1年3月26日）之優先權，其在此盘 參考貢料合併。 〃 【相關專利申請】 美國專利申請案號09/81〇, 122於2〇〇1年3月19日提出 申請，讓渡給本發明的同一個受讓人。 (1)發明領域 本發明有關於形成高密度金屬/多晶矽氧化物氮化物 氧化物石夕（MONOS)記憶體陣列之聯結（束住）方法，且具有 減少的位元線電容、減少的控制閘極電容、及減少字閘極 電容’而使用三層金屬線，而造成一個具有高效能的高密 度MONOS記憶體陣列。 (2)習知技藝之說明 雙MONOS結構已介紹於美國專利第6, 255, 1 66號及美國 專利申請案號第09/861/489號及第09/595/059號（由Seiki Ogura提出申請）中，且雙MONOS記憶體陣列的多種陣列製 造方法也已介紹於美國專利第6，1 7 7，3 1 8號及第 6，248，633B1號及美國專利申請案號第09/997/074號（由 20 0 1年11月21日提出申請）中。 雙彈道MONOS記憶體單元（如第1A圖所示），可排列於
541627 五、發明說明（2) 一位元擴散陣列中，如下所示：每個記憶體單元包含 氮化物區031，其包括具有一字閘極〇4〇及半源極擴散區及 半源極擴散區及半位元擴散區（003 )的儲存元件，兩 儲存元件共享擴散接合區，可各別地（〇42)定義在相 擴散區（003)上的控制閘極、或共同共享在相同的擴散 ( 0 03 )上的控制閘極（〇43)，控制閘極與底部擴散接人區 性地隔離，在單元之間共享擴散區，且與側壁控制^二 (042)平行的設置，且與字線（041)垂直地設置，擴散線變 成為位元線。 在一習用MOSFET記憶體中，係使用一個由一多晶石夕 極所組成的電晶體結構，該多晶矽閘極係在源極及汲極& 散區之間，且垂直地設置擴散位元線，當記憶體陣列變= 時’位元線（BL)及字閘極線（WG)亦變長，由於連續的字閑 概在大記憶體元件中具有高的字線電阻。為了要減少字線 ，阻，必須將字線定期地連接到一金屬線，該金屬線係與 夕晶字線垂直地設置，此被稱為一”聯結”或”束缚,，字線了 $者，可次排列位元擴散線，且可藉由一傳導金屬線而聯 二位元線’在此典型的記憶體中，每個多晶矽字線聯結到 金屬字線’該金屬字線係在每個多晶字線的頂部上設 置，且藉由另一層金屬線而聯結每個擴散線，該备二 線係與字線直角地設置。 Κ Θ 然而，在第1Α圖中所示的高密度雙MONOS單元 Φ曰 ^ , T y匕，电曰曰 體包括有三個閘極，係在源極及汲極擴散區之間，可能需 要聯結控制閘極及字閘極及位元擴散區的三層抗阻声，以
第9頁 541627 五、發明說明（3) — 栌制ί ϋ達到欲達成的效能。在較高的密度中，多晶矽 二罝I仫:及擴散位元線可互相平行的設置且在其頂部。 ϊ個：外隔限制且需要聯結時，意思是金屬線的 你么一 ^ 、肩在其頂部上設置且與兩個抗阻層接觸，此 屬;女裝"又叶及製程挑戰，當混合四個線組在最小金 屬間隔中的JL L φ ^ 聯姓到&徊^頁邛相汉置守，且不可能將兩個抗阻層 冲…到兩個各別的金屬層。 【發 三抗 解法 中的 體單 法， 線而 聯結 線到 B〇k 目，係在於提供一種聯結三個高電陴線
明之目的】 然而，在上 阻層，且藉 會使得它可 本發明之一 高電阻線及 元係具有三 本發明之另 以致於在一 聯結，該單 本發明之又 接觸區之方 本發明之又 低電阻金屬 本發明之又 述描述的記 由第三層金 能藉由三個 主要目的， 低電阻金屬 種形式的南 —目的，係 單元尺寸内 元尺寸係由 —目的，係 法。 —目的，係 線之方法， 憶體單元中，將加入另一個第 屬而聯結，然後一個靈敏三維 金屬線聯結到三個抗阻層。 係在於提供一種在記憶體單元 線間聯結之新穎方法，該記憶 電阻線。 在於提供一種聯結之新穎方 三種高電阻線可由三種低電陴 最小金屬間隔所限制。 在於提供一種形成高電阻線的 在於提供一種聯結三種高電限 且同時提供位元線選擇電晶 五、發明說明n 到低電阻線之方法，β 體。 ’且提供位元線及控制閘極選擇電晶 在本發明中，〜 ♦ 方法，三電卩且Μ t错由提供特定的陣列末端結構及其製造 控制閘極多晶石夕可、控制閑極及字閑極多晶石夕（其 只聯結到三芦令、爾政位元線頂部上設置處）有效率的 當記；；變：：大0:保留最小金屬間，。 且對於特定應用速声:位兀線的總電谷也變得很大， 將位元線再細八成^ ^時間限制也變得過大，因此，需要 於被再細八邦二成為成個部份，選取由設置一選擇電晶體 線電六降H 的每個末端上的每個部份，如此，總位元 & $整體金屬線電容及元件已選取部份的總和， 上f聯結發明擴及到在位元線上設置選擇電晶體， 者，也提出另一個脫離陣列結構的聯結方法（揭露於美 國專利申請案號第〇9/994/084號）係使用相似的方法。第2 圖提供一種概念上的說明，係一記憶體單元陣列具有控制 閘極線142及位元線丨03且互相的平行的設置，且字閘極 1 4 0與控制閘極及位元線兩者垂直的設置，字閘極多晶矽 線係聯結到金屬，擴散位元線尚可藉由一位元線選擇電晶 體1 9 6而分割成為一個次陣列，其連接到一個主位元線， 控制閘極多晶矽亦可藉由一控制閘極線選擇電晶體1 9 5而 分割成為一個次陣列，其係連接到一個主控制閘極。 本發明的第一個實施例係提供一種三個電阻層到三個 傳導層之聯結方法，係有兩電阻層（0 0 3、0 4 2 )設置於其上 且相互平行處，且第三電阻層（ 040 )係與第一兩電阻層（第
第11頁 541627 五、發明說明（5) 3圖）直角的設置。單元寬度及高度在垂直及水平分向中 供一傳導金屬’每個電阻層週期地以一各自的頂 接觸（聯結），以降低總抗阻層電阻。為了要降低電阻 間抗阻層2 ( 042 )係週期地連接到傳導層〇61(M1)，該 層061 (Ml)係在中間抗阻層2(〇42)上。為了要產生二個 底部抗阻層1 ( 0 03 )及最高傳導層M3(〇81)間的連接 阻層2( 042 )切斷且隔開，其係為了暴露出底部抗阻層 (〇〇3)，然後從底部阻層1(〇〇3)到頂部傳導層3(Μ3)〇8ι^ ^ 一個接觸窗/貫穿孔疊層，第二抗阻層2(〇42)的兩末端 猎由與第二傳導層M2 (〇71)接觸而連接在一起，此 ®(貝穿孔豐層，此繞過路徑將在後面會被稱為一"迴 ，，由於此第二傳導層M2(〇71)的繞過迴路阻撞了接觸 ίΠ;=〇61)’聯結會設置在每隔-組的混合線：， t二：^月匕㈢在另一個位置、一個短的或距離很遠的位置 亡：、、，。，因此，當所有四個層平行地設置且互相於其上， :僂5: Ϊ 7 :的傳導金屬層’兩個抗阻層可聯結到兩 ::導：，額外第二傳導層_71)只使用於聯結區中， ί:其他的區以在第三抗阻層3(〇4〇)聯結，該第 ;Γ對：第：及第二抗阻層1 ( 003 )及2(〇42)直角地設 处i丨/ Γ 了減少抗阻層的電容，傳導層κ〇6ΐ)聯 :二丄(〇Γ ;傳導層2(071)聯劫到抗阻層2(040)且 mt/蚀( 到抗阻層1 ( 003 )。在迴路中，傳導層2 用於繞過接觸窗疊層且一起連接抗阻層2 (042)的 第12頁 541627
邊緣，然而，此也可能交換 的功能，且將他們分別地聯 (042)，因此，在最小單元/ 三個傳導金屬層而聯結。 傳導層1(061)及傳導層2(〇71) 結到抗阻層3 ( 040 )及抗阻層2 最小間隔中三個抗阻層可藉由 在第二個實施例中，在雙MONOS記憶體的擴散位元陣 列中（其係製造出記憶體元件結構處如美國專利第 6，2 4 8，6 3 3 B1號中所描述的），形成聯結丨5 i的位元擴散區 接觸窗，然後，藉由使用抗阻到傳導層聯接方法（係描述 於第一個實施例設計中），控制閘極多晶矽143係與金屬ι (1 6 1)聯結且位在線邊緣上（如第5β圖所示）。在陣列中， 金屬2 ( Μ 2 )係使用於降低多晶石夕字閘極線的電容，然而， 在聯結區中’如說明於第5C圖。M2 (172)亦使用於<連接切 斷的CG線的邊緣，其係連接於金屬1(M1)161，M2線環繞接 觸窗/貫穿孔疊層151，其係連接擴散位元線1〇3到第5D圖 平行執行的M3(181)。由於M2(171)迴路阻擒了在相鄰單元 中的位元線接觸窗’因此聯結區接觸替換位元線及替換C 〇 線’未接觸的線可立即地聯結在分開的聯結區下或在次陣 列的另一端。此也可能交替此陣列金屬i及金屬2的功能， 且金屬2係使用於聯結及降低控制閘極線的電容。 在本發明的第三個實施例中，聯結方法亦包含有一位 元擴散選擇電晶體及/或一控制閘極線選擇電晶體，選擇 電晶體的目的可降低位元線或控制閘極線的總電容，或以 限制擾亂狀態，其係在程式化及/或清除期間一聚集的次 陣列易遭受到的，這些選擇電晶體加到記憶體單元次陣列
第13頁 541627 五、發明說明（7) 間的聯結區中。第8 A圖及第9C圖係顯示在聯結區中的一位 元選擇閘極2 11及控制閘極選擇閘極2 1 2的例子，參閱第7 a 圖到第7 E圖及第8 A圖’係顯示在一次陣列兩側上的聯結 區，位元線選擇閘極211係設置近靠於陣列，且控制閘°極 選擇閘極2 1 2係設置於陣列的位元線選擇閘極外部。在次 陣列的末端上，其係在形成控制閘極側壁（第7A圖）之前藉 由植入N+型如A s而將位元擴散區延伸超過控制閘極的邊 緣，位元擴散延伸區204及位元選擇電晶體211輪流地提供 於次陣列的兩側上，選擇電晶體係藉由淺溝槽隔離而互相 的隔離，（第7E圖及第8A圖）位元選擇閘極211係水平地設 置，且水平的閘極成為位元選擇閘極，在位元選擇電晶體 另一側的擴散區藉由擴散區間的接觸窗堆疊251而連接主 位兀線到第二層金屬2(271)(如第9A圖所示）。當也需要控 制閘極選擇電晶體2 1 2時，在相外及兩次陣列兩邊元内的 兩位元線選擇電晶體21丨間設置一對控制閘極選擇電晶體 2 1 2，該對控制閘極選擇線與字閘極平行的設置，且與位 元線及控制閘極線垂直的設置（第8A圖）。在兩控制閘極 212間的中心接觸窗254成為控制閘極連接，其表示與金 M3垂直進行的主控制閘極線（如第8A圖及第8D圖所示 制閘極選擇電晶體的另一個擴散區局部地藉由金屬Η工 (261)而連接到多晶矽控制閘極聯結252的另一末 將位70線切斷且連接到金屬1(261)，其係為了产缺 主控制閘極接觸窗254以完成位元聯結(第8(：圖），因了
第14頁 541627 五、發明說明（8) 次陣列空間的一個邊緣上時， 聯結且由M3交換控制問極選擇/ =線，父換位元選擇間極/ 接及迴路而完成之，金屬丨也 使用一 Ml-局部連 聯結字閑極線，以降低多晶用於^列區以在間隔上 位元選擇電晶體及控制間極以：：。：：施例顯= 窗及金屬線方法，亦可能執；Π广使用相同的接觸 ά ^ + 執有位元線選擇區的電晶體 聯、、Ό及選擇區，或只有控制閘極線選擇區。 矣士方ί θ 1 K t ^ _不—種在另—個•類的陣列配置的聯 Sc圖，二金屬位凡’’，其藉由一接觸窗351(參閱第 圖、弟11Β®及第12Β圖）而將每個單元的擴散區連接到 第一層金屬（Ml)361，多晶矽控制閘極線342及多晶矽字閘 極線340互相平行的執行，且與位元金屬線361直角的執行 (第1 2圖）。準備一多晶矽墊，其係為了要在控制閘極多晶 石夕及金屬間做接觸（第1 〇 Α圖到第1 〇 c圖），係使用自行對準 方法而形成此多晶矽墊343，該方法係如先前實施例中提 到的，金屬Μ 2 ( 3 7 1)係使用於連結控制閘極3 4 2 (第1 1 C圖） 及字閘極（11 D )，字閘極接觸窗3 5 5係設置於開口空間中， 其係由切斷控制閘極Μ 2線及壞繞金屬1所產生，係為了避 免字閘極接觸窗區。藉由替換一半金屬間隔的金屬2及3線 及環繞Μ 2及Μ1，每個控制閘極線3 4 2及每隔一個字閘極線 340，可在相同的區域中接觸（第12Α圖）。由於控制閘極線 係為一個窄側壁的多晶矽，該多晶矽具有比字閘極線較高 的電阻，聯結到此次陣列兩端上的每個CG線的能力，對於 高性能應用是很有幫助的。
第15頁 541627 五、發明說明（9) 【圖號對照說明】
第16頁 003 位元擴散區 031 ΟΝΟ氮化物 040 字閘極 041 多晶矽字線 042 控制閘極 043 控制閘極 061 第一傳導層 071 第二傳導層 081 第三傳導層 100 基板 103 位元擴散區 104 位元接觸離子植入 121 閘極氧化物 122 0Ν0底部氧化物 123 0Ν0頂部氧化物 124 隔離層 124A 氧化矽膜 130 蓋氮化物 131 0Ν0氮化物 140 字閘極 142 控制閘極 143 控制閘極 541627 五、發明說明（ίο) 151 位元擴散聯結接觸窗 152 控制閘極接觸窗 161 第一金屬 165 貫穿孔 171 金屬迴路 175 貫穿孔 181 第三金屬 190 凹陷光阻 193 光阻罩幕 195 控制閘極線選擇電晶體 200 基板 202 淺溝槽隔離 203 位元線 204 延伸位元擴散區 205 位元擴散選擇 206 位元線選擇擴散區 210 記憶體閘極 211 位元擴散選擇閘極 212 控制閘極選擇元件 221 閘極氧化物 222 ΟΝΟ底部氧化物 223 0Ν0頂部氧化物 230 蓋氮化物 231 0Ν0氮化物
第17頁 541627
第18頁 五、發明說明 (11) 240 閘 極 多 晶 矽 242 控 制 閘 極 側 壁 多 晶 矽 243 控 制 閘 極 多 晶 矽 245 填 充 氧 化 物 246 字 多 晶 矽 251 位 元 擴 散接 觸 窗 252 控 制 閘 極 接 觸 窗 253 接 觸 窗 254 接 觸 窗 256 接 觸 窗 - 261 第 一 金 屬 265 貫 穿 孔 271 第 二 金 屬 281 第 二 金 屬 290 罩 幕 302 淺 溝 槽 隔 離 303 記 憶 體 源 極 324 ΟΝΟ磨 340 字 閘 極 342 控 制 閘 極 343 控 制 閘 極 接 觸 窗 多 晶碎 351 位 元 線 接 觸 窗 352 控 制 閘 極 接 觸 窗 355 字 線 接 觸 窗 541627 五、發明說明（12) 3 61 第一金屬 365 第一貫穿孔 3 71 第二金屬 375 第二貫穿孔 381 第三金屬 390 罩幕 【較佳實施例說明】 、本發明的第一個實施例係提供一種三抗阻層聯結到三 傳導層之方法，係其有兩抗阻層（003、042)在其上運行且 互相平行，且第三抗阻層（〇4〇)與第一兩抗阻層（地3圖）直 角地運行’單元寬度及高度在垂直及水平方向兩者中提供 傳導金屬，每個抗阻層週期性地藉由一各自的頂部傳導 層而連接（聯結），以減少總抗阻層電阻。為了要降低電 阻，中間抗阻層2 ( 042 )係週期性地連接到傳導層〇61 (Ml)、，其係在其上。為了要在底部抗阻層1(〇〇3)及最上面 的傳導層Μ 3 ( 0 81)間建立一個連接，將第二抗阻層2 ( 〇 4 2) ^斷且隔開，其係為了要暴露出底部抗阻層1 ( 003 )，然後 =底部抗阻層Ml (071)到頂部傳導層（Μ3)08ι建立一接觸 固/貫穿孔豐層，第二抗阻層2(〇42)的兩端藉由接觸到第 二傳導層Μ2(〇71)而連接在一起，此第二傳導層Μ2(〇7ΐ)線 藉由使用相鄰單元的開口間隙而越過接觸窗/貫穿孔疊 層，此越過路徑將在以下被稱為一”迴路”。由於此第二傳 導層M2 ( 0 7 1 )的越過路徑阻擋接觸到底部抗阻層丨（〇 〇 3 )，
第19頁 541627 五、發明說明（13) ---- 此聯結設置在每隔一組混合線，未聯結的線可在另一個位 置、一短的或遠的距離處聯結，因此，藉由使用一額外的 傳導金屬層，兩抗阻層可聯結到兩傳導層，而所有四層在 其頂部平行地運行，該額外的傳導層M2(〇71)係只使用於 聯結區中，不且不然可使用於其他區中，以在第三抗阻層 3 ( 0 4 0 )間聯結，其係與第一及第二抗阻層丨（〇 〇 3 )及2 ( 〇 4 2 ) 直角地運行，對於此說明，為了要降低抗阻層的電阻，傳 導層1(061)聯結到抗阻層2(〇42);傳導層2(071)聯結到抗 阻層3 ( 040 )且傳導層3(081)聯結到抗阻層1(〇〇3)。在迴路 中’傳導層2(071)係使用於越過接觸窗疊層且一起連接到 抗阻層2 ( 0 4 2 )切斷邊緣。然而，此也可能交換傳導層1 (0 6 1 )及傳導層2 ( 0 71)的功能，且將它們分別的聯結到抗 阻層3 ( 040 )及抗阻層2 ( 042 )，因此三抗阻層可在最小單 元/金屬間隔中藉由三傳導金屬層而聯結。 本發明的第二個較佳實施例將討論於第4圖到第6圖。 在美國專利第6, 248, 633B1號中，教導製造彈道雙 MONOS記憶體單元，如第4A圖所示，每個記憶體單元包括 有兩氮化物儲存區131(其係包括有一字閘極140的儲存元 件）、及半一源極擴散區及半一位元擴散區（1 〇 3 )，擴散接 合面係由兩相鄰儲存元件分享，由在兩側字閘極側壁的垂 直反應離子蝕刻而定義出控制閘極1 42，共享位元擴散區 1 0 3的一對控制閘極1 4 2，可藉由堵塞多晶石夕而連接在一 起，如第4B圖所示，以降低電阻。在定義側壁閘極142之 後’ 一氧化石夕膜1 2 4 - A成長或沈積覆蓋於控制閘極及擴散
第20頁 541627 五、發明說明（14) 接合面103上，以形成一隔離層124，如第4B圖。然後沈積 及平坦化在個別的控制閘極1 42間峽谷中的多晶矽，夕曰貝 夕曰曰 石夕控制閘極上不必要的氧化物1 2 4 - A係藉由濕式及乾式钱 刻而被一除掉，沈積一多晶矽以填充字線間的間隙，且藉 由CMP而平坦化，以移除在字閘極上的多晶矽，如第4β圖曰 所示。控制閘極1 43係電性隔離底部擴散接合面丨〇3，擴散 區在側壁控制閘極1 4 2之下運行，且與字線垂直，以稍戸後 形成控制閘極上。 位元擴散區係使用光阻罩幕193而暴露出來，如第4B 圖所示。多晶石夕1 4 2及1 4 3係使用例如一種具有一氯基的反 應離子餘刻（RIE)製程而選擇性地蝕刻，接著一位元接觸 離，，入1〇4(如As)，如第4C圖所示，以在ΟΝΟ下形成所有 η區分佈’且產生一個具有#載體的無邊緣接觸窗區。 、接著一種習用金屬接觸窗製程；例如，該開口中的氧 化沈積、氧化物的化學機械研磨（CMp)、一接觸窗孔洞的 ，口、鎢填充、及鎢的CMp，第仏圖係說明完成的位元擴 妾觸窗151及控㈣閘極接觸窗152，第5A圖係顯示在 ”、生 〇S兀件之俯視圖，第4C圖係顯示第6B圖中B-B，線 ==。j，圖，聯結接觸窗孔洞丨5 2及位元接觸窗孔洞1 $ 1係 二托ίϊ，位元線及控制閘極線，設置在兩邊緣上的控制 :笛^觸如第5Α圖所示）與第一金屬161連接在一起， $。所不，係在第一金屬墊設置在位元接觸窗以堆起 ΐ 7孔製程接著堆起位元接觸窗及控制閘極接觸窗， ； 則位元接觸裝1 5 1的第一金屬線打開，以越過第二
)41627 五、發明說明（15) 二金屬線 穿孔孔 第6 B圖係 (来屬：？171 ’如第5C圖所示。字線也聯結到第 未顯示），位元接觸窗疊到第 弟 洞，且聯結到第三金屬，如第5D圖所示。 第6A圖係為弟5A圖中胸姓斤 4 一 為第6A圖中聯結區上大=圖，β圖係 大示音PI，怂&制閘及位兀線連接區兩者之放 丁 w圖弟6C圖係顯示第6Β圖中的剖面 走屬3之後的控制閘極聯結 在^成 極聯結區之橫剖面圖，第6E=:3:又之气的控制閘 陣列之等效電路圖。 圖係為具有二層金屬聯結的次 脾* Ϊ "I個最小線間隙中，因此使用第一金屬及第二金屬 :!ί=形成到控制閘極，且使用第三金屬使位元線立 ϋιΐ 43下運行’使用第二金屬而形成連結到字 線的金屬。 本發明第三個實施例將描述於第7圖到第9目，第三個 施例疋成具有選擇兀件的聯結方法，本發明的減少位元 線及控制閘極電容，在一個密的次陣列中藉由設置位元 擇^極及控制選擇閉極及先前的金屬聯結而達成，第8八圖 係虎/月在疋義接觸向之後的一俯視圖，控制閘極接觸窗 2 5 2係又置在次陣列的末端，位元擴散選擇閘極21工係設置 在-人陣列（第7E圖）的兩側上，位元擴散接觸窗25 i係設置 在-人陣列的另一側上，如第8 A圖所示。在一對控制閘極選 擇元件212的區域中，三個接觸窗2 53、254、253係設置如 第8 A圖所不。選擇閘極定義要選擇那個次陣列，中心接觸
541627 五、發明說明（16) ------ 窗254係連接到主控制線，接觸窗2 53的兩側連接到次陣列 控制閘極，使用三個金屬曾而將這些位元線及控制閘極配 線，迴路2 62及局部連接262作為第一金屬，如第8B圖所 不，主位元線271作為第二金屬，如第8C圖所示，且主控 制線2 8 1作為第三金屬，如第⑽圖。 第7A圖、第7B圖、及第7C圖係說明形成控制閘極及苴 接觸窗的各種製程步驟之橫剖面圖，均勻的多晶矽層/、 242/243係沈積覆蓋於字閘極24〇上，如第7A圖所示7在本 發明的製程中，控制閘極接觸窗243係設置在淺溝槽隔離 (jTI)區202上，其係在凹陷的光阻罩幕或硬罩幕29〇所覆 ^處，此罩幕係適用暴露出控制閘極多晶矽（除了控制墊 區外），然後執行垂直蝕刻側壁多晶石夕， 間函，崎覆蓋在位元擴散接㈣03V:，二制 然，，覆蓋在STI區上的多晶矽243係被凹陷的罩幕29〇所 覆蓋，且控制閘極接觸窗墊的填充多晶矽停留如第7B圖， 其俯視圖提供於第7D圖。 在疋義出包括有選擇閘極的周圍區域之後，氧化物 245係沈積以填充字閘極間的區域，且平坦化直到暴露出 蓋氮化物230，沈積字線（配線）多晶矽246， 化物以提供自行對準，字線係藉由習用技藝的微影：益； 的RIE蝕刻而定義出來，沈積多晶矽246及字閘極多晶矽 240均蝕刻到字閘極氧化物，此接著習用技藝接觸窗製程 及一系列的氧化物填充、氧化物CMp、接觸窗開口、鎢沈 積及嫣CMP，u形成控制閘極接觸窗252。第7E圖 接觸
第23頁 541627 五、發明說明（17) H程，後之俯視圖’第7C圖係為第7E圖中在控制閘極接觸 囪252上運行的A-A，線之横剖面圖。 由石散區中定義出延伸擴散區204，該N+擴散區係在 入所環繞之下’該坤離子植入係具有-個(Ε15 j之f : 曰立方公分之間的劑量及一個在4〇到6°電子伏 ===且立即础形成以維持在擴散位元2〇4及 位兀線遥擇擴散區2 〇 6 (第9 A圖）間的電連續之後。 元Λ21Λ：；*通道（且將p:井區隔針-基 使用p_m 牛（且具有一個獨立的N-井區），當 電以接，訑加於選擇閘極212上的電壓需小心地放 冤以接近低接地層，扁P — ^ J U從 臨限電壓(Vt)。若p-臨阳件上的輸入電壓至少低於 需至少A 1 m, 值為— Ιον，則ON的選擇閘極電壓 而至夕為-1· 0V以代替正常的〇v。 彻μ s ^ ^ ^ t μ ^ ^ ^ ^ # ff1 # 中，為了要通過高電壓Veg(5 件 少㈣Vt(Vsub = Vcg)，其意 控=擇=需要至 需要通過5.5V，因此，吐链冰：、擇閘極上約7〜8V ’以 使使用至少彻的高電壓W卜壓（差不多_較高）迫 物厚度。 午則可避免此額外的氧化 對控制閘極選擇線係與字〜 兀線及控制閘極線垂直—]極千仃的運行，且與位 閘極212間的中心接2仃=第8A圖所示。在兩控制 制閘極線，該主控# j，為控制閘極連接點到主控 制閑極線與垂直的與金屬M3(28i)，如
541627 五、發明說明（18) 第8 A圖及第8D圖。控制閘極選擇電晶體的其他擴散區，係 局部地藉由金屬Μ1 ( 2 6 1 )而連接到多晶矽控制閘極選擇聯 結252的另一端上。（第⑽圖）主位元線在金屬2(271)中運 行’而罪近主CG接觸窗’將他們切斷且連接到金屬1 (261 )’其係為了環繞主控制閘極接觸窗254以完成位元聯 結，如第8C圖所示。因此，在次陣列間隙的一個邊緣上， =換位7G選擇閘極/聯結貫穿孔Μ2線及控制閘極選擇/聯結 貫穿孔M3，可使用一Ml-局部連接及迴路而完成，金屬i亦 可使用於陣列區中，以聯結字閘極線時以減少多晶矽字閘 極電阻。 在美國專利第6, 248, 633B1號雙MONOS單元元件中，本 發明特殊配線技術的應用係說明於第9C圖中，穿過球狀金 位元線訊號BL[1]，係連接到位元選擇電晶體（位元 、一的侧，且輸出係連接到位元擴散線的另一側，該 位几擴散線係連接到另一個位元選擇電晶體（位元選擇〇) 的汲極上，源極接合面係連接到虬[〇]金屬2線，當選 Ϊ ^ ί ^電f ΐ間方塊的一個字線時，_]的位元訊 唬a過雙早疋及其範圍BL[〇]，換言之，CG[〇]控制閘極 ，，便進入控制閘極電晶體CG[1]的汲極，且通過選擇電 後控制閘極訊號傳送到兩位元選擇電晶體間的控 制閘為f —種設置具有直接埋入接觸窗256到控
線2妾至：V由於接觸窗會排除第-金屬金屬局部 線連接到-次陣列控❹，極及—選擇元件源 P 第25頁 541627 五、發明說明（19) 此，此會減少聯結區域，批制胡士 ,^ A 徑制閘極延伸到選擇元件源極擴 ^區’在移除GNG之後，接觸窗256連接到底部的擴散區， 二出選擇閘極231時’主控制閘極線281及第三金属的 1制閘極訊號穿過疊層貫穿孔256，且傳送到源 2 5 6 ° 2發明的第四個實施例中’本發明的聯結方法可使 〇==查中美國專利申請第〇9/810,122號及第 Η到篦ί ?广非揮發性記憶體中，此實施例將討論於第1 0 圖到第1 2圖。 ，雙M_S記憶體元件的另—個配置中，係揭露一種 制閘極聯結到平行運行的兩金屬線之方法，在 Ϊ3^ Λ程中’淺溝槽隔離(STI)上的控制極接觸窗 :德，隹覆蓋以凹陷的光阻或硬罩幕，如TEOS氧化物， = 行垂直触刻侧壁的多晶石夕，侧壁控制閘極342留在 亟4 0的側壁上，然而，多晶矽3 4 3係由凹陷的罩幕 接著所Λ護’如第⑽圖所示，一個習知的⑽s閘極擴散區 的輯閘極結構而保護記憶體區域，然後邏輯間極 電間隙壁接著如第10B圖所示，邏輯閘極上的側 二二ί間隙壁可為一薄的氧化物及氮化物間隙壁，由於侧 二=，可比4〇nm薄’且控制多晶石夕閑極的頂部相當^ 極夕晶矽的頂部，氮化物間隙壁可覆蓋整個控制間 RIEVFfm接觸窗351的開口_，由於在氧化物 /月間’氮化物具有一個較低的蝕刻速率，將可9 ☆ 小的接觸窗覆蓋在氮化層上的疊I，一控制閘極接〜觸文裝為
第26頁 541627 五、發明說明（20) 3 5 2係製造覆蓋於控制閘極接觸窗多晶矽3 4 3上，也形成字 線接觸窗3 5 5及位元接觸窗3 5 1，位元線係由第一金屬3 6 1 而聯接（如第1 0C圖及第11 B圖），控制閘極係由第二金屬 3 71而聯接（如第11 c圖），及字線係由第三金屬3 8 1而聯接 (第11D圖）。 每個單元的擴散區藉由一接觸窗351而連接到第一層 金屬（Ml)361(如第10C圖、第11B圖、及第12B圖），多晶石夕 控制閘極線342及多晶矽字閘極線3 40互相平行的運行，且 與位元金屬線362成直角，金屬（M2 )371係使用於聯結控制 閘極;Π2(第11C圖），且金屬（M3)381係使用於聯結字閘極 340 (第11D圖），字閘極接觸窗355係設置於開口間隔中， 其開口間隔係藉由切斷控制閘極M2線及環繞金屬i而產生 的，以避開字閘極接觸窗區（第11C圖），藉由移動一半的 金屬間距^的金屬2及金屬3線及環繞…及们，每個控制閘極 線342及每隔字閘極線34〇可在同一個區域中連接（ 圖）。 ^此實施例的等效電路圖係顯示於第丨2D圖中，聯結區 域係設置於記憶體陣列塊的兩側上，定義為頂部及下 結區，聯結控制閘極線的控制閘極接觸窗係 ^二 下部聯結區兩者卜，空技細办^ 1〜j貝—及 ^丄。 田I上子接觸窗係交替的設置於頂部及下部 雖=本發明已參考其較佳實施例而被特 明，惟热習本技藝之人士應瞭解地是各種在 上的改變可在+ f離本發明之精神與範嘴下為之。、、、田即
第27頁 541627 圖式簡單說明 _根據本發明之方法的特徵與優點將由下列配合附圖& 說明而更清楚地被瞭解，包括有： 、圖的 圖。第1Α圖係為習用技藝一雙㈣刪記憶體元件之橫剖面 第1Β圖係為第1C圖之等效電路圖。 第1 C圖係為在形成接觸窗 陣列之俯視圖。 _及至屬線之别的一雙M〇N〇s 線2而第』Ξ ί為本發明第二個實施例’概念說明藉由金屬 體，以# / t 兀線及控制閘極選擇電晶 二二Λ常數’且達到聯結目標。 個電阻層之三維示意圖。 圖，社心側ί4上圖係為本發明第二個實施例之橫剖面 Μ 、口 口雨側壁閘極元株5il _ - ν 掉已結合的控制閘極多早獨控制閘⑮，且藉由蝕刻 篦^ A m r 夕日日夕而形成一位元接觸窗區。 中所#得二1、二俯視圖，係為由第4A圖到第4C圖的製程 τ W獲付的C憶體陣列。 係在處理第5A圖中的金屬1及 係在第5A圖中形成金屬2之 弟5 B圖係為一俯視圖 貫穿孔。 x第5C圖係為一俯視圖 後。 後 第’系為-俯視圖’係在第5A圖中形成金屬3之 第6A圖係為在第5 ^ 1哪結區的一放大不意圖。
541627
第6B圖係為在第6A圖中 連接區的放大示意圖。 、、、"品上的控制閘極及位元線 ’在形成金屬3 在金屬線3形成 第6C圖係顯示第6B圖中的 之後的控制閘極聯結區之橫剖-、立 第6D圖係顯示第6B圖中剖面：二圖： 之後的控制閘極聯結區之横剖面圖。’ 第6 E圖係為具有二層今屬 ° 圖。 u -層金屬聯結的次陣列之等效電路 明第三個實施例之橫剖面 置墊，用於控制閘極接觸 第7A圖到第7C圖係為本發 圖，係形成側壁控制閘極且設 窗。 第7D圖係為第7B圖之俯視圖。 第7E圖係為一俯視圖，係在第7β圖中完成控制閘極及 形成位兀選擇閘極，在控制閘極下位元擴散區N+延伸通過 到選擇電晶體。 弟8 A圖係為一俯視圖，係為在金屬設前的聯結區及位 元選擇及控制選擇電晶體。 第8B圖係為一俯視圖，係在第8A圖中的金屬1配線之 後。 第8C圖係為一俯視圖，係在第8a圖中的金屬2配線之 後。 第8 D圖係為一鳥瞰圖，係在8 A圖中的金屬3配線之 後。 第9A圖係為第7E圖及第8A圖的B-B，線之橫剖面圖。
第29頁 541627 圖式簡單說明 第9B圖係為一俯視圖，係為設置選擇元件的另一個方 法。 第9 C圖係為本發明第三個實施例之等效電路圖。 第1 Ο A圖到第1 〇 C圖係為本發明第四個實施例之橫剖面 圖，係說明形成雙MONOS元件的不同階段，該雙MONOS元件 係在每個記憶體單元上具有一位元接觸窗。 第11 A圖係為一俯視圖，係僅僅在第丨〇c圖中的金屬1 配線之前。 第11 B圖係為一俯視圖，係僅僅在第丨〇c圖中的金屬1 配線之後。 第11 C圖係為一俯視圖，係僅僅在丨〇c圖中的金屬2配 線之後。 第11 D圖係為一俯視圖，係僅僅在丨〇c圖中的金屬3配 線之後。 第1 2 A圖係為第1 〇 c圖中聯結區之放大俯視圖。 橫剖面圖 ，ljB圖係為第12A圖（A-A’）中的控制閘極接觸窗區之 之 第12C圖係為第12A圖（Bu中的控制間極接 棱剖面圖。 第1 2D圖係為次陣列之等效電路圖，該次陣 :接觸窗於每個位元擴散區±，且藉由一第一金屬線而有 接0 夂
第30頁

Claims (1)

  1. 541627 申晴專利範圍 •一種 六 層 一MONOS記憶體陣列中聯結= 之方法，係包括有： 、口一几阻層到三傳導 提供一MONOS記憶體陣列，其係具 中該三抗阻層係垂直地疊成為、一广二抗阻層，其 部的抗阻層，且其中該底部及中中間、及頂 平行運行，且其中該頂部抗阻層^ ^層係相互的 抗阻層直角地運行； 该底部及中間 以一各自的頂部傳導層而週期地接 :抗阻層，其中該接觸步驟係為該聯J:部及中 该接觸步驟係包括有； m V驟，其中 週期地連接該中間抗阻層到一覆蓋 的底部傳導層； 隹忒頂部抗阻層上 抗阻層’以暴露出該底部抗阻層； ϊ/貫路穿孔的叠底層部抗阻層到一頂部傳導層建立一接觸 藉ΐ;:::間抗阻層的該末端，而連接該中間抗阻 到—中間傳導層’其*該中間傳導層覆 盍忒底邛傳導層上且位於該頂部傳導層下，且其中 、該中間傳導層環繞該接觸窗/貫穿孔疊層；及’、 連接該頂部抗阻層到該中間傳導層。 2明專利範圍第i項所述之方法，其中該連結步驟 糸70成於另一組抗阻線上。 如T睛專利範圍第1項所述之方法，其中該底部及中 門抗阻線係為一位元線及一控制閘極線，且其中該頂
    541627 六、申請料mu ' 部抗阻線係為一'字閘極線。 其中該底部及中 ，且其中該頂部抗 其中該聯結方法 其中該聯結方法 4 •如申請專利範圍第1項所述之方法， 間抗阻線為一字線及一控制閘極線 阻線為一位元線。 •如申請專利範圍第1項所述之方法， 6 係降低該MONOS記憶體陣列的電阻 .請圍第1項所述之方法：其中該聯結方法 中。仃；單70尺寸中’係限制於-個最小金屬間距 7 .記憶體陣列中聯 層之方法，係包括有·· 4 I靥y 一 1寻彳 提供一MONOS記憶體陣列，直 中哕二釺加眩〆乂 /、係具有該三抗阻層，盆 Τ 3 —抗阻層係垂直地疊 曰，、 部的抗阻層，且其中 …、底邛、中間、及頂 平行運行，且其中該:Ρ及中間抗阻層係相互的 抗阻層直角地運行^ σ几阻層係與該底部及中間 以一各自的頂部傳導声 令該接觸步驟係為；聯接觸每個抗阻層，其 包括有； …步驟，其中該接觸步騾係 週J地連接該頂部抗阻層一 + 的底部傳導層； 復盍在該頂部抗阻層上 切斷該中間抗阻層， 曰 從該暴露出的底部：：出，底部抗阻層； 窗/貫穿孔疊層；—一頂部傳導層建立—接觸 第32頁 541627 六、申請專利範圍 精由接觸 層的切 繞該接 連接該中 層覆蓋 8 ·如申請專 係完成於 9 ·如申請專 間抗阻線 部抗阻線 1 0 ·如申請 中間抗阻 抗阻線為 1 1 ·如申請 法係降低 1 2 ·如申請 法係進行 距中。 其中該底部及 ，且其中該頂部 其中该聯結方 # ，其中該聯結方 單元尺寸中’係限制於—個最小金屬間 於 ，中間抗阻層的該末端，而連接該中間抗阻 斷端到該底部傳導層，其中該底部傳導層 觸窗/貫穿孔疊層；及 間抗阻層到一中間傳導層，其中該中間傳導 在該底部傳導層上且位於該頂部傳導層下。 利範圍第7項所述之方法，其中該連結曰步驟 另一組抗阻線上。 利範圍第7項所述之方法，其中該底部及中 係為一位元線及一控制閘極線，且其中該頂 係為一字閘極線。 、 專利範圍第7項所述之方法， 線為一字線及一^控制閘極線 一位元線。 專利範圍第7項所述之方法， 該MONOS記憶體陣列的電阻。 專利範圍第7項所述之方法 •一種在一MONOS記憶體陣列中聯結 ’係包括 提供複數 中每個 一儲存單 一位元擴 有 抗阻層之方法 個記憶體單元於一MONOS印柃触味以士 ^ °尤憶體陣列中，其 記憶體陣列係包括有； 元，係於一字閘極的任何—側上 散接合面，係位於每個該儲存單 元下’其中 541627 六、申請專利範圍 每個忒位TL擴散接合面係與一相鄰 相鄰儲存單元共享；及 G體早7L的一 一控制閘極，係覆蓋於每個該儲存單元上， 兀擴散接合面隔離，其中該控制閘極及兮：、=， 接合面係平行的運行，且其中該字間極= 甘閘極及該位元擴散接合面直角地運行；、该控制 ，、中在該陣列中的字閘極形成字線、在該 抆制閘極形成控制閘極線、及在位： 擴散接合面形成位元線； ””的该位疋 週期地連接該控制閘極線到一覆蓋 底部傳導層； 你邊子閘極線上的 =斷該控制閘極線，以暴露出該位元線； 從=露^位元線到一頂部傳導層建立一接觸窗/ 貝牙孑L璺層； Ί:Γ:亥控制閘極線的該末端，而連接該控制閘極 ” 一中間傳導層，其中該中間傳導層覆 f在该底部傳導層上且位於該頂部傳導層下，且其 拉:亥：間傳導層環繞該接觸窗/貫穿孔疊層；及 運接該字閘極線到該中間傳導層。 1 4驟=ΐ專利制第13項所述之方法，其中該連結步 驟係元成於另一組控制閉極線、位元線、及字線上。 本如申請專利範圍第13項所述之方法，其中該聯結方 法係降低該MONOS記憶體陣列的電阻。 1 6 .如申請專利範圍第13項所述之方法，其中該聯結方 541627 六、申請專利範圍 法係進行於一單元尺寸中 ^ 距中。 制於—個最小金屬間 7 : —種在—M〇N〇s記憶體陣列 係包括有： 葬、、告抗阻層之方法， 提供複數個記憶體單元於一肋 中每個記憶體陣列係包括 5己憶體陣列中，其 ::存單元，係於一字閘極的任何 ，广擴散接合面，係位於每個 元 母固該位元擴散接合面係與一相其中 相鄰儲存單元共享； =體早7L的— 一控制閘極，係覆蓋於每個該儲在罝> p 元擴散接合面隔離，而與該位 接合面係平杆的！— f控制間極及❹元擴散 閘極及該位元擴散接合面直角地運行；…亥控制 a : ^ ^ f列中的字間極形成字線、在該陣列中的該 徑制閘極形成控制閘極線、及在該陣列中的該位元 、擴散接合面形成位元線； 週^地連接该控制閘極線到一覆蓋在該字閘極線上的 底部傳導層； ，斷該控制閘極線，以暴露出該位元線； 從j暴露出的位元線到一頂部傳導層建立一接觸窗/ /苜工， 藉由接觸該控制閘極線的該末端，而連接該控制閘極
    第35頁 貫穿孔疊層，其中該頂部傳導層係覆蓋在該中間傳 導層上； 541627 、申請專利範圍 8 線的切斷端到一底部傳導層，其中該底部傳導層係 未在該底部傳導層下，立其中該底部傳導層環繞該 接觸窗/貫穿孔疊層；及 連接該字閘極線到該底部傳導層。 •如申請專利範圍第1 7項所述之方法，其中該速詰少 驟係完成於另一組控制閘極線及位元線上。 Ο •如申請專利範圍第1 7項所述之方法，其中該聯結方 法係降低該MONOS記憶體陣列的電阻。 •如申請專利範圍第1 7項所述之方法，其中該聯結方 法係進行於一單元尺寸中，係限制於一個小金屬間 距中。 •一種在一MONOS記憶體陣列中聯結抗阻展 方法， 係包括有： 曰 提供複數個記憶體單元於一M0N0S記憶體陣列中，其 中每個記憶體陣列係包括有； 儲存單元，係於一字閘極的任何一側上· 一位元擴散接合面，係位於每個該儲存豆中 每個該位元擴散接合面係與— ^ 相鄰儲存單元共享； 岫。己憶體早70的一 —控制閘極’係覆蓋於每個該儲 元擴散接合面隔離，其中該控=，而/、该位 接合面係平行的運行，且4=極及該位元擴散 閑極及該位元擴散接合面直角;二：極係與該控制 其中在該陣列中的字問極形成字線、ί該陣列中的該 541627 六、申請專利範圍 控制閘極形成控制閑 擴散接合面形《位元線；^陣列中的該位元 以-$自的頂部傳導層而週期地連 $ L由及位疋線’其中該接觸步驟係為，聯：：： 、，其中該接觸步驟係包括有； 伸為忒聯結步驟 週期地連接該控制閘極到一 間傳導層； 盖在d亥子閘極線上的中 切斷該控制閘極線，以暴露出該位元線. 從该暴露出的位元線到—頂 貫穿孔疊層，其中該頂部 (JC/ 導層上； 亏守9你覆盍在該中間傳 藉由接觸該控制閘極線的該末端 線的切斷端到一底部傳導声，直遠控制閘極 :在該中間傳導層下，且“該 接觸窗/貫穿孔疊層；及 導層％繞该 連接該字閘極線到該底部傳導層； 加入選擇電晶體到該記憶體陣;丨單元 聯節區域中。 人陣列間的該 2 2 .如申請專利範圍第21項所述之方法，复 驟係完成於另一組控制閘極線及位元線2。以連、，、。步 如申请專利範圍第2 1項所述之方、、兵， 法係降低該MONOS記憶體陣列的電阻。”該聯結方 法係進行於一單元尺寸中中該聯結方 你丨民制於一個最小金屬間
    第37頁 2 4 ·如申請專利範圍第21項所述之方法，甘i 541627 六、申請專利範圍 距中。 2 5 ·如申 擇電晶 域中的 在形成 該控 交替形 該次 擴散 藉由接 到該 2 6 ·如申 擇電晶 域中的 形成一 形成控 心控 晶體 對的 制閘 控制 2 7 ·如申 陣列控 選擇電 請專利範圍 體到該記憶 該步驟中， 該控制閘極 制閘極的一 成位元線選 陣列的任何 ;及 觸堆疊到該 位元線。 請專利範圍 體到該記憶 該步驟中， 對控制閘極 制閘極接觸 制閘極接觸 間，且其中 外側上，其 極接觸窗連 閘極接觸到 請專利範圍 制閘極係由 晶體的一源 第21項所 體陣列單 係包括有 選擇電晶 窗覆蓋於 窗排列於 外部控制 中藉由該 第21項所述之方法，其中加入該選 體陣列單元的次陣列間的該聯節區 係包括有： 之前，交替延伸該位元擴散區通過 邊緣； 擇電晶體及該延伸位元擴散於每個 侧上，且水平地穿過該延伸位元 中間傳導層而連接未延伸位元擴散 述之方法，其 元的次陣列間 體於該次陣列 淺溝槽隔離區 一對的兩控制 閘極接觸窗排 頂部傳導線而 接到該控制閘極線，及 一個最靠近該次陣列的 第21項所述之方法，其 該底部傳導層而連接到 極擴散。 中加入該選 的該聯節區 間；及 上，其中中 閘極選擇電 列於每個該 將該中心控 其中該外部 控制問極。 中每個該次 該控制閘極
    第38頁 541627
    8 *如申請專利範圍第21項所述之方法，其中每個該次 =2控制閘極係延伸到相對應該控制閘極電晶體的源 極擴散，藉以直接連接到每個該控制閘極到一相 的控制閘極選擇電晶體源極擴散。 〜 2 9 專利範圍第26項所述之方法，其甲該控制閑 極遥擇電晶體係選自於包含有下列組群··在一隔離p- 井區中的一 N~通道元件、及一獨立N~井區中的一 P-诵 道元件。 3 〇 ·如申請專利範圍第26項所述之方法，其中該對控制 閘極選擇電晶體係與該字線平行的運行、且與該^元 線及該控制閘極線垂直的運行。 3 1 ·如申請專利範圍第2丨項所述之方法，其中加入該選 擇電晶體到該記憶體陣列單元的次陣列間的該聯節區 域中的该步驟中，係包栝有： 在形成該控制閘極之前，交替延伸該位元擴散區通過 該控制間極的—邊緣； 交替形成位元線選擇電晶體及該延伸位元擴散於每個 該次陣列的任何一側上，且水平地穿過該延伸位元 擴散， 藉由接觸堆疊到該中間傳導層而連接未延伸位元擴散 到該位元線； ^ 形成一對不協調的控制閘極選擇電晶體，且兩該次陣 列兩邊緣内的兩該位元線選擇電晶體之間；及 形成控制閘極接觸窗覆蓋於淺溝槽隔離區，其中中心
    第39頁 541627 六、申請專利範圍 控制 體之 對的 部傳 制閘 3 2 ·如申 陣列控 閘極選 3 3 ·如申 陣列控 源極擴 的控制 3 4 ·如申 極選擇 井區中 道元件。 閘極接觸窗排列 間’且其中外部 外側上，其中該 導層而連接到該 極接觸到一個最 請專利範圍第3 1 制閘極係由一個 擇電晶體的一源 請專利範圍第3 1 制閘極係延伸到 散，藉以直接連 閘極選擇電晶體 請專利範圍第31 電晶體係選自於 的一 N~通道元件 於一對的兩控制閘極選擇電晶 控制閘極接觸窗排列於每個該 中心控制閘極接觸窗藉由該頂 f制閘極線，且其中該外部控 罪近遠次陣列的控制閘極。 項所述之方法，其中每個該次 該底部傳導層而連接到該控制 極擴散。 項所述之方法，其中每個該次 相對應該控制閘極電晶體的一 接每個該控制閘極到一相對應 源極擴散。 ~ 項所述之方法，其中該控制閘 包含有下列組群··在一隔離p_ 、及一獨立N-井區中的一 P-通 .如申請專利範圍第31項所述之方法，其中該對控制 閘極選擇電晶體係與該字線平行的運行、且與該位元 線及該控制閘極線垂直的運行。 •一種在一MONOS記憶體陣列中聯結抗阻層之方法， 係包括有： 提供複數個記憶體單元於一MONOS記憶體陣列中，其 中每個記憶體陣列係包括有； 〃 儲存单元’係於一^字閘極的任何一侧上；
    541627 六、申請專利範圍 一，元擴散接合面，係位於每個該 母個該位元擴散接合面係與 其中 相鄰儲存單元共享；及 耶屺匕體早兀的一 一控制閘極，係覆蓋於每個該 元擴散接合面隔離，1中該押上，而與該位 平行的運行，且其中;立極及該字間極係 及該字閘極直角地運行；K 口面與該控制閘極 其中在該唪列中的字閘極形成字線、 形成控制閘極線、及在該陣；中車 擴政接5面形成位元線； 週Γίΐ接該位元線到一覆蓋在該字閑極線上的底部 週期地連接該控制閘極線到一中間傳導層； 從該字閘極線到一頂部傳導層建立—接&窗/貫穿孔 疊=，其中該頂部傳導層係覆蓋在該中間傳導層上 接觸該控制閘極線到一底部傳導層，其中該底部傳導 層係位在該中間傳導層，且環繞該接觸窗/貫穿孔 疊層。 、 8 •如申請專利範圍第36項所述之方法，其中該連結步 驟係完成於另一組控制閘極線及位元線上。 、·如申請專利範圍第36項所述之方法，其中該中間傳 導層及該頂部傳導層移動到一金屬間隔的一半，其中 该中間傳導層亦環繞該接觸窗/貫穿孔疊層，且其中
    第41頁 541627 ’、、申請專利範圍 κ ^^結步驟係元成於每個控制閘極線上及另 >一組字線 3 9 ·如申請專利範圍第36項所述之方法，其中該聯結方 法係降低該MONOS記憶體陣列的電阻。 4 0 ·如申請專利範圍第3 6項所述之方法，其中該聯結方 進行於一單元尺寸中，係限制於一個最、金i間 4 一一種聯結MONOS記憶體陣列，係包括有： 二抗阻層，其中該三抗阻層係垂直地疊成一底部、中 :互i ί部抗阻層，及其中該底部及中間抗阻層係 于，且其中該頂部抗阻層係與該底部 及中間抗阻層直角地運行；及 聯地接觸每個該抗阻層到各自的頂部傳 遠it 其中該聯結區係包括有： =，係從該中間抗阻層到一 在該頂部抗阻層； 政丨得導層，而覆盍 接觸窗/貫穿f ;、 κ該底部抗阻層到—頂部傳導層 二2傳導層，係連接該中 :亥中間傳導層係覆蓋於 ；：：切斷端，其中 專導層之下，且其中嗜中；：：層’且位在該頂 /貫穿孔；及 間傳導層環繞該接觸窗 4 2 ·如；請：：抗阻層到該中間傳導層。 一 ……41項所述之記憶體陣；，其中該 第42頁 541627 申睛專利範圍 4 聯結區係位於另一阻抗阻線上。 4 3 如申請專利範圍第41項所述之記憶體陣列，其中該 底部及該中間抗阻線係為一位元線及一控制閘極線， 且其中該頂部傳導線係為一字閘極線。 4 4 4 ·如申請專利範圍第41項所述之記憶體陣列，其中該 底部及中間抗阻線係為一字線及一控制閘極線，且其 中该頂部抗阻線係為一位元線。 5 ·如申請專利範圍第41項所述之記憶體陣列，其中該 聯結區係降低該MONOS記憶體陣列的電阻。 八 ^ 6 ·如申請專利範圍第41項所述之記憶體陣列，直ψ 聯結區排列於限制於一個最小金屬間隔的單元^寸^ 4 7 二一種聯結M〇N〇s記憶體陣列，係包括有·· 三η ’其中該三抗阻層係垂直地疊成—底部、中 :互部抗阻層，且其中該底部及中間抗阻層係 相互的平行運行，且其中該二二 及中間抗阻層直角地運行；A層係與该底部 聯=區，係藉由各自的頂部傳導層 •:亥抗阻層，其中該聯結區係包括有接觸母個 ΐί頂部抗阻層到-底部傳導層，而覆蓋 接觸“貫穿孔’係從該底部抗阻層到一頂部傳導層 底部傳導層，係連接該中間抗阻層的切斷端，其中
    第43頁 541627 六、申請專利範圍
    該底部傳導層環繞該接觸窗/貫穿孔； 連接區，係從該中間抗阻層到該中間傳導層，其中 中間傳導層係覆蓋於該底部傳導層，且係在^ 傳導層下。 ~ $ 該 部 4 8 4 9 0 2 •如申請專利範圍第4 7〜， 聯結區係位於另一組抗阻線上。 /、「咳 •如申請專利範圍第47項所述之記憶體陣列，其 底部及該中間抗阻線係為一位元線及一控制閘極該 且其中該頂部傳導線係為一字閘極線。 ^ ’ •如申請專利範圍第4 7項所述之記憶體陣列，盆 底部及中間抗阻線係為一字線及一控制閘極線了 = 中該頂部抗阻線係為一位元線。 ” •如申請專利範圍第47項所述之記憶體陣列，農 聯結區係降低該MONOS記憶體陣列的電阻。 ”中該 •如申請專利範圍第47項所述之記憶體陣列，复 聯結區排列於限制於一個最小金屬間隔的單元^、该 •一種聯結MONOS記憶體陣列，係包括有： 複數個記憶體單元，係在一M0N0S記憶體陣列 中每個記憶體單元係包括有： ，、 儲存单元’係在一字閘極的任何— 一位元接合面，係在每個該儲存單元 位元擴散接合面係與一相鄰記憶體 存單元共享；及 側上； 下’且其中每個 單元的一相鄰儲
    一控制閘極，係覆蓋於每個該儲存單元上，而與該位 兀*擴散接合面隔離，其中該控制閘極及該位元擴散 f合面係平行的運行，且其中該字閘極與該控制閘 極及該位元擴散接合面直角地運行； 其：在該陣列中的字閉極形成字線、在該陣列中的該 形成控制閑極線、及在該陣列中的該位元 擴政接合面形成位元線； 連接區，係從該控制閘極線到一底部傳導層，而 於該字閘極線上； i盖 接觸/貝牙孔豐層，係從該位元線到一頂部傳導層 -：間傳導層’係連接到該控制閘極線的切斷端，A 了=:傳導層覆蓋在該底部傳導層上，且係為該 窗办導層下’且其中該中間傳導層環繞於該接觸 固/貫穿孔疊層；及 J 4 連接區，係從該字閘極線到該中間傳導層。 .:申請專利範圍第53項所述之記憶體‘列，其中該 J接區係排列於另一組控制閘極線、位元線、 綠上。 丁 • ~'種聯結的MONOS記憶體陣列，係包括有· 複^個記憶體單元，係在一M0N0S記憶體陣列中，盆 干母個記憶體單元係包括有： 八 二儲存單元，係在一字閘極的任何一側上； 位元接合面，係在每個該儲存單元下，且其中每個 541627 六、申請專利範圍 位70擴散接合面係與一相鄰記憶體 存單元共享；及 -控制閘極，係覆蓋於每個該儲存單元上，而與該位 =1散接合面隔離，其中該控制閘極及該位/元擴散 口面係平行的運行，且其中該字閘極與該控制閘 極及該位元擴散接合面直角地運行； /、中在A陣列中的字閘極形成字線、在該陣列中的該 控制閉極形成控制閘極線、及在該陣列中的該位元 擴散接合面形成位元線；
    連接區，係從該控制閘極線到一中間傳導層，而 於該字閘極線上； 接觸窗/貫穿孔疊層，係從該位元線到一頂部傳導層 ’其中該頂部傳導層係覆蓋於該中今傳導層上； 一底部傳導層，係連接該控制閘極線的切斷端，其中 该底部傳導層係在該中間傳導層下，且其中該底部 傳導層係環繞該接觸窗/貫穿孔；及 連接區，係從該字閘極線到該底部傳導層。 •如申請專利範圍第55項所述之記憶體陣列，其中該 連接區係位在另一組控制閘極線及位元線上。
    •一種聯結的MONOS記憶體陣列，係包括有： 複數個記憶體單元，係在一MONOS記憶體陣列中，其 中每個記憶體單元係包括有： 一儲存單元，係在一字閘極的任何一側上； 一位元接合面，係在每個該儲存單元下，且其中每個
    第46頁 541627
    面係與一相鄰記憶體單元的一相鄰儲 及 覆蓋於每個 隔離，其中 的運行，且 散接合面直 的字閘極形 控制閘極線 成位元線； 一各自的頂 制閘極線、 而與該位 位元擴散 該控制閘 列中的該 的該位元 地接觸每 該接觸步 位元擴散接合 存單元共享； 一控制閘極，係 元擴散接合面 接合面係平行 極及該位元擴 其中在該陣列中 控制閘極形成 擴散接合面形 聯結區，係藉由 個該字線、控 驟係包括有： δ亥儲存單元上， 該控制閘極及該 其中該字閘極與 角地運行； 成字線、在該陣 、及在該陣列中 部傳導層而週期 及位元線，其中
    連接區，係彳^ ^控制閘極線到一中間傳導層，而覆蓋 到该子閘極線上；
    接觸® /貝牙孔疊層，係從該位元線到一頂部傳導層 ’其中該頂部傳導層覆蓋於該中間傳導層上； 一底部傳導層，係連接該控制閘極線的切斷端，其中 该底部傳導層係在該中間傳導層下，且其中該底部 傳導層環繞該接觸窗/貫穿孔；及 連接區’係從該字閘極線到該底部傳導層；及 選擇電晶體’於在該M0N0S記憶體單元間次陣列間的 該聯結區域中。 8 ·如申請專利範圍第5 7項所述之記憶體陣列，其中該 聯結區係位於另一組控制閘極線及位元線上。
    第47頁 541627 六、申請專利範圍 5 9 ·如申請專利範圍第57項所述之記憶 選擇電晶體係包括有·· 、體陣列，其中該 另一個該位元擴散區的延伸區，係通 一邊緣； ^ ϋ亥控制閘極的 位元選擇電晶體，係交替與該延伸區 置在每個該次陣列的任何一側上，$位兀擴散區設 位元擴散區係藉由接觸疊層到該中延伸的該 到該位元線。 ^傳導層而連接 6 〇 ·如申請專利範圍第57項所述之 選擇電晶體係包括有： G體陣列’其中該 一對控制閘極選擇電晶體，係 控制間極接觸窗，係覆蓋在淺溝槽以：間i及 心控制閘極接觸窗係排列於該對的=，其中中 電晶體之間’且其中外部閘極 極選擇 外側上，其中該中心控制接觸窗係；=:亥對的 到該控制閘極線。 精由違頂部連接 6 1 .如申請專利範圍第6〇項所述之 個該次陣列控制間極係藉由該底接"每 制閘極選擇電晶體的一源極擴散區上：而連接到该控 6 2 .如申請專利範圍第6〇項所述之記 個該次陣列控制閘極係延伸到一個‘對：列’其中每 選擇電晶體的源極擴散區，藉以 f應該控制閘極 閘極到一個相對應控制 ^ ^每個開控制 〇 、俘兔日日體源極擴散區上 第48頁 541627 六、申請專利範圍 6 3 ·如申請|利範圍第6 0項所述之記憶體陣列，其中該 控制閘極遽擇電晶體係選自於包含有下列組群：在一 隔離P-井匾中的一 N-通道元件、及一獨立斤井區中的 一 p_通道元件。 6 4 6 •如申請I利範圍第6 0項所述之記憶體陣列，其中該 對控制閘棰選擇電晶體係與該字線平行的運行，且與 該位元線及該控制閘極線垂直的運行。 •如申請專利範圍第57項所述之記憶體陣列，其中該 選擇電晶體係包括有： w 另一個該位元擴散區的延伸區，係通過該控制閑極的 一邊緣； 、 位元選擇電晶體，係交替與該延伸區的位元擴散區嗖 置在每個該次陣列的任何一側上，且水平的穿；二 =伸的位元擴散區，其中未延伸的該位元擴散=: 猎由接觸疊層到該中間傳導層而連接到該位” 一對控制閘極選擇電晶體且在 j 兩該位元線選擇電晶體之間兩及人陣歹1兩邊緣内的 控制：j接觸窗，係覆蓋於淺溝 心控制閘極接觸窗排列於一 八中中 晶體間，且其中外部㈣„對的兩控制閉極選擇電 對的外側上，其中夢二@極接觸窗排列於每個該 制閘極接觸窗連接到該心:線而將該中心控 控制閘極接觸到一個最^ 3極線，及其中該外部 6 6 .如中請專利範圍第6 =該次陣列的控制閘極。 一 、所述之記憶體陣列，其中每 第仙頁 541627
    “連接到該控 '體的= = : = = = 閘極到-個相對應控制閘極選擇電晶體源極擴散區上 如申請專利範圍第65項所述之記憶體 制P』士；5；:拒加& μ — . 4 8 一 Η π 7厂/1 W〜A 1思體ρ早列，豆中 ::間：選擇電晶體係選自於包含有下列組群了在 - pZU中的一 Ν-通道元件 '及-獨立Ν-井區中的 6 9 .如申請專利範圍第65項所述之記憶體陣列，其中該 ，控制閘極選擇電晶體係與該字線平行的運行了且= 邊位元線及該控制閘極線垂直的運行。 7 〇 · —種聯結的M0N0S記憶體陣列，係包括有： 複數個記憶體單元，係在_M0N0S記憶體陣列中，其 中每個記憶體單元係包括有： 〃 儲存單元’係在一字閘極的任何一側上，· 一位元接合面，係在每個該儲存單元下，且其中每個 位ΐ擴散接合面係與一相鄰記憶體單元的一相鄰儲 一控制閘極，係覆蓋於每個該儲存單元上，而與該位 元擴散接合面隔離，其中該控制閘極及該字閘極係 平行的運行，且其中該位元擴散區與該控制閘極及
    第50頁 541627 申睛專利範圍 5玄予閘極直角地運行； 其2該陣列中的字閑極形成字線、在 控制閘極形成柝也丨„ & ^ ^ ^ 卞y」干的該 擴散接合面形成位元線； 旧鑌伋TL 連^極::該位元線到-底部傳導層，而覆蓋在該 9 係從该子閘極線到一頂部信 ―:’而覆蓋在該中間傳導層上；/頂， =2傳導層’係接觸到該控制閘極線，复中、广 傳導層係在該中間楂道陆^ 深具中该底部 7 7 穿孔疊層。 導曰下，且裱臊該接觸窗/貫 1 ·如申請專利範圍错 連接區係位於另一 έ項所述之5己憶體陣列，其中該 2 ·如申請專利範圍；7:娜 中間傳導層及該頂記憶體陣列，其中該 且其中該聯結以！；：？接觸窗/貫穿孔疊層， 組字線上。 ’、凡成於母個控制閘極線上及另一
TW091105821A 2001-03-26 2002-03-26 Stitch and select implementation in twin monos array TW541627B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US27862201P 2001-03-26 2001-03-26

Publications (1)

Publication Number Publication Date
TW541627B true TW541627B (en) 2003-07-11

Family

ID=23065691

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091105821A TW541627B (en) 2001-03-26 2002-03-26 Stitch and select implementation in twin monos array

Country Status (7)

Country Link
US (2) US6759290B2 (zh)
EP (1) EP1248298B1 (zh)
JP (1) JP4422944B2 (zh)
KR (1) KR100926436B1 (zh)
AT (1) ATE424042T1 (zh)
DE (1) DE60231267D1 (zh)
TW (1) TW541627B (zh)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3496932B2 (ja) * 2001-01-30 2004-02-16 セイコーエプソン株式会社 不揮発性半導体記憶装置を含む半導体集積回路装置
JP3606231B2 (ja) 2001-05-31 2005-01-05 セイコーエプソン株式会社 不揮発性半導体記憶装置
US6900098B1 (en) * 2002-10-15 2005-05-31 Halo Lsi, Inc. Twin insulator charge storage device operation and its fabrication method
US7382659B2 (en) * 2002-10-15 2008-06-03 Halo Lsi, Inc. Twin insulator charge storage device operation and its fabrication method
JP4718104B2 (ja) * 2003-02-17 2011-07-06 ルネサスエレクトロニクス株式会社 半導体装置
JP3985689B2 (ja) 2003-02-21 2007-10-03 セイコーエプソン株式会社 不揮発性半導体記憶装置
JP3786095B2 (ja) * 2003-02-28 2006-06-14 セイコーエプソン株式会社 不揮発性半導体記憶装置
JP4601316B2 (ja) * 2004-03-31 2010-12-22 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US7190603B2 (en) * 2004-05-07 2007-03-13 Halo Lsi, Inc. Nonvolatile memory array organization and usage
US7244652B2 (en) * 2004-09-06 2007-07-17 United Microelectronics Corp. Method of forming a split programming virtual ground SONOS memory
KR100955720B1 (ko) * 2004-12-28 2010-05-03 스펜션 엘엘씨 반도체 장치
JP4927708B2 (ja) * 2005-02-28 2012-05-09 スパンション エルエルシー 半導体装置及びその製造方法
US7196930B2 (en) * 2005-04-27 2007-03-27 Micron Technology, Inc. Flash memory programming to reduce program disturb
KR100618908B1 (ko) * 2005-08-12 2006-09-05 삼성전자주식회사 게이트 저항을 개선한 반도체 소자 및 제조 방법
US7352033B2 (en) * 2005-08-30 2008-04-01 Halo Lsi Inc. Twin MONOS array for high speed application
US7936604B2 (en) * 2005-08-30 2011-05-03 Halo Lsi Inc. High speed operation method for twin MONOS metal bit array
JP4817980B2 (ja) 2006-06-19 2011-11-16 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
JP4364226B2 (ja) * 2006-09-21 2009-11-11 株式会社東芝 半導体集積回路
JP5100080B2 (ja) * 2006-10-17 2012-12-19 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2008172069A (ja) * 2007-01-12 2008-07-24 Nec Electronics Corp 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
JP5130596B2 (ja) * 2007-05-30 2013-01-30 国立大学法人東北大学 半導体装置
US8344429B2 (en) 2008-09-17 2013-01-01 Infineon Technologies Ag Compact memory arrays
WO2010082328A1 (ja) 2009-01-15 2010-07-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2010183022A (ja) 2009-02-09 2010-08-19 Renesas Electronics Corp 半導体装置およびその製造方法
JP5404149B2 (ja) * 2009-04-16 2014-01-29 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2011159712A (ja) * 2010-01-29 2011-08-18 Renesas Electronics Corp 不揮発性半導体記憶装置、および不揮発性半導体記憶装置の製造方法
JP2012019077A (ja) 2010-07-08 2012-01-26 Toshiba Corp 半導体記憶装置
US8907411B2 (en) 2013-03-13 2014-12-09 Macronix International Co., Ltd. Semiconductor element and manufacturing method and operating method of the same
KR102321605B1 (ko) * 2015-04-09 2021-11-08 삼성전자주식회사 반도체 장치의 레이아웃 설계 방법 및 그를 이용한 반도체 장치의 제조 방법
US9972571B1 (en) * 2016-12-15 2018-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Logic cell structure and method
US10964683B2 (en) * 2017-08-30 2021-03-30 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array circuit and method of manufacturing the same
US11504945B2 (en) * 2018-05-09 2022-11-22 Apple Inc. Items formed using stitching equipment with adjustable-shape fixtures
US11462282B2 (en) * 2020-04-01 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structure
CN113327912B (zh) * 2021-05-28 2023-09-29 上海华力微电子有限公司 半导体器件

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3109538A (en) * 1961-01-31 1963-11-05 Robert W Boxer Blade dispenser
IT1247655B (it) * 1990-11-29 1994-12-28 Sgs Thomson Microelettronics Memoria flash eprom cancellabile per blocchi di celle mediante interruzione delle linee di connessione source e collegamenti attraverso linee ortogonali ausiliarie di interconnessione source in metal 1 ed incroci in poly 2 per la continuita' delle bit lines
US5203075A (en) * 1991-08-12 1993-04-20 Inernational Business Machines Method of bonding flexible circuit to cicuitized substrate to provide electrical connection therebetween using different solders
US5459355A (en) * 1992-12-09 1995-10-17 Intel Corporation Multiple layer programmable layout for version identification
US5917230A (en) 1997-04-09 1999-06-29 United Memories, Inc. Filter capacitor construction
JP3599970B2 (ja) * 1997-09-18 2004-12-08 株式会社ルネサステクノロジ 半導体記憶装置
JPH11111860A (ja) 1997-10-06 1999-04-23 Mitsubishi Electric Corp 半導体装置
US5933725A (en) * 1998-05-27 1999-08-03 Vanguard International Semiconductor Corporation Word line resistance reduction method and design for high density memory with relaxed metal pitch
JP2000031438A (ja) * 1998-07-14 2000-01-28 Toshiba Microelectronics Corp 半導体記憶装置
US6255166B1 (en) * 1999-08-05 2001-07-03 Aalo Lsi Design & Device Technology, Inc. Nonvolatile memory cell, method of programming the same and nonvolatile memory array
US6833623B2 (en) * 1999-08-11 2004-12-21 Micron Technology, Inc. Enhanced barrier liner formation for via
US6177318B1 (en) * 1999-10-18 2001-01-23 Halo Lsi Design & Device Technology, Inc. Integration method for sidewall split gate monos transistor
US6248633B1 (en) * 1999-10-25 2001-06-19 Halo Lsi Design & Device Technology, Inc. Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory
EP1215681B1 (en) * 2000-12-05 2008-04-16 Halo Lsi Design and Device Technology Inc. Program and erase methods in twin MONOS cell memories

Also Published As

Publication number Publication date
EP1248298A1 (en) 2002-10-09
KR100926436B1 (ko) 2009-11-13
US20040166630A1 (en) 2004-08-26
ATE424042T1 (de) 2009-03-15
US7118961B2 (en) 2006-10-10
DE60231267D1 (de) 2009-04-09
KR20020076199A (ko) 2002-10-09
US20020168813A1 (en) 2002-11-14
US6759290B2 (en) 2004-07-06
EP1248298B1 (en) 2009-02-25
JP2002353346A (ja) 2002-12-06
JP4422944B2 (ja) 2010-03-03

Similar Documents

Publication Publication Date Title
TW541627B (en) Stitch and select implementation in twin monos array
TWI284978B (en) Array of nonvolatile memory cells wherein each cell has two conductive floating gates
US6870215B2 (en) Semiconductor memory and its production process
CN100590876C (zh) 与非型多位非易失性存储器件及其制造方法
TW483158B (en) Nonvolatile memory for high integration and manufacturing method thereof
US8188517B2 (en) Three-dimensional nonvolatile memory device and method for fabricating the same
JP5364336B2 (ja) 半導体記憶装置
TW473988B (en) Semiconductor integrated circuit device and manufacturing method of the same
KR100707200B1 (ko) 핀-타입 채널 영역을 갖는 비휘발성 메모리 소자 및 그제조 방법
KR20170142774A (ko) 수직형 비휘발성 메모리 소자 및 그 제조방법
JPH1093083A (ja) 半導体装置の製造方法
TW201104839A (en) Integrated circuit memory devices having vertical transistor arrays therein and methods of forming same
JP2002124585A (ja) 不揮発性半導体記憶装置およびその製造方法
TW201603229A (zh) 接觸結構及形成方法以及應用其之回路
TW201523882A (zh) 用於無接面細胞電晶體之堆疊記憶體陣列的結構和製造方法
CN109148469A (zh) 存储器结构及其制造方法
JP3441140B2 (ja) 半導体記憶装置
TWI404194B (zh) 半導體裝置以及製造該半導體裝置之方法
JP2000286349A (ja) 半導体装置およびその製造方法
JP2006093230A (ja) 不揮発性半導体記憶装置
TWI345241B (en) Memory cell array with staggered local inter-connect structure
JP2004104009A (ja) 半導体装置及びその製造方法
TW200816458A (en) EEPROM memory array having 5F2 cells
JP2005183763A (ja) 不揮発性メモリを含む半導体装置の製造方法
TW487994B (en) Semiconductor memory and manufacturing method thereof

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent