JP2012019077A - 半導体記憶装置 - Google Patents
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Abstract
【課題】本発明の実施形態は、ビット線の配線抵抗を低減させることができる半導体記憶装置を提供する。
【解決手段】実施形態によれば、それぞれが複数のメモリセルを有し第1方向に所定の間隔で設けられた複数のメモリセルユニットを有し、前記第1方向と交差する第2方向に配置された複数のメモリセルブロックと、前記第2方向に延在するとともに、前記第1方向に所定の間隔で設けられた複数の第1配線と、前記第1配線の上方、及び前記第1配線の下方の少なくともいずれかに設けられた第2配線と、前記第2配線の前記第2方向の両端部に設けられた前記第1配線と前記第2配線とを接続するコンタクトと、を備え、前記第2配線の前記第1方向に沿った幅寸法は、前記第1配線の前記第1方向に沿った幅寸法よりも長いことを特徴とする半導体記憶装置が提供される。
【選択図】図1
【解決手段】実施形態によれば、それぞれが複数のメモリセルを有し第1方向に所定の間隔で設けられた複数のメモリセルユニットを有し、前記第1方向と交差する第2方向に配置された複数のメモリセルブロックと、前記第2方向に延在するとともに、前記第1方向に所定の間隔で設けられた複数の第1配線と、前記第1配線の上方、及び前記第1配線の下方の少なくともいずれかに設けられた第2配線と、前記第2配線の前記第2方向の両端部に設けられた前記第1配線と前記第2配線とを接続するコンタクトと、を備え、前記第2配線の前記第1方向に沿った幅寸法は、前記第1配線の前記第1方向に沿った幅寸法よりも長いことを特徴とする半導体記憶装置が提供される。
【選択図】図1
Description
本発明の実施形態は、半導体記憶装置に関する。
近年、半導体記憶装置(メモリ)の高密度化、高集積化が進むことによりメモリセルに接続されたビット線が細く且つ長くなり、配線抵抗が増加する傾向にある。
そのため、ビット線に低抵抗金属線を裏打ちする技術が提案されている。
しかしながら、ビット線に低抵抗金属線を単に裏打ちするだけでは、細線効果などによりビット線の総配線抵抗を低減させることができない場合がある。
そのため、ビット線に低抵抗金属線を裏打ちする技術が提案されている。
しかしながら、ビット線に低抵抗金属線を単に裏打ちするだけでは、細線効果などによりビット線の総配線抵抗を低減させることができない場合がある。
本発明の実施形態は、ビット線の総配線抵抗を低減させることができる半導体記憶装置を提供する。
実施形態によれば、それぞれが複数のメモリセルを有し第1方向に所定の間隔で設けられた複数のメモリセルユニットを有し、前記第1方向と交差する第2方向に配置された複数のメモリセルブロックと、前記第2方向に延在するとともに、前記第1方向に所定の間隔で設けられた複数の第1配線と、前記第1配線の上方、及び前記第1配線の下方の少なくともいずれかに設けられた第2配線と、前記第2配線の前記第2方向の両端部に設けられた前記第1配線と前記第2配線とを接続するコンタクトと、を備え、前記第2配線の前記第1方向に沿った幅寸法は、前記第1配線の前記第1方向に沿った幅寸法よりも長いことを特徴とする半導体記憶装置が提供される。
以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
また、一例として、本実施の形態に係る半導体記憶装置1がNAND型EEPROMである場合について例示をする。また、「ビット線の総配線抵抗」とは、ビット線とビット線に接続される裏打ち配線を含めた配線抵抗を意味する。また、「ビット線の総配線抵抗」を単に「ビット線の配線抵抗」と称する場合もある。
また、図中の矢印X、Y、Zは互いに直交する三方向を表している。
[第1の実施形態]
図1は、第1の実施形態に係る半導体記憶装置を例示する模式図である。
図2は、図1におけるA−A’線断面図である。
図3は、図1におけるB−B’線断面図である。
図1〜図3に表したように、半導体記憶装置1には、それぞれが複数のメモリセルMCを有しY方向(第1方向)に沿って設けられた複数のメモリセルユニット4と、Y方向と直交するX方向(第2方向)に延在するとともにY方向に沿って設けられた複数のビット線BL(第1配線)と、を有する複数のメモリセルブロック10が設けられている。
ここで、メモリセルMCの数は、b個(bは2以上の整数)である。例えば、メモリセルMCの数bを16、32、34、66、68、130または132とすることができる。
また、一例として、本実施の形態に係る半導体記憶装置1がNAND型EEPROMである場合について例示をする。また、「ビット線の総配線抵抗」とは、ビット線とビット線に接続される裏打ち配線を含めた配線抵抗を意味する。また、「ビット線の総配線抵抗」を単に「ビット線の配線抵抗」と称する場合もある。
また、図中の矢印X、Y、Zは互いに直交する三方向を表している。
[第1の実施形態]
図1は、第1の実施形態に係る半導体記憶装置を例示する模式図である。
図2は、図1におけるA−A’線断面図である。
図3は、図1におけるB−B’線断面図である。
図1〜図3に表したように、半導体記憶装置1には、それぞれが複数のメモリセルMCを有しY方向(第1方向)に沿って設けられた複数のメモリセルユニット4と、Y方向と直交するX方向(第2方向)に延在するとともにY方向に沿って設けられた複数のビット線BL(第1配線)と、を有する複数のメモリセルブロック10が設けられている。
ここで、メモリセルMCの数は、b個(bは2以上の整数)である。例えば、メモリセルMCの数bを16、32、34、66、68、130または132とすることができる。
メモリセルMCは、不揮発性のメモリセルである。X方向において、複数のメモリセルMCは直列に接続され、複数のメモリセルMCの一端が、選択トランジスタ(第1選択トランジスタ)S1を介してビット線BLに接続される。複数のメモリセルMCの他端が、選択トランジスタ(第2選択トランジスタ)S2を介してソース線SLに接続される。
ここで、選択トランジスタS1と選択トランジスタS2に挟まれ、かつ、直列に接続された複数のメモリセルMCをメモリセルユニット4と定義する。ここで、それぞれのメモリセルユニット4はビット線BLの直下に配置され、メモリセルユニット4のY方向における寸法は、ビット線BLのY方向における寸法とほぼ等しい。また、メモリセルユニット4のY方向におけるピッチ寸法は、ビット線BLのY方向におけるピッチ寸法とほぼ等しい、とも言える。ここで、「ピッチ寸法」とは、レイアウトの繰り返し単位の寸法を指す。例えば、ビット線BLのピッチ寸法は、Y方向におけるビット線BLの寸法幅と、隣接するビット線BL間の間隔を足した寸法である。
ソース線SLは、Y方向に延在するとともにビット線BLの下方に設けられている。
また、ブロック10はX方向に、ソース線SL、または、ビット線BLに接続されるコンタクト139を挟んで複数個配置されている。
複数のメモリセルMCのトランジスタは、同一のウェル上に形成されている。
また、ブロック10はX方向に、ソース線SL、または、ビット線BLに接続されるコンタクト139を挟んで複数個配置されている。
複数のメモリセルMCのトランジスタは、同一のウェル上に形成されている。
また、ビット線BLに沿った複数のメモリセルユニット4から1つのメモリセルユニット4を選択してビット線BLに接続するために、選択トランジスタS1の制御ゲート127がY方向に共通接続されブロック選択線SGDを構成している。
また、選択トランジスタS2の制御ゲート127がY方向に共通接続されブロック選択線SGSを構成している。
また、メモリセルMCの制御ゲート127がY方向に共通接続されワード線WLを構成している。
すなわち、メモリセルユニット4は、NAND型メモリセルユニットである。
また、選択トランジスタS2の制御ゲート127がY方向に共通接続されブロック選択線SGSを構成している。
また、メモリセルMCの制御ゲート127がY方向に共通接続されワード線WLを構成している。
すなわち、メモリセルユニット4は、NAND型メモリセルユニットである。
次に、メモリセルMCの構成について例示をする。
図1に表したように、p形シリコン領域123上にトンネルゲート絶縁膜125を介して浮遊ゲート126が形成されている。浮遊ゲート126上にはゲート間絶縁膜127Iを介して制御ゲート127が形成されている。
次に、選択ゲートトランジスタS1及びS2の構成について例示をする。
図1に表したように、p形シリコン領域123上にトンネルゲート絶縁膜125を介して浮遊ゲート126が形成されている。浮遊ゲート126上にはゲート間絶縁膜127Iを介して制御ゲート127が形成されている。ここでゲート間絶縁膜127Iには開口EIが形成されており、開口EIを通じて制御ゲート127と浮遊ゲート126が電気的に接続されている。
ここで、トンネルゲート絶縁膜125の厚みは、例えば、1nm(ナノメートル)〜20nmとすることができる。浮遊ゲート126の材料には、例えば、ポリシリコンを用いることができる。浮遊ゲート126の厚みは、例えば10nm〜500nmとすることができる。
ゲート間絶縁膜127Iの材料には、例えば、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜の積層膜、シリコン窒化膜/シリコン酸化膜/シリコン窒化膜/シリコン酸化膜/シリコン窒化膜の積層膜、シリコン酸化膜/AlOx膜/シリコン酸化膜の積層膜、シリコン酸化膜/HfAlOx膜/シリコン酸化膜の積層膜、シリコン酸化膜/HfOx膜/シリコン酸化膜の積層膜、または、シリコン酸化膜などを用いることができる。ゲート間絶縁膜127Iの厚みは、例えば、2nm〜30nmとすることができる。
制御ゲート127の材料には、例えば、ポリシリコン、WSi(タングステンシリサイド)、CoSi(コバルトシリサイド)、NiSi(ニッケルシリサイド)、または、タングステンとポリシリコンとの積層膜などを用いることができる。制御ゲート127の厚みは、例えば、10nm〜500nmとすることができる。
次に、メモリセルユニット4の構成について例示をする。
図1に表したように、p形シリコン基板121の上にn形シリコン領域122が設けられ、n形シリコン領域122の上にp形シリコン領域123が設けられる。p形シリコン領域123は、Y方向において図示しない素子分離絶縁膜によって複数の領域に分断されている。
図1に表したように、p形シリコン基板121の上にn形シリコン領域122が設けられ、n形シリコン領域122の上にp形シリコン領域123が設けられる。p形シリコン領域123は、Y方向において図示しない素子分離絶縁膜によって複数の領域に分断されている。
p形シリコン領域123においては、例えば、ボロン不純物濃度が1014cm−3〜1019cm−3とされる。トンネルゲート絶縁膜125には、例えば、シリコン酸化膜、シリコン酸窒化膜、及び、シリコン窒化膜のいずれか、または、それらを含む積層膜を用いることができる。
浮遊ゲート126と制御ゲート127のX方向における両側側面には、図示しない側壁絶縁膜が設けられる。図示しない側壁絶縁膜には、例えば、シリコン窒化膜またはシリコン酸化膜を用いることができ、その厚みは、例えば5nm〜200nmとすることができる。
また、浮遊ゲート126のX方向の両側におけるp形シリコン領域123には、ソース・ドレイン電極となるn形拡散層128が設けられる。
n形拡散層128と、浮遊ゲート126と、制御ゲート127と、により、浮遊ゲート型不揮発性EEPROMセルトランジスタが形成される。
n形拡散層128と、浮遊ゲート126と、制御ゲート127と、により、浮遊ゲート型不揮発性EEPROMセルトランジスタが形成される。
このセルは、チャネルからトンネルゲート絶縁膜125を介してトンネル電流によって浮遊ゲート126に注入した電荷をデジタルビットの情報として格納し、その電荷量に応じたMOSFETのコンダクタンス変化を測定し、情報を読み出す不揮発性半導体記憶装置(メモリ)である。なお、浮遊ゲート126は、例えばシリコン窒化膜などの絶縁膜としても良い。
浮遊ゲート126のゲート長(X方向における浮遊ゲート126の幅寸法)は、例えば0.01μm(マイクロメートル)〜0.5μmとすることができる。
ソース・ドレイン領域となるn形拡散層128においては、例えば、リン、砒素及びアンチモンの少なくともいずれかが、表面濃度が1017cm−3〜1021cm−3となるように、ドープされる。n形拡散層128の深さは、例えば10nm〜500nmである。
n形拡散層128は、隣接するメモリセルMCどうしで共有され、NAND接続が実現されている。
また、n形拡散層128の1つであるビット線側拡散層128dは、コンタクト130d、中間配線層133d、コンタクト139を介して、ビット線BLと、接続される。
ソース・ドレイン領域となるn形拡散層128においては、例えば、リン、砒素及びアンチモンの少なくともいずれかが、表面濃度が1017cm−3〜1021cm−3となるように、ドープされる。n形拡散層128の深さは、例えば10nm〜500nmである。
n形拡散層128は、隣接するメモリセルMCどうしで共有され、NAND接続が実現されている。
また、n形拡散層128の1つであるビット線側拡散層128dは、コンタクト130d、中間配線層133d、コンタクト139を介して、ビット線BLと、接続される。
ビット線BLは、例えば、銅、タングステン、タングステンシリサイド、アルミニウムなどから形成されるものとすることができる。
コンタクト139は、ビット線BLと中間配線層133dとの間のコンタクトであり、コンタクト130dは、中間配線層133dとビット線側拡散層128dとの間のコンタクトである。
コンタクト139は、ビット線BLと中間配線層133dとの間のコンタクトであり、コンタクト130dは、中間配線層133dとビット線側拡散層128dとの間のコンタクトである。
また、n形拡散層128の1つであるソース線側拡散層128sは、コンタクト130sを介して、ソース線SLと接続される。ソース線SLは、Y方向に連続して設けられている。
コンタクト139、コンタクト130d、コンタクト130sは、例えば、n形にドープされたポリシリコン、p形にドープされたポリシリコン、タングステン、タングステンシリサイド、銅(Cu)、アルミニウム(Al)、チタニウム(Ti)、窒化チタン(TiN)などから形成されるものとすることができる。
これらのコンタクトは、この様な材料をコンタクトホールに埋め込んだ導電体領域とすることができる。
コンタクト139、コンタクト130d、コンタクト130sは、例えば、n形にドープされたポリシリコン、p形にドープされたポリシリコン、タングステン、タングステンシリサイド、銅(Cu)、アルミニウム(Al)、チタニウム(Ti)、窒化チタン(TiN)などから形成されるものとすることができる。
これらのコンタクトは、この様な材料をコンタクトホールに埋め込んだ導電体領域とすることができる。
中間配線層133d、ソース線SLは、例えば、n形にドープされたポリシリコン、p形にドープされたポリシリコン、タングステン、タングステンシリサイド、銅(Cu)、アルミニウム(Al)、チタニウム(Ti)、窒化チタン(TiN)などから形成されるものとすることができる。
ビット線BLは、Y方向に所定の間隔で配置されX方向に延びている。
ビット線BLは、Y方向に所定の間隔で配置されX方向に延びている。
裏打ち配線(第2配線)BLUは、ビット線BLの下方に設けられている。また、ビット線BLと裏打ち配線BLUとを接続するコンタクト139aが、裏打ち配線BLUのX方向の両端部に設けられている。
裏打ち配線BLUは、例えば、n形にドープされたポリシリコン、p形にドープされたポリシリコン、タングステン、タングステンシリサイド、銅(Cu)、アルミニウム(Al)、チタニウム(Ti)、窒化チタン(TiN)などから形成されるものとすることができる。この場合、裏打ち配線BLUと、中間配線層133d、ソース線SLとが同じ材料から形成されるものとすることができる。また、裏打ち配線BLUと、中間配線層133dは同じ層に形成することができる。
なお、裏打ち配線BLUに関する詳細は後述する。
なお、裏打ち配線BLUに関する詳細は後述する。
コンタクト139aは、例えば、n形にドープされたポリシリコン、p形にドープされたポリシリコン、タングステン、タングステンシリサイド、銅(Cu)、アルミニウム(Al)、チタニウム(Ti)、窒化チタン(TiN)などから形成されるものとすることができる。
コンタクト139aは、この様な材料をコンタクトホールに埋め込んだ導電体領域とすることができる。
コンタクト139aは、この様な材料をコンタクトホールに埋め込んだ導電体領域とすることができる。
ソース線SL、ビット線BL、裏打ち配線BLU、メモリセルMCのトランジスタなどの間には、例えばSiO2やSiNなどから形成される層間絶縁膜168が設けられる。 なお、図示はしていないが、ビット線BLの上部には、SiO2やSiNなどから形成される層間絶縁膜を介して配線などを設けるようにすることができる。
次に、裏打ち配線BLUに関してさらに例示をする。
近年、半導体記憶装置の高密度化、高集積化が進むことによりメモリセルMCに接続されたビット線BLが細く且つ長くなり、配線抵抗が増加する傾向にある。
この場合、ビット線BLに裏打ち配線BLUを裏打ちすれば配線抵抗を低減させることができる。
近年、半導体記憶装置の高密度化、高集積化が進むことによりメモリセルMCに接続されたビット線BLが細く且つ長くなり、配線抵抗が増加する傾向にある。
この場合、ビット線BLに裏打ち配線BLUを裏打ちすれば配線抵抗を低減させることができる。
しかしながら、ビット線BLに裏打ち配線BLUを単に裏打ちするようにしても配線抵抗を低減させる効果が減殺される場合がある。
すなわち、半導体記憶装置の高密度化、高集積化により配線が細くなった場合、細線効果が生じる。ここで、細線効果とは、配線の幅寸法を短くして行くと配線材料の抵抗率が急激に高くなることをいう。特に、配線の幅寸法を電子平均自由工程付近の値とすれば、配線材料の抵抗率が急激に増大する傾向にある。なお、細線効果が生じる寸法は配線の材質などによって異なる。
そのため、裏打ち配線BLUを設ける場合には、裏打ち配線BLUのY方向に沿った幅寸法(以下、適宜、配線幅寸法と称する)は、細線効果が発生しない長さとすることが好ましい。
すなわち、半導体記憶装置の高密度化、高集積化により配線が細くなった場合、細線効果が生じる。ここで、細線効果とは、配線の幅寸法を短くして行くと配線材料の抵抗率が急激に高くなることをいう。特に、配線の幅寸法を電子平均自由工程付近の値とすれば、配線材料の抵抗率が急激に増大する傾向にある。なお、細線効果が生じる寸法は配線の材質などによって異なる。
そのため、裏打ち配線BLUを設ける場合には、裏打ち配線BLUのY方向に沿った幅寸法(以下、適宜、配線幅寸法と称する)は、細線効果が発生しない長さとすることが好ましい。
ここで、ビット線BLの配線幅寸法は大きくすることができない。
それぞれのビット線BLはメモリセルユニット4(NANDストリング)に接続されている。そのため、ビット線BLの配線幅寸法を大きくするためには、メモリセルユニット4(NANDストリング)のY方向の間隔を大きくしなくてはならない。その結果、半導体装置1の微細化を妨げてしまうことになるからである。そのため、ビット線BLは細線効果が発生しやすく、ビット線BLの配線抵抗は高くなる傾向にある。
それぞれのビット線BLはメモリセルユニット4(NANDストリング)に接続されている。そのため、ビット線BLの配線幅寸法を大きくするためには、メモリセルユニット4(NANDストリング)のY方向の間隔を大きくしなくてはならない。その結果、半導体装置1の微細化を妨げてしまうことになるからである。そのため、ビット線BLは細線効果が発生しやすく、ビット線BLの配線抵抗は高くなる傾向にある。
この場合、裏打ち配線BLUの配線幅寸法をビット線BLの配線幅寸法よりも短くすると、ビット線BLよりも抵抗値の高い裏打ち配線BLUを並列に接続したことになるので、配線抵抗を低減させる効果が減殺されることになる。
以上のことにより、裏打ち配線BLUの配線幅寸法はビット線BLの配線幅寸法よりも長くなっている。
以上のことにより、裏打ち配線BLUの配線幅寸法はビット線BLの配線幅寸法よりも長くなっている。
また、裏打ち配線BLUのZ方向の位置と、中間配線層133d及びソース線SLのZ方向の位置とを略同一とすれば、同一工程においてこれらを形成、加工することができる。 ここで、裏打ち配線BLUと中間配線層133dは伸びる方向が異なるなど、形状が大きく異なっている。しかし、裏打ち配線BLUの配線幅寸法はビット線BLの配線幅寸法よりも長くなっているので、裏打ち配線BLUは比較的ラフなリソグラフィ条件で加工することができる。
そのため、ビット線BLの下方に設けられた裏打ち配線BLUを中間配線層133d及びソース線SLと同層に設けることが可能である。その結果、半導体装置1の生産性を向上させることができる。
そのため、ビット線BLの下方に設けられた裏打ち配線BLUを中間配線層133d及びソース線SLと同層に設けることが可能である。その結果、半導体装置1の生産性を向上させることができる。
前述したように、裏打ち配線BLUの配線幅寸法を長くするほど配線抵抗の低減効果を高めることができる。しかしながら、裏打ち配線BLUの配線幅寸法をビット線BLのピッチ寸法よりも長くすれば、隣接するビット線BLの下方に設けられた裏打ち配線BLU同士が干渉することになる。
本実施の形態においては、1つ以上のメモリセルブロック10内においてビット線BLのピッチ寸法を超える長さのピッチ寸法で裏打ち配線BLUを設けるとともに、1つ以上のメモリセルブロック10毎に裏打ち配線BLUを設ける位置を変化させるようにしている。その結果、すべてのビット線BLに裏打ち配線BLUを設けることができる。
また、裏打ち配線BLUのピッチ寸法をビット線BLのピッチ寸法の整数倍とし、Y方向において等ピッチ寸法で配置することにより、それぞれのビット線BLに裏打ち配線BLUを規則的に接続することが出来る。その結果、それぞれのビット線BLの配線抵抗を容易に一致させることが出来る。
また、裏打ち配線BLUのピッチ寸法をビット線BLのピッチ寸法の整数倍とし、Y方向において等ピッチ寸法で配置することにより、それぞれのビット線BLに裏打ち配線BLUを規則的に接続することが出来る。その結果、それぞれのビット線BLの配線抵抗を容易に一致させることが出来る。
図2、図3に例示をしたものは、裏打ち配線BLUの配線幅寸法をビット線BLの配線幅寸法の約2倍とした場合である。ここで、ビット線BLのピッチ寸法がビット線BLの配線幅寸法の約2倍となっている場合に、裏打ち配線BLUの配線幅寸法をビット線BLの配線幅寸法の約2倍とすれば隣接する裏打ち配線BLU同士が干渉するおそれがある。すなわち、裏打ち配線BLUの配線幅をビット線BLの配線幅寸法の約2倍以上とする場合には、裏打ち配線BLUのピッチ寸法をビット線BLのピッチ寸法よりも長くする必要がある。
そのため、図2、図3に表したように、1つのメモリセルブロック10内においてビット線BLのピッチ寸法の2倍のピッチ寸法で裏打ち配線BLUを設けるようにしている。すなわち、1つのメモリセルブロック10内において1つ置きのビット線BLに裏打ち配線BLUを設けるようにしている。
そして、メモリセルブロック10毎に裏打ち配線BLUを設ける位置を変化させるようにしている。すなわち、メモリセルブロック10毎に、Y方向において、ビット線BLの1ピッチ寸法ずれた位置に裏打ち配線BLUを設けるようにしている。
そのため、図2、図3に表したように、1つのメモリセルブロック10内においてビット線BLのピッチ寸法の2倍のピッチ寸法で裏打ち配線BLUを設けるようにしている。すなわち、1つのメモリセルブロック10内において1つ置きのビット線BLに裏打ち配線BLUを設けるようにしている。
そして、メモリセルブロック10毎に裏打ち配線BLUを設ける位置を変化させるようにしている。すなわち、メモリセルブロック10毎に、Y方向において、ビット線BLの1ピッチ寸法ずれた位置に裏打ち配線BLUを設けるようにしている。
なお、図2、図3に例示をしたものにおいては、メモリセルブロック10毎に裏打ち配線BLUを設ける位置を変化させるようにしているが、これに限定されるわけではない。例えば、2つ以上のメモリセルブロック10毎に裏打ち配線BLUを設ける位置を変化させるようにしてもよい。すなわち、1つ以上のメモリセルブロック10毎に裏打ち配線BLUを設ける位置を変化させるようにすればよい。例えば、裏打ち配線BLUは、1つ以上のメモリセルブロック10毎にビット線BLの1ピッチ寸法ずれた位置に設けられるようにすることができる。
ここで、前述したように裏打ち配線BLUとソース線SLとが同層に設けられる場合がある。この様な場合には、裏打ち配線BLUは、ソース線SLを挟んで分割して設けられるようにすることができる。
この場合、裏打ち配線BLUの端部近傍にはコンタクト139aが設けられる場合がある。そこで、裏打ち配線BLUを分割する位置は、コンタクト139aを設ける際の配線加工プロセスによるメモリセルMCへの影響がないか、もしくは、極めて影響が少ない箇所とすることが好ましい。すなわち、メモリセルMCの上方を避けた位置で裏打ち配線BLUを分割するようにすることが好ましい。
この場合、裏打ち配線BLUの端部近傍にはコンタクト139aが設けられる場合がある。そこで、裏打ち配線BLUを分割する位置は、コンタクト139aを設ける際の配線加工プロセスによるメモリセルMCへの影響がないか、もしくは、極めて影響が少ない箇所とすることが好ましい。すなわち、メモリセルMCの上方を避けた位置で裏打ち配線BLUを分割するようにすることが好ましい。
例えば、図1に例示をするように、裏打ち配線BLUのX方向の端部は、選択トランジスタS1及び選択トランジスタS2の少なくともいずれかの上方に設けられるようにすることができる。また、裏打ち配線BLUのX方向の端部は、選択トランジスタS1と隣接するワード線WLとの間の上方、選択トランジスタS2と隣接するワード線WLとの間の上方などに設けられるようにすることもできる。すなわち、裏打ち配線BLUのX方向の端部は、平面視においてメモリセルMCと重ならない位置に設けられるようにすることができる。
この場合、裏打ち配線BLUのX方向の両端部は、1つのメモリセルブロック10内に設けられるようにすることができる。
この場合、裏打ち配線BLUのX方向の両端部は、1つのメモリセルブロック10内に設けられるようにすることができる。
また、コンタクト139aは、選択トランジスタS1及び選択トランジスタS2の少なくともいずれかの上方に設けられるようにすることができる。また、コンタクト139aは、選択トランジスタS1と隣接するワード線WLとの間の上方、選択トランジスタS2と隣接するワード線WLとの間の上方などに設けられるようにすることもできる。すなわち、コンタクト139aは、平面視においてメモリセルMCと重ならない位置に設けられるようにすることができる。
なお、第1の実施形態に係る半導体記憶装置の製造方法には、既知の技術を適用させることができるのでその説明は省略する。
[第2の実施形態]
図4、図5は、第2の実施形態に係る半導体記憶装置を例示する模式図である。
この場合、図4は図1におけるA−A’線断面図に相当し、図5は図1におけるB−B’線断面図に相当する。
第2の実施形態に係る半導体記憶装置1aにおいても裏打ち配線BLU1と、中間配線層133d及びソース線SLと、が同層に設けられている。
[第2の実施形態]
図4、図5は、第2の実施形態に係る半導体記憶装置を例示する模式図である。
この場合、図4は図1におけるA−A’線断面図に相当し、図5は図1におけるB−B’線断面図に相当する。
第2の実施形態に係る半導体記憶装置1aにおいても裏打ち配線BLU1と、中間配線層133d及びソース線SLと、が同層に設けられている。
また、図5に表すように、第2の実施形態に係る半導体記憶装置1aにおいては、裏打ち配線BLU1の配線幅寸法をビット線BLの配線幅寸法の約5倍としている。
そのため、前述した半導体記憶装置1の場合と比べて、配線抵抗をさらに低減させることができる。
そのため、前述した半導体記憶装置1の場合と比べて、配線抵抗をさらに低減させることができる。
図4、図5に表すように、本実施の形態においても、1つ以上のメモリセルブロック10内において裏打ち配線BLU1の配線幅寸法を超える長さのピッチ寸法で裏打ち配線BLU1を設けるとともに、1つ以上のメモリセルブロック10毎に裏打ち配線BLU1を設ける位置を変化させるようにしている。
すなわち、図5に表すように、1つのメモリセルブロック10内においてビット線BLのピッチ寸法の3倍のピッチ寸法で裏打ち配線BLU1を設けるようにしている。つまり、1つのメモリセルブロック10内において2つ置きのビット線BLに裏打ち配線BLU1を接続するようにしている。
そして、メモリセルブロック10毎に裏打ち配線BLU1を設ける位置を変化させるようにしている。すなわち、Y方向において、メモリセルブロック10毎にビット線BLの1ピッチ寸法ずれた位置に裏打ち配線BLU1を設けるようにしている。
そのため、裏打ち配線BLU1同士が干渉することを防止することができる。また、3つ以上のブロック10が配置された場合、すべてのビット線BLに裏打ち配線BLU1を設けることができる。
すなわち、図5に表すように、1つのメモリセルブロック10内においてビット線BLのピッチ寸法の3倍のピッチ寸法で裏打ち配線BLU1を設けるようにしている。つまり、1つのメモリセルブロック10内において2つ置きのビット線BLに裏打ち配線BLU1を接続するようにしている。
そして、メモリセルブロック10毎に裏打ち配線BLU1を設ける位置を変化させるようにしている。すなわち、Y方向において、メモリセルブロック10毎にビット線BLの1ピッチ寸法ずれた位置に裏打ち配線BLU1を設けるようにしている。
そのため、裏打ち配線BLU1同士が干渉することを防止することができる。また、3つ以上のブロック10が配置された場合、すべてのビット線BLに裏打ち配線BLU1を設けることができる。
本実施形態は、裏打ち配線BLUの配線幅寸法をビット線BLの配線幅寸法の約2倍とした場合でも、細線効果により、裏打ち配線BLUの配線抵抗が上昇してしまう場合に有効である。
なお、図4、図5に例示をしたものにおいては、メモリセルブロック10毎に裏打ち配線BLU1を設ける位置を変化させるようにしているが、これに限定されるわけではない。例えば、2つ以上のメモリセルブロック10毎に裏打ち配線BLU1を設ける位置を変化させるようにしてもよい。すなわち、1つ以上のメモリセルブロック10毎に裏打ち配線BLU1を設ける位置を変化させるようにすればよい。
また、メモリセルブロック10のY方向の両側に設けられる裏打ち配線BLU1a、裏打ち配線BLU1bの配線幅寸法も配線幅寸法の5倍とすることが好ましい。この場合には、Y方向において裏打ち配線BLU1a、1bが最外のビット線BLよりもはみ出してしまう。そこで、Y方向において半導体記憶装置の高密度化、高集積化を行うため、Y方向の両側に設けられる裏打ち配線BLU1a、裏打ち配線BLU1bの配線幅寸法をビット線BLの配線幅寸法の5倍よりも短くする場合がある。その様な場合であっても、裏打ち配線BLU1a、裏打ち配線BLU1bの配線幅寸法はビット線BLの配線幅寸法よりも長くなるので、配線抵抗を低減させる効果を発揮させることができる。
図4、図5に表すように、本実施の形態においても、裏打ち配線BLU1とソース線SLとが同層に設けられる場合がある。この様な場合には、裏打ち配線BLU1は、ソース線SLを挟んで分割して設けられるようにすることができる。
なお、裏打ち配線BLU1の分割に関しては、前述した裏打ち配線BLUの分割の場合と同様のため、その説明は省略する。
[第3の実施形態]
図6は、第3の実施形態に係る半導体記憶装置を例示する模式図である。
図7は、図6におけるC−C’線断面図である。
図8は、図6におけるD−D’線断面図である。
図6に表すように、第3の実施形態に係る半導体記憶装置1bにおいては、ビット線BLの上方に裏打ち配線BLU2を設けるようにしている。すなわち、ソース線SL及び中間配線層133dよりも上方の層に裏打ち配線BLU2を設けている。
なお、裏打ち配線BLU1の分割に関しては、前述した裏打ち配線BLUの分割の場合と同様のため、その説明は省略する。
[第3の実施形態]
図6は、第3の実施形態に係る半導体記憶装置を例示する模式図である。
図7は、図6におけるC−C’線断面図である。
図8は、図6におけるD−D’線断面図である。
図6に表すように、第3の実施形態に係る半導体記憶装置1bにおいては、ビット線BLの上方に裏打ち配線BLU2を設けるようにしている。すなわち、ソース線SL及び中間配線層133dよりも上方の層に裏打ち配線BLU2を設けている。
そのため、ソース線SLが配設されていても裏打ち配線BLU2が分割されることがなく、複数のメモリセルブロック10に跨る長さの長い裏打ち配線BLU2を設けることができる。すなわち、ビット線BLの上方に設けられた裏打ち配線BLU2は、平面視においてソース線SLを跨ぐように設けることができる。
そのため、コンタクト139aの配設数を少なくすることができるので、配線抵抗を低減させることができる。また、裏打ち配線BLU2の配設設計に関する自由度を高めることができる。
そのため、コンタクト139aの配設数を少なくすることができるので、配線抵抗を低減させることができる。また、裏打ち配線BLU2の配設設計に関する自由度を高めることができる。
図7に表すように、本実施の形態においても、1つ以上のメモリセルブロック10内において裏打ち配線BLU2の配線幅寸法を超える長さのピッチ寸法で裏打ち配線BLU2を設けるとともに、1つ以上のメモリセルブロック10毎に裏打ち配線BLU2を設ける位置を変化させるようにしている。
すなわち、図7に表すように、1つまたは2つ以上のメモリセルブロック10内においてビット線BLのピッチ寸法の約2倍のピッチ寸法で裏打ち配線BLU2を設けるようにしている。つまり、1つまたは2つ以上のメモリセルブロック10内において1つ置きのビット線BLに裏打ち配線BLU2を設けるようにしている。
そして、1つまたは2つ以上のメモリセルブロック10において裏打ち配線BLU2を設ける位置を変化させるようにしている。すなわち、Y方向において、1つまたは2つ以上のメモリセルブロック10においてビット線BLの1ピッチ寸法ずれた位置に裏打ち配線BLU2を設けるようにしている。
そのため、裏打ち配線BLU2の配線幅寸法がビット線BLの配線幅寸法よりも長くなった場合でも、裏打ち配線BLU2同士が干渉することを防止することができる。また、すべてのビット線BLに裏打ち配線BLU2を設けることができる。
すなわち、図7に表すように、1つまたは2つ以上のメモリセルブロック10内においてビット線BLのピッチ寸法の約2倍のピッチ寸法で裏打ち配線BLU2を設けるようにしている。つまり、1つまたは2つ以上のメモリセルブロック10内において1つ置きのビット線BLに裏打ち配線BLU2を設けるようにしている。
そして、1つまたは2つ以上のメモリセルブロック10において裏打ち配線BLU2を設ける位置を変化させるようにしている。すなわち、Y方向において、1つまたは2つ以上のメモリセルブロック10においてビット線BLの1ピッチ寸法ずれた位置に裏打ち配線BLU2を設けるようにしている。
そのため、裏打ち配線BLU2の配線幅寸法がビット線BLの配線幅寸法よりも長くなった場合でも、裏打ち配線BLU2同士が干渉することを防止することができる。また、すべてのビット線BLに裏打ち配線BLU2を設けることができる。
また、図6、図8に表すように、ビット線BLとソース線SLとの間に絶縁層170が設けられている。
絶縁層170は、例えば、SiO2やSiNなどから形成されるものとすることができる。この場合、絶縁層170は、一層であってもよいし、二層以上であってもよい。また、絶縁層170と前述した層間絶縁膜168とが一体的に設けられていてもよい。すなわち、ビット線BLとソース線SLとの間にも層間絶縁膜168が設けられるようにしてもよい。
絶縁層170は、例えば、SiO2やSiNなどから形成されるものとすることができる。この場合、絶縁層170は、一層であってもよいし、二層以上であってもよい。また、絶縁層170と前述した層間絶縁膜168とが一体的に設けられていてもよい。すなわち、ビット線BLとソース線SLとの間にも層間絶縁膜168が設けられるようにしてもよい。
次に、図6〜8に例示をした第3の実施形態に係る半導体記憶装置の製造方法について例示をする。
なお、メモリセルMC及び選択トランジスタS1、S2を形成するまでは、既知の製造方法を適用させることができるのでその説明は省略する。
まず、メモリセルMC及び選択トランジスタS1、S2を第1層間絶縁膜で覆う。その後、ソース線SLとコンタクト130dを形成する位置において、第1層間絶縁膜にp形シリコン領域123が露出する開口を形成する。その後、この開口に導電材を埋め込み、第1層間絶縁膜の上面までエッチバックすることにより、ソース線SLとコンタクト130dを形成する。
なお、メモリセルMC及び選択トランジスタS1、S2を形成するまでは、既知の製造方法を適用させることができるのでその説明は省略する。
まず、メモリセルMC及び選択トランジスタS1、S2を第1層間絶縁膜で覆う。その後、ソース線SLとコンタクト130dを形成する位置において、第1層間絶縁膜にp形シリコン領域123が露出する開口を形成する。その後、この開口に導電材を埋め込み、第1層間絶縁膜の上面までエッチバックすることにより、ソース線SLとコンタクト130dを形成する。
次に、第1層間絶縁膜、ソース線SL及びコンタクト130dの上面に絶縁層170を形成する。そして、ソース線SL上方の領域以外に形成されている絶縁層170を除去する。この際、プロセスのバラツキを考慮して、ソース線SLよりもやや広い領域に絶縁層170を残すようにすることが好ましい。
次に、絶縁層170及び第1層間絶縁膜に第2層間絶縁膜を堆積させる。その後、ビット線BLを形成する位置において、第2層間絶縁膜にコンタクト130dの上面が露出する溝を形成する。その後、溝に導電材を埋め込み、第2層間絶縁膜の上面までエッチバックすることにより、ビット線BLを形成する。なお、その後の工程は、既知の製造方法を適用させることができるのでその説明は省略する。
[第4の実施形態]
図9、図10は、第4の実施形態に係る半導体記憶装置を例示する模式図である。
この場合、図9は図6におけるC−C’線断面図に相当し、図10は図6におけるD−D’線断面図に相当する。
第4の実施形態に係る半導体記憶装置1cにおいても、ビット線BLの上方に裏打ち配線BLU3が設けられている。すなわち、ソース線SLよりも上方の層に裏打ち配線BLU3を設けている。
[第4の実施形態]
図9、図10は、第4の実施形態に係る半導体記憶装置を例示する模式図である。
この場合、図9は図6におけるC−C’線断面図に相当し、図10は図6におけるD−D’線断面図に相当する。
第4の実施形態に係る半導体記憶装置1cにおいても、ビット線BLの上方に裏打ち配線BLU3が設けられている。すなわち、ソース線SLよりも上方の層に裏打ち配線BLU3を設けている。
また、図9に表すように、裏打ち配線BLU3の配線幅寸法をビット線BLの配線幅寸法の約5倍としている。
そのため、前述した半導体記憶装置1bの場合と比べて、配線抵抗をさらに低減させることができる。
そのため、前述した半導体記憶装置1bの場合と比べて、配線抵抗をさらに低減させることができる。
図9、図10に表すように、本実施の形態においても、1つ以上のメモリセルブロック10内において裏打ち配線BLU3の配線幅寸法を超える長さのピッチ寸法で裏打ち配線BLU3を設けるとともに、1つ以上のメモリセルブロック10毎に裏打ち配線BLU3を設ける位置を変化させるようにしている。
すなわち、図9に表すように、1つ以上のメモリセルブロック10内においてビット線BLのピッチ寸法の3倍のピッチ寸法で裏打ち配線BLU3を設けるようにしている。つまり、1つ以上のメモリセルブロック10内において2つ置きのビット線BLに裏打ち配線BLU3を接続するようにしている。
そして、1つ以上のメモリセルブロック10毎に裏打ち配線BLU3を設ける位置を変化させるようにしている。すなわち、Y方向において、1つ以上のメモリセルブロック10毎にビット線BLの1ピッチ寸法ずれた位置に裏打ち配線BLU3を設けるようにしている。
そのため、裏打ち配線BLU3同士が干渉することを防止することができる。また、3つ以上のブロック10が配置された場合、すべてのビット線BLに裏打ち配線BLU3を設けることができる。
すなわち、図9に表すように、1つ以上のメモリセルブロック10内においてビット線BLのピッチ寸法の3倍のピッチ寸法で裏打ち配線BLU3を設けるようにしている。つまり、1つ以上のメモリセルブロック10内において2つ置きのビット線BLに裏打ち配線BLU3を接続するようにしている。
そして、1つ以上のメモリセルブロック10毎に裏打ち配線BLU3を設ける位置を変化させるようにしている。すなわち、Y方向において、1つ以上のメモリセルブロック10毎にビット線BLの1ピッチ寸法ずれた位置に裏打ち配線BLU3を設けるようにしている。
そのため、裏打ち配線BLU3同士が干渉することを防止することができる。また、3つ以上のブロック10が配置された場合、すべてのビット線BLに裏打ち配線BLU3を設けることができる。
本実施形態は、裏打ち配線BLUの配線幅寸法をビット線BLの配線幅寸法の約2倍とした場合でも、細線効果により、裏打ち配線BLUの配線抵抗が上昇してしまう場合に有効である。
なお、図9、図10に例示をしたものにおいては、2つのメモリセルブロック10毎に裏打ち配線BLU3を設ける位置を変化させるようにしているが、これに限定されるわけではない。例えば、1つのメモリセルブロック10毎、あるいは3つ以上のメモリセルブロック10毎に裏打ち配線BLU3を設ける位置を変化させるようにしてもよい。すなわち、1つ以上のメモリセルブロック10毎に裏打ち配線BLU3を設ける位置を変化させるようにしてもよい。
また、メモリセルブロック10のY方向の両側に設けられる裏打ち配線BLU3a、裏打ち配線BLU3bの配線幅寸法も配線幅寸法の5倍とすることが好ましい。この場合には、Y方向において裏打ち配線BLU3a、3bが最外のビット線BLよりもはみ出してしまう。そこで、Y方向において半導体記憶装置の高密度化、高集積化を行うために、Y方向の両側に設けられる裏打ち配線BLU3a、裏打ち配線BLU3bの配線幅寸法をビット線BLの配線幅寸法の5倍よりも短くする場合がある。その様な場合であっても、裏打ち配線BLU3a、裏打ち配線BLU3bの配線幅寸法はビット線BLの配線幅寸法よりも長くなるので、配線抵抗を低減させる効果を発揮させることができる。
以上、実施の形態について例示をした。しかし、本発明はこれらの記述に限定されるものではない。
前述の実施の形態に関して、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。
例えば、裏打ち配線の配線幅寸法がビット線の配線幅寸法の2倍、5倍の場合を例示したが、これらに限定されるわけではない。裏打ち配線の配線幅寸法は、ビット線の配線幅寸法よりも長くなっていればよい。また、裏打ち配線のX方向の長さ、配設数なども例示をしたものに限定されるわけではなく適宜変更することができる。
また、実施形態においては、裏打ち配線間の間隔がビット線BL間の間隔とほぼ同じとなる例で説明したが、裏打ち配線間の間隔はビット線BL間の間隔と同じ場合に限られない。また、裏打ち配線の配線は等間隔で配置されている場合に限られない。例えば、メモリセルブロック10内においてランダムに配置されていても良いし、裏打ち配線の間に、裏打ち配線と同じ層で他の配線が配置されていても良い。
また、本実施の形態に係る半導体記憶装置がNAND型EEPROMである場合について例示をしたがこれに限定されるわけではない。各種の不揮発性半導体記憶装置や、各種の揮発性半導体記憶装置などであってもよい。
また、前述した半導体記憶装置が備える各要素の形状、寸法、材質、配置、数などは、例示をしたものに限定されるわけではなく適宜変更することができる。
また、前述した各実施の形態が備える各要素は、可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
前述の実施の形態に関して、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。
例えば、裏打ち配線の配線幅寸法がビット線の配線幅寸法の2倍、5倍の場合を例示したが、これらに限定されるわけではない。裏打ち配線の配線幅寸法は、ビット線の配線幅寸法よりも長くなっていればよい。また、裏打ち配線のX方向の長さ、配設数なども例示をしたものに限定されるわけではなく適宜変更することができる。
また、実施形態においては、裏打ち配線間の間隔がビット線BL間の間隔とほぼ同じとなる例で説明したが、裏打ち配線間の間隔はビット線BL間の間隔と同じ場合に限られない。また、裏打ち配線の配線は等間隔で配置されている場合に限られない。例えば、メモリセルブロック10内においてランダムに配置されていても良いし、裏打ち配線の間に、裏打ち配線と同じ層で他の配線が配置されていても良い。
また、本実施の形態に係る半導体記憶装置がNAND型EEPROMである場合について例示をしたがこれに限定されるわけではない。各種の不揮発性半導体記憶装置や、各種の揮発性半導体記憶装置などであってもよい。
また、前述した半導体記憶装置が備える各要素の形状、寸法、材質、配置、数などは、例示をしたものに限定されるわけではなく適宜変更することができる。
また、前述した各実施の形態が備える各要素は、可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
1 半導体記憶装置、1a 半導体記憶装置、1b 半導体記憶装置、1c 半導体記憶装置、4 メモリセルユニット、10 メモリセルブロック、139a コンタクト、170 絶縁層、BL ビット線、BLU 裏打ち配線、BLU1 裏打ち配線、BLU2 裏打ち配線、BLU3 裏打ち配線、MC メモリセル、SL ソース線、WL ワード線
Claims (5)
- それぞれが複数のメモリセルを有し第1方向に所定の間隔で設けられた複数のメモリセルユニットを有し、前記第1方向と交差する第2方向に配置された複数のメモリセルブロックと、
前記第2方向に延在するとともに、前記第1方向に所定の間隔で設けられた複数の第1配線と、
前記第1配線の上方、及び前記第1配線の下方の少なくともいずれかに設けられた第2配線と、
前記第2配線の前記第2方向の両端部に設けられた前記第1配線と前記第2配線とを接続するコンタクトと、
を備え、
前記第2配線の前記第1方向に沿った幅寸法は、前記第1配線の前記第1方向に沿った幅寸法よりも長いことを特徴とする半導体記憶装置。 - 前記第2配線は、1つ以上の前記メモリセルブロック毎に設けられる位置が変化していること、を特徴とする請求項1記載の半導体記憶装置。
- 前記第1配線の上方に設けられた前記第2配線は、複数の前記メモリセルブロックに跨って設けられること、を特徴とする請求項1または2に記載の半導体記憶装置。
- 前記第1方向に延在するとともに前記第1配線の下方に設けられたソース線をさらに備え、
前記第1配線の下方に設けられた前記第2配線は、前記ソース線と同層に設けられたこと、を特徴とする請求項1または2に記載の半導体記憶装置。 - 前記コンタクトは、平面視において前記メモリセルと重ならない位置に設けられたこと、を特徴とする請求項1〜4のいずれか1つに記載の半導体記憶装置。
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