JP3599970B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP3599970B2 JP3599970B2 JP25380697A JP25380697A JP3599970B2 JP 3599970 B2 JP3599970 B2 JP 3599970B2 JP 25380697 A JP25380697 A JP 25380697A JP 25380697 A JP25380697 A JP 25380697A JP 3599970 B2 JP3599970 B2 JP 3599970B2
- Authority
- JP
- Japan
- Prior art keywords
- complementary data
- gio
- zgio
- data line
- line pair
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 73
- 230000000295 complement effect Effects 0.000 claims description 287
- 230000008878 coupling Effects 0.000 claims description 83
- 238000010168 coupling process Methods 0.000 claims description 83
- 238000005859 coupling reaction Methods 0.000 claims description 83
- 239000000758 substrate Substances 0.000 claims description 39
- 239000010410 layer Substances 0.000 description 155
- OWOHLURDBZHNGG-YFKPBYRVSA-N (8ar)-hexahydropyrrolo[1,2-a]pyrazine-1,4-dione Chemical compound O=C1CNC(=O)[C@@H]2CCCN12 OWOHLURDBZHNGG-YFKPBYRVSA-N 0.000 description 38
- 230000000694 effects Effects 0.000 description 33
- 238000010586 diagram Methods 0.000 description 20
- 239000011229 interlayer Substances 0.000 description 8
- 239000002184 metal Substances 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に隣接する共通相補データ線対すなわちグローバルＩ／Ｏ線対相互間の配線に関するものである。
【０００２】
【従来の技術】
図１２は、従来の半導体記憶装置のメモリアレイとその周辺回路の概略図（読み出し）であり、図において、１１〜１４はメモリセルトランジスタ、１５〜２０は列デコーダ用のスイッチトランジスタ、２１，２２は出力トランジスタ（メインアンプ）、２３〜２６はメモリセルキャパシタ、２７，２８はセンスアンプ、２９は出力プリアンプ、ＢＬ１，ＢＬ２はビット線、ＺＢＬ１，ＺＢＬ２はビットバー線、ＧＩＯはグローバルＩ／Ｏ線、ＺＧＩＯはグローバルＩ／Ｏバー線、ＷＬ０，ＷＬ１はワードラインである。ＢＬ１とＺＢＬ１およびＢＬ２とＺＢＬ２はビット線対をなし、ＧＩＯとＺＧＩＯはグローバルＩ／Ｏ線対をなす。スイッチトランジスタの１５〜２０は選択スイッチを構成する。
【０００３】
次に動作について説明する。
図１２のような１トランジスタ形メモリセルを用いた素子の読み出し時に、選択されたビット線は列デコーダのスイッチトランジスタ１５〜２０を通してグローバルＩ／Ｏ線対のいずれかに接続される。この時、共通のデータＩ／Ｏ線からビット線対に雑音（ノイズ）を与える可能性があるので、列デコーダは、センスアンプ２７，２８が微少信号を検出、増幅した後に動作を開始する。ビット線より読み出された情報は、スイッチトランジスタ１５〜２０によって接続されたグローバルＩ／Ｏ線対に与えられ、出力プリアンプ２９によって増幅され、出力トランジスタ（メインアンプ）２１，２２によって伝送される。
【０００４】
図１３は、従来の半導体記憶装置の共通相補データ線対すなわちグローバルＩ／Ｏ線対を示す平面図であり、図１４は図１３中のＶＩＩＩ−ＶＩＩＩ線に沿った断面図である。図において、４は半導体基板、５はフィールド酸化膜等の絶縁層、ＧＩＯ（ｎ）とＺＧＩＯ（ｎ）はそれぞれグローバルＩ／Ｏ線（ｎ）とグローバルＩ／Ｏバー線（ｎ）を示し、これらがグローバルＩ／Ｏ線対（ｎ）を構成するものであり（ｎ：自然数）、ＧＩＯ（ｎ）とＺＧＩＯ（ｎ）は一方がビット線ならば他方はビットバー線という関係にある。すなわち、ＧＩＯ（１）およびＺＧＩＯ（１）はグローバルＩ／Ｏ線対（１）を構成し、同様にＧＩＯ（２）およびＺＧＩＯ（２）はグローバルＩ／Ｏ線対（２）を構成するものである。
【０００５】
従来例では、図１３、図１４のようにグローバルＩ／Ｏ線対（ｎ）のビット線とビットバー線には単一配線層が用いられている。このグローバルＩ／Ｏ線対（ｎ）は、複数のメモリセルに接続される複数のビット線のどれか選択する選択スイッチを介して接続されるものである。
【０００６】
図１５は、グローバルＩ／Ｏ線対（１）のビット線ＧＩＯ（１）とビットバー線ＺＧＩＯ（１）およびグローバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）とビットバー線ＺＧＩＯ（２）の配線間の結合容量を示す図であり、図において、Ｃ１０１はビット線ＧＩＯ（１）とビットバー線ＺＧＩＯ（１）間の結合容量、Ｃ１０２はビットバー線ＺＧＩＯ（１）とビット線ＧＩＯ（２）間の結合容量、Ｃ１０３はビット線ＧＩＯ（２）とビットバー線ＺＧＩＯ（２）間の結合容量を示すものである。
【０００７】
図１６は、図１５に示したグローバルＩ／Ｏ線対（１）のビットバー線とグローバルＩ／Ｏ線対（２）のビット線間の結合容量Ｃ１０２によるグローバルＩ／Ｏ線対（２）のビット線の電位変化に対するグローバルＩ／Ｏ線対（１）のビットバー線の電位への影響を示す図である。
【０００８】
次に動作について説明する。
グローバルＩ／Ｏ線対（１）のビットバー線ＺＧＩＯ（１）は、グローバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）との間にビット線間の結合容量Ｃ１０２を有し、グローバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）の電位が変化する際に、グローバルＩ／Ｏ線対（１）のビットバー線ＺＧＩＯ（１）はビット線間結合容量によってグローバルＩ／Ｏ線対（２）のビット線電位の上昇（グローバルＩ／Ｏ線対（２）のビット線電位がＬレベルからＨレベルへの変化時）および降下（グローバルＩ／Ｏ線対（２）のビット線電位がＨレベルからＬレベルへの変化時）する影響を受け、グローバルＩ／Ｏ線対（１）のビットバー線ＺＧＩＯ（１）の動作の妨げとなる。グローバルＩ／Ｏ線対（１）のビットバー線ＺＧＩＯ（１）の電位変化がグローバルＩ／Ｏ線対（２）のビット線電位に与える影響についても上記内容と同一のことが言える。
【０００９】
したがって、グローバルＩ／Ｏ線対（１）のビットバー線ＺＧＩＯ（１）が
グローバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）の影響を受けないようにしたり、グローバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）がグローバルＩ／Ｏ線対（１）のビットバー線ＺＧＩＯ（１）の影響を受けないようにするためには、ビット線ＧＩＯ（ｎ）とビットバー線ＺＧＩＯ（ｎ）間の各配線ピッチを広げる必要がある。しかしながら、この方法では、デバイスの高集積度化により設計ルールが厳しくなるために配線ピッチが狭くなる今後の傾向から考えると配線面積の高効率化の妨げとなるため好ましくない。
【００１０】
【発明が解決しようとする課題】
従来の半導体記憶装置は以上のように構成されているので、ワイドバス化に伴いグローバルＩ／Ｏ線対の増加が必要な場合でもその配線レイアウトは横に並べていく形態しか採り得ず、ノイズ干渉による影響を回避するためには配線間のスペースもある程度確保しなければならないために装置サイズが増大してしまう課題があった。
しかも、従来のグローバルＩ／Ｏ線対の構成では、各配線毎に特定、すなわち１つの配線間の容量しかつかないので、ノイズの影響を受けやすいという課題があった。
【００１１】
この発明は上記のような課題を解決するためになされたもので、多層配線を利用し隣接するグローバルＩ／Ｏ線間のノイズ干渉を緩和するとともに配線面積の効率化を実現し、省スペース化が図られた半導体記憶装置を得ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、複数のメモリセルに接続されるグローバルＩ／Ｏ線対のＧＩＯおよびＺＧＩＯからなる相補データ線と、半導体基板上に順に形成された第１、第２および第３の配線層と、第１および第２の配線層を第１のビアコンタクトを介して接続したＧＩＯおよびＺＧＩＯからなる第１の共通相補データ線対と、第２および第３の配線層を第２のビアコンタクトを介して接続したＧＩＯおよびＺＧＩＯからなる第２の共通相補データ線対と、上記相補データ線のＧＩＯおよびＺＧＩＯを選択して上記第１および第２の共通相補データ線対のＧＩＯおよびＺＧＩＯをそれぞれ接続する選択スイッチとを具備した半導体記憶装置において、上記第１の配線層を上記第１の共通相補データ線対のＧＩＯとし、上記第３の配線層を上記第２の共通相補データ線対のＧＩＯとするとともに、上記第２の配線層を第１および第２の共通相補データ線対のＧＩＯおよびＺＧＩＯとした場合、上記第１の共通相補データ線対のＧＩＯに対して上記第２の共通相補データ線対のＧＩＯの基板垂直方向重なる面積と上記第１の共通相補データ線対のＧＩＯに対して上記第２の共通相補データ線対のＺＧＩＯの基板垂直方向重なる面積を均等とするとともに、上記第２の共通相補データ線対のＧＩＯに対して上記第１の共通相補データ線対のＧＩＯの基板垂直方向重なる面積と上記第２の共通相補データ線対のＧＩＯに対して上記第１の共通相補データ線対のＺＧＩＯの基板垂直方向重なる面積を均等とするものである。
【００１３】
この発明に係る半導体記憶装置は、複数のメモリセルに接続されるグローバルＩ／Ｏ線対のＧＩＯおよびＺＧＩＯからなる相補データ線と、半導体基板上に順に形成された第１、第２および第３の配線層と、第１および第２の配線層を第１のビアコンタクトを介して接続したＧＩＯおよびＺＧＩＯからなる第１の共通相補データ線対と、第２および第３の配線層を第２のビアコンタクトを介して接続したＧＩＯおよびＺＧＩＯからなる第２の共通相補データ線対と、上記相補データ線のＧＩＯおよびＺＧＩＯを選択して上記第１および第２の共通相補データ線対のＧＩＯおよびＺＧＩＯをそれぞれ接続する選択スイッチとを具備した半導体記憶装置において、上記第１の配線層を上記第１の共通相補データ線対のＺＧＩＯとし、上記第３の配線層を上記第２の共通相補データ線対のＺＧＩＯとするとともに、上記第２の配線層を第１および第２の共通相補データ線対のＧＩＯおよびＺＧＩＯとした場合、上記第１の共通相補データ線対のＺＧＩＯに対して上記第２の共通相補データ線対のＧＩＯの基板垂直方向重なる面積と上記第１の共通相補データ線対のＺＧＩＯに対して上記第２の共通相補データ線対のＺＧＩＯの基板垂直方向重なる面積を均等とするとともに、上記第２の共通相補データ線対のＺＧＩＯに対して上記第１の共通相補データ線対のＧＩＯの基板垂直方向重なる面積と上記第２の共通相補データ線対のＺＧＩＯに対して上記第１の共通相補データ線対のＺＧＩＯの基板垂直方向重なる面積を均等とするものである。
【００１４】
この発明に係る半導体記憶装置は、複数のメモリセルに接続されるグローバルＩ／Ｏ線対のＧＩＯおよびＺＧＩＯからなる相補データ線と、半導体基板上に順に形成された第１、第２および第３の配線層と、第１および第２の配線層を第１のビアコンタクトを介して接続したＧＩＯと第１の配線層からなるＺＧＩＯとからなる第１の共通相補データ線対と、第２および第３の配線層を第２のビアコンタクトを介して接続したＧＩＯと第３の配線層からなるＺＧＩＯからなる第２の共通相補データ線対と、上記相補データ線のＧＩＯおよびＺＧＩＯを選択して上記第１および第２の共通相補データ線対のＧＩＯおよびＺＧＩＯをそれぞれ接続する選択スイッチとを具備した半導体記憶装置において、上記第２の共通相補データ線対のＧＩＯに対する上記第１の共通相補データ線対のＧＩＯの結合容量と上記第２の共通相補データ線対に対するＧＩＯの結合容量と上記第１の共通相補データ線対のＺＧＩＯの結合容量とを均等とし、上記第１の共通相補データ線対のＧＩＯに対する上記第２の共通相補データ線対のＧＩＯの結合容量と上記第１の共通相補データ線対の上記第２の共通相補データ線対のＧＩＯに対するＺＧＩＯの結合容量とを均等とするものである。
【００１５】
この発明に係る半導体記憶装置は、複数のメモリセルに接続されるグローバルＩ／Ｏ線対のＧＩＯおよびＺＧＩＯからなる相補データ線と、半導体基板上に順に形成された第１、第２および第３の配線層と、第１および第２の配線層を第１のビアコンタクトを介して接続したＺＧＩＯと第１の配線層からなるＧＩＯとからなる第１の共通相補データ線対と、第２および第３の配線層を第２のビアコンタクトを介して接続したＺＧＩＯと第３の配線層からなるＧＩＯとからなる第２の共通相補データ線対と、上記相補データ線のＧＩＯおよびＺＧＩＯを選択して上記第１および第２の共通相補データ線対のＧＩＯおよびＺＧＩＯをそれぞれ接続する選択スイッチとを具備した半導体記憶装置において、上記第２の共通相補データ線対のＺＧＩＯに対して上記第１の共通相補データ線対のＧＩＯの結合容量と上記第２の共通相補データ線対のＺＧＩＯに対して上記第１の共通相補データ線対のＺＧＩＯの結合容量とを均等とし、上記第１の共通相補データ線対のＺＧＩＯに対して上記第２の共通相補データ線対のＧＩＯの結合容量と上記第１の共通相補データ線対のＺＧＩＯに対して上記第２の共通相補データ線対のＺＧＩＯの結合容量とを均等とするものである。
【００１６】
この発明に係る半導体記憶装置は、複数のメモリセルに接続されるグローバルＩ／Ｏ線対のＧＩＯおよびＺＧＩＯからなる相補データ線と、半導体基板上に順に形成された第１、第２および第３の配線層と、上記第１および第３の配線層に対してＧＩＯおよびＺＧＩＯを割り当てた第１の共通相補データ線対と、上記第１および第３の配線層に対してＧＩＯおよびＺＧＩＯを割り当てた第２の共通相補データ線対と、上記相補データ線のＧＩＯおよびＺＧＩＯを選択して上記第１および第２の共通相補データ線対のＧＩＯおよびＺＧＩＯをそれぞれ接続する選択スイッチとを具備した半導体記憶装置において、上記第１の配線層を上記第１の共通相補データ線対および上記第２の共通相補データ線対のＧＩＯに割り当てるとともに、上記第３の配線層を上記第１の共通相補データ線対および上記第２の共通相補データ線対のＺＧＩＯに割り当てる場合には、ＧＩＯおよびＺＧＩＯにならない上記第１および第３の配線層のうちの少なくとも一方は、上記第２の配線層とコンタクトを介して互いに接続するものである。
【００１７】
この発明に係る半導体記憶装置は、複数のメモリセルに接続されるグローバルＩ／Ｏ線対のＧＩＯおよびＺＧＩＯからなる相補データ線と、半導体基板上に順に形成された第１、第２および第３の配線層と、上記第１および第３の配線層に対してＧＩＯおよびＺＧＩＯを割り当てた第１の共通相補データ線対と、上記第１および第３の配線層に対してＧＩＯおよびＺＧＩＯを割り当てた第２の共通相補データ線対と、上記相補データ線のＧＩＯおよびＺＧＩＯを選択して上記第１および第２の共通相補データ線対のＧＩＯおよびＺＧＩＯをそれぞれ接続する選択スイッチとを具備した半導体記憶装置において、上記第１の配線層を上記第１の共通相補データ線対および上記第２の共通相補データ線対のＺＧＩＯに割り当てるとともに、上記第３の配線層を上記第１の共通相補データ線対および第２の共通相補データ線対のＧＩＯに割り当てる場合には、ＧＩＯおよびＺＧＩＯにならない上記第１および第３の配線層のうちの少なくとも一方は、上記第２の配線層とコンタクトを介して互いに接続するものである。
【００１８】
この発明に係る半導体記憶装置は、複数のメモリセルに接続されるグローバルＩ／Ｏ線対のＧＩＯおよびＺＧＩＯからなる相補データ線と、半導体基板上に順に形成された第１、第２および第３の配線層と、上記第１および第３の配線層に対してＧＩＯおよびＺＧＩＯを割り当てた第１の共通相補データ線対と、上記第１および第３の配線層に対してＧＩＯおよびＺＧＩＯを割り当てた第２の共通相補データ線対と、上記相補データ線のＧＩＯおよびＺＧＩＯを選択して上記第１および第２の共通相補データ線対のＧＩＯおよびＺＧＩＯをそれぞれ接続する選択スイッチとを具備した半導体記憶装置において、上記第１の配線層を上記第１の共通相補データ線対および上記第２の共通相補データ線対のＺＧＩＯに割り当てるとともに、上記第３の配線層を上記第１の共通相補データ線対および第２の共通相補データ線対のＧＩＯに割り当てる場合には、ＧＩＯおよびＺＧＩＯにならない上記第１および第３の配線層のうちの少なくとも一方は、上記第２の配線層とコンタクトを介して互いに接続するものである。
【００１９】
この発明に係る半導体記憶装置は、第１、第２および第３の配線層と同一構成をなす、第４、第５および第６の配線層をもつものである。
【００２０】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１（ａ）〜（ｃ）は、この実施の形態１の半導体記憶装置を示す平面図であり、（ａ）は第３の配線層による配線図、（ｂ）は第２の配線層による配線図、（ｃ）は第１の配線層による配線図であり、複数のメモリセルに接続されるビット線を選択スイッチにより選択して接続される共通相補データ線対すなわちグローバルＩ／Ｏ線対を示すものである。図において、１は第１の配線層、２は第２の配線層、３は第３の配線層である。
【００２１】
また、図２（ａ），（ｂ）は、それぞれ図１（ａ）〜（ｃ）におけるＩ−Ｉ線とＩＩ−ＩＩ線に沿った断面図であり、図において、４は半導体基板、５はフィールド酸化膜等の絶縁層、６は第１の層間絶縁層、７は第２の層間絶縁層、８は第１の配線層と第２の配線層を接続するための第１のビアコンタクト、９は第２の配線層と第３の配線層を接続するための第２のビアコンタクト、その他の構成は図１（ａ）〜（ｃ）と同様であるから同一部分には同一符号を付して重複説明を省略する。従来例（図１３〜図１５）との相違点としては、単一配線層の使用から第１〜第３の配線層の使用に変更した点がある。
【００２２】
図３は、この実施の形態１の半導体記憶装置の三次元的配線図であり、図において、Ｃ１０１はグローバルＩ／Ｏ線対（１）のグローバルＩ／Ｏバー線ＺＧＩＯ（１）とグローバルＩ／Ｏ線対（２）のグローバルＩ／Ｏ線ＧＩＯ（２）間の結合容量、Ｃ１０２はグローバルＩ／Ｏ線対（１）のグローバルＩ／Ｏバー線ＺＧＩＯ（１）とグローバルＩ／Ｏ線対（２）のグローバルＩ／Ｏバー線ＺＧＩＯ（２）間の結合容量、Ｃ２０１はグローバルＩ／Ｏ線対（１）のグローバルＩ／Ｏ線ＧＩＯ（１）とグローバルＩ／Ｏ線対（２）のグローバルＩ／Ｏバー線ＺＧＩＯ（２）間の結合容量、Ｃ２０２はグローバルＩ／Ｏ線対（１）のグローバルＩ／Ｏ線ＧＩＯ（１）とグローバルＩ／Ｏ線対（２）のグローバルＩ／Ｏ線ＧＩＯ（２）間の結合容量を示すものである。
【００２３】
これにより、第１の配線層を使用したグローバルＩ／Ｏ線対（１）のビット線と、第３の配線層を使用したグローバルＩ／Ｏ線対（２）のビット線との間に配線の結合容量Ｃ２０２と、第３の配線層を使用したグローバルＩ／Ｏ線対（２）のビットバー線との間に配線の結合容量Ｃ２０１とを均等に有することが実現可能となる。加えて、第１の配線層を使用したグローバルＩ／Ｏ線対（１）のビットバー線と、第２の配線層を使用したグローバルＩ／Ｏ線対（２）のビット線との間に配線の結合容量Ｃ１０１と第３の配線層を使用したグローバルＩ／Ｏ線対（２）のビットバー線との間に配線の結合容量Ｃ１０２とを均等に有することが実現可能となる。
【００２４】
図４は、グローバルＩ／Ｏ線対（１）のビット線ＧＩＯ（１）と、グローバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）およびビットバー線ＺＧＩＯ（２）との結合容量Ｃ２０１，Ｃ２０２による電位への影響を示す図であり、グローバルＩ／Ｏ線対（１）のビット線ＧＩＯ（１）は、グローバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）との結合容量Ｃ２０２とグローバルＩ／Ｏ線対（２）のビットバー線との結合容量Ｃ２０１を有する。
【００２５】
次に動作について説明する。
グローバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）の電位変化が、ＬレベルからＨレベルへの変化時にグローバルＩ／Ｏ線対（１）のビット線ＧＩＯ（１）は結合容量Ｃ２０２によって電位上昇の影響を受ける。しかし、同時にグローバルＩ／Ｏ線対（２）のビットバー線ＺＧＩＯ（２）のＨレベルからＬレベルへの変化が起こることで、結合容量Ｃ２０１によって電位降下の影響を受け、グローバルＩ／Ｏ線対（１）のビット線ＧＩＯ（１）への影響は緩和されることになる。同様に、グローバルＩ／Ｏ線対（１）のビットバー線ＺＧＩＯ（１）とグローバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）との結合容量Ｃ１０１、およびグローバルＩ／Ｏ線対（２）のビットバー線ＺＧＩＯ（２）との結合容量Ｃ１０２も同一の効果を得る。
【００２６】
同時に、第１の配線層をグローバルＩ／Ｏ線対（１）のビット線（ビットバー線）、第３の配線層をグローバルＩ／Ｏ線対（２）のビット線（ビットバー線）とすることで、従来の半分の面積で配線することが可能となり、半導体記憶装置の高集積度化に寄与する。
【００２７】
以上のように、この実施の形態１によれば、２個のグローバルＩ／Ｏ線対のうちの一方のビット線およびビットバー線を平面的に交錯させることにより、他方の対のノイズをキャンセルするとともに多層配線構造を使用したので、レイアウト面積を半分にできる効果がある。上記実施の形態１では、多層配線に３層を用いたが、４層、５層とさらに多層化が進んでも上述のような結合ノイズの相殺と微細化に更に貢献できるのは言うまでもない。
【００２８】
実施の形態２．
図５（ａ）〜（ｃ）は、この実施の形態２の半導体記憶装置を示す平面図であり、（ａ）は第３の配線層による配線図、（ｂ）は第２の配線層による配線図、（ｃ）は第１の配線層による配線図である。図において、１は第１の配線層、２は第２の配線層、３は第３の配線層であり、複数のメモリセルに接続されるビット線を選択スイッチにより選択して接続されるグローバルＩ／Ｏ線対を示すものである。従来例（図１３〜図１５）との相違点は、単一配線層の使用から第１〜第３の配線層の使用に変更した点である。
【００２９】
また、図６（ａ），（ｂ）は、それぞれ図５（ａ）〜（ｃ）におけるＩＩＩ −ＩＩＩ 線とＩＶ−ＩＶ線に沿った断面図であり、図において、４は半導体基板、５はフィールド酸化膜等の絶縁層、６は第１の層間絶縁層、７は第２の層間絶縁層、８は第１の配線層と第２の配線層を接続するための第１のビアコンタクト、９は第２の配線層と第３の配線層を接続するための第２のビアコンタクト、その他の構成は図５（ａ）〜（ｃ）と同様であるから同一部分には同一符号を付して重複説明を省略する。
【００３０】
図７は、この実施の形態２の半導体記憶装置の三次元的配線図であり、図において、第１の配線層を使用したグローバルＩ／Ｏ線対（１）のビット線ＧＩＯ（１）は、第３の配線層を使用したグローバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）との間に配線の結合容量Ｃ２０１、第３の配線層を使用したグローバルＩ／Ｏ線対（２）のビットバー線ＺＧＩＯ（２）との間に配線の結合容量Ｃ１０２を均等に有することが可能となり、更に、第１の配線層を使用したグローバルＩ／Ｏ線対（１）のビットバー線ＺＧＩＯ（１）と、第３の配線層を使用したグローバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）との間に配線の結合容量Ｃ２０２と、第３の配線層（ないし第２の配線層）を使用したグローバルＩ／Ｏ線対（２）のビットバー線ＺＧＩＯ（２）との間に配線の結合容量Ｃ１０１とを均等に有することが実現可能となる。
【００３１】
図８は、グローバルＩ／Ｏ線対（１）のビット線ＧＩＯ（１）がグローバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）とビットバー線ＺＧＩＯ（２）の結合容量（Ｃ２０１，Ｃ１０２）に対する電位への影響を示す図であり、グローバルＩ／Ｏ線対（１）のビット線ＧＩＯ（１）は、グローバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）との結合容量Ｃ２０１とグローバルＩ／Ｏ線対（２）のビットバー線との結合容量Ｃ１０２を有する。
【００３２】
次に動作について説明する。
グローバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）の電位変化が、ＬレベルからＨレベルへの変化時にグローバルＩ／Ｏ線対（１）のビット線は結合容量Ｃ２０１によって電位上昇の影響を受ける。しかし、同時にグローバルＩ／Ｏ線対（２）のビットバー線ＺＧＩＯ（２）のＨレベルからＬレベルへの変化が起こることで、結合容量Ｃ１０２によって電位降下の影響を受け、グローバルＩ／Ｏ線対（１）のビット線ＧＩＯ（１）への影響は緩和されることになる。
【００３３】
同様に、グローバルＩ／Ｏ線対（１）のビットバー線ＺＧＩＯ（１）は、グローバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）との結合容量Ｃ２０２、およびグローバルＩ／Ｏ線対（２）のビットバー線ＺＧＩＯ（２）との結合容量Ｃ１０１も同一の効果を得る。同時に、第１の配線層をグローバルＩ／Ｏ線対（１）のビット線ＧＩＯ（１）（ビットバー線ＺＧＩＯ（１））、第３の配線層をグローバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）（ビットバー線ＺＧＩＯ（２））とした立体的構造をとることで、従来例の半分のチップ占有面積で配線することが可能となる。
【００３４】
以上のように、この実施の形態２によれば、２個のグローバルＩ／Ｏ線対のうちの一方のビット線およびビットバー線を階層的に交錯させることにより、他方の対のノイズをキャンセルするとともに多層配線構造を使用したので、レイアウト面積を半分にできる効果がある。
【００３５】
実施の形態３．
図９（ａ）〜（ｃ）は、この実施の形態３の半導体記憶装置を示す平面図であり、（ａ）は第３の配線層による配線図、（ｂ）は第２の配線層によるシールド壁としての配線図、（ｃ）は第１の配線層による配線図であり、これらの組み合わせが複数のメモリセルに接続されるビット線を選択スイッチにより選択して接続されるグローバルＩ／Ｏ線対を示すものである。図において、１は第１の配線層、２は第２の配線層、３は第３の配線層であり、従来例（図１３〜図１５）との相違点は、単一配線層の使用から第１〜第３の配線層の使用に変更した点である。
【００３６】
図１０（ａ），（ｂ）は、それぞれ図９（ａ）〜（ｃ）におけるＶ −Ｖ 線とＶＩ−ＶＩ線に沿った断面図であり、図１１は図９のＶＩＩ−ＶＩＩ線に沿った断面図である。図において、４は半導体基板、５はフィールド酸化膜等の絶縁層、６は第１の層間絶縁層、７は第２の層間絶縁層、８は第１の配線層と第２の配線層を接続するための第１のビアコンタクト、９は第２の配線層と第３の配線層を接続するための第２のビアコンタクト、その他の構成は図９（ａ）〜（ｃ）と同様であるから同一部分には同一符号を付して重複説明を省略する。従来例との相違点は、単一配線層の使用から上記実施の形態１および実施の形態２と同様に第１〜第３の配線層の使用に変更した点である。
【００３７】
従来例では、配線の結合容量が特定のビット線（ビットバー線）との間にできる構成のため、他の配線の電位変化に対する影響を受けていた。しかしながら、これにより、第１、第３の配線層を使用していたグローバルＩ／Ｏ線対（１）のビット線（ビットバー線）と、第１、第３の配線層を使用したグローバルＩ／Ｏ線対（２）のビット線（ビットバー線）との間に、基準電圧（例：接地レベル）と接続した第２の配線層を中心に相互接続した第１〜第３の配線層によるシールド壁を設けることにより、信号配線相互間の結合容量がなくなり各信号配線は全て基準電圧との間に結合容量を有することになる。このことで、各信号配線の電位変化に対する影響を完全に受けなくすることが可能となる。しかしながら、第１〜第３の配線層を使用したシールド壁を設けることで配線のチップ占有面積の増大につながる欠点はあるが、半導体記憶装置の低電圧化に伴い微少電位を取り扱う回路に対しては有効である。
【００３８】
以上のように、この実施の形態３によれば、２個のグローバルＩ／Ｏ線対の間に第１および第３の配線層を使用したシールド壁を設けることにより相互間の結合容量がなくなり、低電圧化に伴い微少電位を取り扱う回路に適用できる効果ががある。
【００３９】
【発明の効果】
以上のように、この発明によれば、第１の配線層を第１の共通相補データ線対のＧＩＯとし、第３の配線層を上記第２の共通相補データ線対のＧＩＯとするとともに、第２の配線層を第１および第２の共通相補データ線対のＧＩＯおよびＺＧＩＯとした場合、第１の共通相補データ線対のＧＩＯに対して第２の共通相補データ線対のＧＩＯの基板垂直方向重なる面積と第１の共通相補データ線対のＧＩＯに対して上記第２の共通相補データ線対のＺＧＩＯの基板垂直方向重なる面積を均等とするとともに、第２の共通相補データ線対のＧＩＯに対して第１の共通相補データ線対のＧＩＯの基板垂直方向重なる面積と第２の共通相補データ線対のＧＩＯに対して第１の共通相補データ線対のＺＧＩＯの基板垂直方向重なる面積を均等とするように構成したので、第１の共通相補データ線対のＧＩＯと、第２の共通相補データ線対のＧＩＯおよびＺＧＩＯとの間の結合容量は、互いに等しくすることができ、しかも第１の共通相補データ線対のＺＧＩＯと、第２の共通相補データ線対のＧＩＯおよびＺＧＩＯとの間の結合容量もまた、互いに等しくすることができる。
これにより、第１の共通相補データ線対のＧＩＯは、第２の共通相補データ線対のＧＩＯが電位変化（ＬレベルからＨレベルに）をした場合に第１の共通相補データ線対のＧＩＯと第２の共通相補データ線対のＧＩＯ間の結合容量によって電位の影響を受けたとしても、同時に隣接した第２の共通相補データ線対のＺＧＩＯがその逆の電位変化（ＨレベルからＬレベルに）をする事で第１の共通相補データ線対のＧＩＯと第２の共通相補データ線対のＺＧＩＯ間の結合容量によってその逆の電位の影響を受ける。従って、第１の共通相補データ線対のＧＩＯへの電位の影響は相殺されノイズによる影響を緩和する効果がある。
加えて、第１〜第３の配線層という多層金属配線を使用する事により、配線レイアウトの占有面積を縮小する効果がある。
【００４０】
また、この発明によれば、第１の配線層を第１の共通相補データ線対のＺＧＩＯとし、第３の配線層を第２の共通相補データ線対のＺＧＩＯとするとともに、第２の配線層を第１および第２の共通相補データ線対のＧＩＯおよびＺＧＩＯとした場合、第１の共通相補データ線対のＺＧＩＯに対して第２の共通相補データ線対のＧＩＯの基板垂直方向重なる面積と第１の共通相補データ線対のＺＧＩＯに対して第２の共通相補データ線対のＺＧＩＯの基板垂直方向重なる面積を均等とするとともに、第２の共通相補データ線対のＺＧＩＯに対して第１の共通相補データ線対のＧＩＯの基板垂直方向重なる面積と第２の共通相補データ線対のＺＧＩＯに対して第１の共通相補データ線対のＺＧＩＯの基板垂直方向重なる面積を均等とするように構成したので、第１の共通相補データ線対のＺＧＩＯと、第２の共通相補データ線対のＧＩＯおよびＺＧＩＯとの間の結合容量は、互いに等しくすることができ、しかも第１の共通相補データ線対のＧＩＯと、第２の共通相補データ線対のＧＩＯおよびＺＧＩＯとの間の結合容量もまた、互いに等しくすることができる。
これにより、上記と同様に、第１の共通相補データ線対のＺＧＩＯは、第２の共通相補データ線対のＺＧＩＯが電位変化（ＬレベルからＨレベルに）をした場合に第１の共通相補データ線対のＺＧＩＯと第２の共通相補データ線対のＺＧＩＯ間の結合容量によって電位の影響を受けたとしても、同時に隣接した第２の共通相補データ線対のＧＩＯがその逆の電位変化（ＨレベルからＬレベルに）をする事で第１の共通相補データ線対のＺＧＩＯと第２の共通相補データ線対のＧＩＯ間の結合容量によってその逆の電位の影響を受ける。従って、第１の共通相補データ線対のＺＧＩＯへの電位の影響は相殺されノイズによる影響を緩和する効果がある。
加えて、第１〜第３の配線層という多層金属配線を使用する事により、配線レイアウトの占有面積を縮小する効果がある。
【００４１】
また、この発明によれば、第２の共通相補データ線対のＧＩＯに対する第１の共通相補データ線対のＧＩＯの結合容量と第２の共通相補データ線対に対するＧＩＯの結合容量と第１の共通相補データ線対のＺＧＩＯの結合容量とを均等とし、第１の共通相補データ線対のＧＩＯに対する第２の共通相補データ線対のＧＩＯの結合容量と第１の共通相補データ線対の第２の共通相補データ線対のＧＩＯに対するＺＧＩＯの結合容量とを均等とするように構成したので、第１の共通相補データ線対のＧＩＯは、第２の共通相補データ線対のＧＩＯおよびＺＧＩＯとの間にそれぞれ結合容量を有し、しかも第２の共通相補データ線対のＧＩＯも同様に、第１の共通相補データ線対のＧＩＯおよびＺＧＩＯとの間にそれぞれ結合容量を有する。
これにより、第２の共通相補データ線対のＧＩＯは、第１の共通相補データ線対のＧＩＯが電位変化（ＬレベルからＨレベルに）をした場合に第２の共通相補データ線対のＧＩＯと第１の共通相補データ線対のＧＩＯ間の結合容量によって電位の影響を受けたとしても、同時に隣接した第１の共通相補データ線対のＺＧＩＯがその逆の電位変化（ＨレベルからＬレベルに）をする事で第２の共通相補データ線対のＧＩＯと第１の共通相補データ線対のＺＧＩＯ間の結合容量によってその逆の電位を受ける。従って、第２の共通相補データ線対のＧＩＯへの電位の影響は相殺されノイズによる影響を緩和する効果がある。
上記と同様に、第１の共通相補データ線対のＧＩＯは、第２の共通相補データ線対のＧＩＯが電位変化（ＬレベルからＨレベルに）をした場合に第１の共通相補データ線対のＧＩＯと第２の共通相補データ線対のＧＩＯ間の結合容量によって電位の影響を受けたとしても、同時に隣接した第２の共通相補データ線対のＺＧＩＯがその逆の電位変化（ＨレベルからＬレベルに）をする事で第１の共通相補データ線対のＧＩＯと第２の共通相補データ線対のＺＧＩＯ間の結合容量によってその逆の電位を受ける。従って、第１の共通相補データ線対のＧＩＯへの電位の影響は相殺されノイズによる影響を緩和する効果がある。
加えて、第１〜第３の配線層という多層金属配線を使用する事により、配線レイアウトの占有面積を縮小する効果がある。
【００４２】
また、この発明によれば、第２の共通相補データ線対のＺＧＩＯに対して第１の共通相補データ線対のＧＩＯの結合容量と第２の共通相補データ線対のＺＧＩＯに対して第１の共通相補データ線対のＺＧＩＯの結合容量とを均等とし、第１の共通相補データ線対のＺＧＩＯに対して第２の共通相補データ線対のＧＩＯの結合容量と第１の共通相補データ線対のＺＧＩＯに対して第２の共通相補データ線対のＺＧＩＯの結合容量とを均等とするように構成したので、第１の共通相補データ線対のＺＧＩＯは、第２の共通相補データ線対のＧＩＯおよびＺＧＩＯとの間にそれぞれ結合容量を有し、しかも第２の共通相補データ線対のＺＧＩＯも同様に、第１の共通相補データ線対のＧＩＯおよびＺＧＩＯとの間にそれぞれ結合容量を有する。
これにより、上記と同様に、第２の共通相補データ線対のＺＧＩＯは、第１の共通相補データ線対のＧＩＯが電位変化（ＬレベルからＨレベルに）をした場合に第２の共通相補データ線対のＺＧＩＯと第１の共通相補データ線対のＧＩＯ間の結合容量によって電位の影響を受けたとしても、同時に隣接した第１の共通相補データ線対のＺＧＩＯがその逆の電位変化（ＨレベルからＬレベルに）をする事で第２の共通相補データ線対のＺＧＩＯと第１の共通相補データ線対のＺＧＩＯ間の結合容量によってその逆の電位を受ける。従って、第２の共通相補データ線対のＺＧＩＯへの電位の影響は相殺されノイズによる影響を緩和する効果がある。
上記と同様に、第１の共通相補データ線対のＺＧＩＯは、第２の共通相補データ線対のＧＩＯが電位変化（ＬレベルからＨレベルに）をした場合に第１の共通相補データ線対のＺＧＩＯと第２の共通相補データ線対のＧＩＯ間の結合容量によって電位の影響を受けたとしても、同時に隣接した第２の共通相補データ線対のＺＧＩＯがその逆の電位変化（ＨレベルからＬレベルに）をする事で第１の共通相補データ線対のＺＧＩＯと第２の共通相補データ線対のＺＧＩＯ間の結合容量によってその逆の電位を受ける。従って、第１の共通相補データ線対のＺＧＩＯへの電位の影響は相殺されノイズによる影響を緩和する効果がある。
加えて、第１〜第３の配線層という多層金属配線を使用する事により、配線レイアウトの占有面積を縮小する効果がある。
【００４３】
また、この発明によれば、第１の配線層を第１の共通相補データ線対および第２の共通相補データ線対のＧＩＯに割り当てるとともに、第３の配線層を第１の共通相補データ線対および第２の共通相補データ線対のＺＧＩＯに割り当てる場合には、ＧＩＯおよびＺＧＩＯにならない第１および第３の配線層のうちの少なくとも一方は、第２の配線層とコンタクトを介して互いに接続するように構成したので、信号配線とはならず基準電圧と接続した第２の配線層と接続する第１および第３の配線部分を前記の共通相補データ線対のＧＩＯないしＺＧＩＯ間に介在させることにより、これらの信号配線間の結合容量をなくし、各信号間の結合容量は全て基準電圧との間に持つ事となり、各信号配線の電位変化に対する影響を排除できる効果がある。したがって、半導体記憶装置の低電圧化に伴う微少電位で動作する回路に適用できる効果がある。
【００４４】
また、この発明によれば、第１の配線層を第１の共通相補データ線対および第２の共通相補データ線対のＺＧＩＯに割り当てるとともに、第３の配線層を第１の共通相補データ線対および第２の共通相補データ線対のＧＩＯに割り当てる場合には、ＧＩＯおよびＺＧＩＯにならない第１および第３の配線層のうちの少なくとも一方は、第２の配線層とコンタクトを介して互いに接続するように構成したので、上記と同様に、信号配線とはならず基準電圧と接続した第２の配線層と接続する第１および第３の配線部分を前記の共通相補データ線対のＧＩＯないしＺＧＩＯ間に介在させることにより、これらの信号配線間の結合容量をなくし、各信号間の結合容量は全て基準電圧との間に持つ事となり、各信号配線の電位変化に対する影響を排除できる効果がある。
【００４５】
また、この発明によれば、第１の配線層を第１の共通相補データ線対のＧＩＯおよび第２の共通相補データ線対のＺＧＩＯに割り当てるとともに、第３の配線層を第１の共通相補データ線対のＺＧＩＯおよび第２の共通相補データ線対のＧＩＯに割り当てる場合には、ＧＩＯおよびＺＧＩＯにならない第１および第３の配線層のうちの少なくとも一方は、第２の配線層とコンタクトを介して互いに接続するように構成したので、上記と同様に、信号配線とはならず基準電圧と接続した第２の配線層と接続する第１および第３の配線部分を前記の共通相補データ線対のＧＩＯないしＺＧＩＯ間に介在させる事により、上記と同様に、これらの信号配線間の結合容量をなくし、各信号間の結合容量は全て基準電圧との間に持つ事となり、各信号配線の電位変化に対する影響を排除できる効果がある。
【００４６】
また、この発明によれば、上記発明の効果に於いて各構成と同一構成をとる第４、第５および第６の配線層を追加使用する事により、上記効果を得ながらレイアウトの占有面積を縮小できる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体記憶装置の平面図である。
【図２】この発明の実施の形態１による半導体記憶装置の断面図である。
【図３】この発明の実施の形態１による半導体記憶装置の斜視図である。
【図４】この発明の実施の形態１による半導体記憶装置の配線電位の相関図である。
【図５】この発明の実施の形態２による半導体記憶装置の平面図である。
【図６】この発明の実施の形態２による半導体記憶装置の断面図である。
【図７】この発明の実施の形態２による半導体記憶装置の斜視図である。
【図８】この発明の実施の形態２による半導体記憶装置の配線電位の相関図である。
【図９】この発明の実施の形態３による半導体記憶装置の平面図である。
【図１０】この発明の実施の形態３による半導体記憶装置の断面図である。
【図１１】この発明の実施の形態３による半導体記憶装置の断面図である。
【図１２】従来の半導体記憶装置の概略回路構成図である。
【図１３】従来の半導体記憶装置の平面図である。
【図１４】従来の半導体記憶装置の断面図である。
【図１５】従来の半導体記憶装置の斜視図である。
【図１６】従来の半導体記憶装置の配線電位の相関図である。
【符号の説明】
１ 第１の配線層、２ 第２の配線層、３ 第３の配線層、４ 半導体基板、５ フィールド酸化膜等の絶縁層、６ 第１の層間絶縁層、７ 第２の層間絶縁層、８ 第１のビアコンタクト、９ 第２のビアコンタクト、ＧＩＯ（ｎ） ビット線、ＺＧＩＯ（ｎ） ビットバー線。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に隣接する共通相補データ線対すなわちグローバルＩ／Ｏ線対相互間の配線に関するものである。
【０００２】
【従来の技術】
図１２は、従来の半導体記憶装置のメモリアレイとその周辺回路の概略図（読み出し）であり、図において、１１〜１４はメモリセルトランジスタ、１５〜２０は列デコーダ用のスイッチトランジスタ、２１，２２は出力トランジスタ（メインアンプ）、２３〜２６はメモリセルキャパシタ、２７，２８はセンスアンプ、２９は出力プリアンプ、ＢＬ１，ＢＬ２はビット線、ＺＢＬ１，ＺＢＬ２はビットバー線、ＧＩＯはグローバルＩ／Ｏ線、ＺＧＩＯはグローバルＩ／Ｏバー線、ＷＬ０，ＷＬ１はワードラインである。ＢＬ１とＺＢＬ１およびＢＬ２とＺＢＬ２はビット線対をなし、ＧＩＯとＺＧＩＯはグローバルＩ／Ｏ線対をなす。スイッチトランジスタの１５〜２０は選択スイッチを構成する。
【０００３】
次に動作について説明する。
図１２のような１トランジスタ形メモリセルを用いた素子の読み出し時に、選択されたビット線は列デコーダのスイッチトランジスタ１５〜２０を通してグローバルＩ／Ｏ線対のいずれかに接続される。この時、共通のデータＩ／Ｏ線からビット線対に雑音（ノイズ）を与える可能性があるので、列デコーダは、センスアンプ２７，２８が微少信号を検出、増幅した後に動作を開始する。ビット線より読み出された情報は、スイッチトランジスタ１５〜２０によって接続されたグローバルＩ／Ｏ線対に与えられ、出力プリアンプ２９によって増幅され、出力トランジスタ（メインアンプ）２１，２２によって伝送される。
【０００４】
図１３は、従来の半導体記憶装置の共通相補データ線対すなわちグローバルＩ／Ｏ線対を示す平面図であり、図１４は図１３中のＶＩＩＩ−ＶＩＩＩ線に沿った断面図である。図において、４は半導体基板、５はフィールド酸化膜等の絶縁層、ＧＩＯ（ｎ）とＺＧＩＯ（ｎ）はそれぞれグローバルＩ／Ｏ線（ｎ）とグローバルＩ／Ｏバー線（ｎ）を示し、これらがグローバルＩ／Ｏ線対（ｎ）を構成するものであり（ｎ：自然数）、ＧＩＯ（ｎ）とＺＧＩＯ（ｎ）は一方がビット線ならば他方はビットバー線という関係にある。すなわち、ＧＩＯ（１）およびＺＧＩＯ（１）はグローバルＩ／Ｏ線対（１）を構成し、同様にＧＩＯ（２）およびＺＧＩＯ（２）はグローバルＩ／Ｏ線対（２）を構成するものである。
【０００５】
従来例では、図１３、図１４のようにグローバルＩ／Ｏ線対（ｎ）のビット線とビットバー線には単一配線層が用いられている。このグローバルＩ／Ｏ線対（ｎ）は、複数のメモリセルに接続される複数のビット線のどれか選択する選択スイッチを介して接続されるものである。
【０００６】
図１５は、グローバルＩ／Ｏ線対（１）のビット線ＧＩＯ（１）とビットバー線ＺＧＩＯ（１）およびグローバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）とビットバー線ＺＧＩＯ（２）の配線間の結合容量を示す図であり、図において、Ｃ１０１はビット線ＧＩＯ（１）とビットバー線ＺＧＩＯ（１）間の結合容量、Ｃ１０２はビットバー線ＺＧＩＯ（１）とビット線ＧＩＯ（２）間の結合容量、Ｃ１０３はビット線ＧＩＯ（２）とビットバー線ＺＧＩＯ（２）間の結合容量を示すものである。
【０００７】
図１６は、図１５に示したグローバルＩ／Ｏ線対（１）のビットバー線とグローバルＩ／Ｏ線対（２）のビット線間の結合容量Ｃ１０２によるグローバルＩ／Ｏ線対（２）のビット線の電位変化に対するグローバルＩ／Ｏ線対（１）のビットバー線の電位への影響を示す図である。
【０００８】
次に動作について説明する。
グローバルＩ／Ｏ線対（１）のビットバー線ＺＧＩＯ（１）は、グローバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）との間にビット線間の結合容量Ｃ１０２を有し、グローバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）の電位が変化する際に、グローバルＩ／Ｏ線対（１）のビットバー線ＺＧＩＯ（１）はビット線間結合容量によってグローバルＩ／Ｏ線対（２）のビット線電位の上昇（グローバルＩ／Ｏ線対（２）のビット線電位がＬレベルからＨレベルへの変化時）および降下（グローバルＩ／Ｏ線対（２）のビット線電位がＨレベルからＬレベルへの変化時）する影響を受け、グローバルＩ／Ｏ線対（１）のビットバー線ＺＧＩＯ（１）の動作の妨げとなる。グローバルＩ／Ｏ線対（１）のビットバー線ＺＧＩＯ（１）の電位変化がグローバルＩ／Ｏ線対（２）のビット線電位に与える影響についても上記内容と同一のことが言える。
【０００９】
したがって、グローバルＩ／Ｏ線対（１）のビットバー線ＺＧＩＯ（１）が
グローバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）の影響を受けないようにしたり、グローバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）がグローバルＩ／Ｏ線対（１）のビットバー線ＺＧＩＯ（１）の影響を受けないようにするためには、ビット線ＧＩＯ（ｎ）とビットバー線ＺＧＩＯ（ｎ）間の各配線ピッチを広げる必要がある。しかしながら、この方法では、デバイスの高集積度化により設計ルールが厳しくなるために配線ピッチが狭くなる今後の傾向から考えると配線面積の高効率化の妨げとなるため好ましくない。
【００１０】
【発明が解決しようとする課題】
従来の半導体記憶装置は以上のように構成されているので、ワイドバス化に伴いグローバルＩ／Ｏ線対の増加が必要な場合でもその配線レイアウトは横に並べていく形態しか採り得ず、ノイズ干渉による影響を回避するためには配線間のスペースもある程度確保しなければならないために装置サイズが増大してしまう課題があった。
しかも、従来のグローバルＩ／Ｏ線対の構成では、各配線毎に特定、すなわち１つの配線間の容量しかつかないので、ノイズの影響を受けやすいという課題があった。
【００１１】
この発明は上記のような課題を解決するためになされたもので、多層配線を利用し隣接するグローバルＩ／Ｏ線間のノイズ干渉を緩和するとともに配線面積の効率化を実現し、省スペース化が図られた半導体記憶装置を得ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、複数のメモリセルに接続されるグローバルＩ／Ｏ線対のＧＩＯおよびＺＧＩＯからなる相補データ線と、半導体基板上に順に形成された第１、第２および第３の配線層と、第１および第２の配線層を第１のビアコンタクトを介して接続したＧＩＯおよびＺＧＩＯからなる第１の共通相補データ線対と、第２および第３の配線層を第２のビアコンタクトを介して接続したＧＩＯおよびＺＧＩＯからなる第２の共通相補データ線対と、上記相補データ線のＧＩＯおよびＺＧＩＯを選択して上記第１および第２の共通相補データ線対のＧＩＯおよびＺＧＩＯをそれぞれ接続する選択スイッチとを具備した半導体記憶装置において、上記第１の配線層を上記第１の共通相補データ線対のＧＩＯとし、上記第３の配線層を上記第２の共通相補データ線対のＧＩＯとするとともに、上記第２の配線層を第１および第２の共通相補データ線対のＧＩＯおよびＺＧＩＯとした場合、上記第１の共通相補データ線対のＧＩＯに対して上記第２の共通相補データ線対のＧＩＯの基板垂直方向重なる面積と上記第１の共通相補データ線対のＧＩＯに対して上記第２の共通相補データ線対のＺＧＩＯの基板垂直方向重なる面積を均等とするとともに、上記第２の共通相補データ線対のＧＩＯに対して上記第１の共通相補データ線対のＧＩＯの基板垂直方向重なる面積と上記第２の共通相補データ線対のＧＩＯに対して上記第１の共通相補データ線対のＺＧＩＯの基板垂直方向重なる面積を均等とするものである。
【００１３】
この発明に係る半導体記憶装置は、複数のメモリセルに接続されるグローバルＩ／Ｏ線対のＧＩＯおよびＺＧＩＯからなる相補データ線と、半導体基板上に順に形成された第１、第２および第３の配線層と、第１および第２の配線層を第１のビアコンタクトを介して接続したＧＩＯおよびＺＧＩＯからなる第１の共通相補データ線対と、第２および第３の配線層を第２のビアコンタクトを介して接続したＧＩＯおよびＺＧＩＯからなる第２の共通相補データ線対と、上記相補データ線のＧＩＯおよびＺＧＩＯを選択して上記第１および第２の共通相補データ線対のＧＩＯおよびＺＧＩＯをそれぞれ接続する選択スイッチとを具備した半導体記憶装置において、上記第１の配線層を上記第１の共通相補データ線対のＺＧＩＯとし、上記第３の配線層を上記第２の共通相補データ線対のＺＧＩＯとするとともに、上記第２の配線層を第１および第２の共通相補データ線対のＧＩＯおよびＺＧＩＯとした場合、上記第１の共通相補データ線対のＺＧＩＯに対して上記第２の共通相補データ線対のＧＩＯの基板垂直方向重なる面積と上記第１の共通相補データ線対のＺＧＩＯに対して上記第２の共通相補データ線対のＺＧＩＯの基板垂直方向重なる面積を均等とするとともに、上記第２の共通相補データ線対のＺＧＩＯに対して上記第１の共通相補データ線対のＧＩＯの基板垂直方向重なる面積と上記第２の共通相補データ線対のＺＧＩＯに対して上記第１の共通相補データ線対のＺＧＩＯの基板垂直方向重なる面積を均等とするものである。
【００１４】
この発明に係る半導体記憶装置は、複数のメモリセルに接続されるグローバルＩ／Ｏ線対のＧＩＯおよびＺＧＩＯからなる相補データ線と、半導体基板上に順に形成された第１、第２および第３の配線層と、第１および第２の配線層を第１のビアコンタクトを介して接続したＧＩＯと第１の配線層からなるＺＧＩＯとからなる第１の共通相補データ線対と、第２および第３の配線層を第２のビアコンタクトを介して接続したＧＩＯと第３の配線層からなるＺＧＩＯからなる第２の共通相補データ線対と、上記相補データ線のＧＩＯおよびＺＧＩＯを選択して上記第１および第２の共通相補データ線対のＧＩＯおよびＺＧＩＯをそれぞれ接続する選択スイッチとを具備した半導体記憶装置において、上記第２の共通相補データ線対のＧＩＯに対する上記第１の共通相補データ線対のＧＩＯの結合容量と上記第２の共通相補データ線対に対するＧＩＯの結合容量と上記第１の共通相補データ線対のＺＧＩＯの結合容量とを均等とし、上記第１の共通相補データ線対のＧＩＯに対する上記第２の共通相補データ線対のＧＩＯの結合容量と上記第１の共通相補データ線対の上記第２の共通相補データ線対のＧＩＯに対するＺＧＩＯの結合容量とを均等とするものである。
【００１５】
この発明に係る半導体記憶装置は、複数のメモリセルに接続されるグローバルＩ／Ｏ線対のＧＩＯおよびＺＧＩＯからなる相補データ線と、半導体基板上に順に形成された第１、第２および第３の配線層と、第１および第２の配線層を第１のビアコンタクトを介して接続したＺＧＩＯと第１の配線層からなるＧＩＯとからなる第１の共通相補データ線対と、第２および第３の配線層を第２のビアコンタクトを介して接続したＺＧＩＯと第３の配線層からなるＧＩＯとからなる第２の共通相補データ線対と、上記相補データ線のＧＩＯおよびＺＧＩＯを選択して上記第１および第２の共通相補データ線対のＧＩＯおよびＺＧＩＯをそれぞれ接続する選択スイッチとを具備した半導体記憶装置において、上記第２の共通相補データ線対のＺＧＩＯに対して上記第１の共通相補データ線対のＧＩＯの結合容量と上記第２の共通相補データ線対のＺＧＩＯに対して上記第１の共通相補データ線対のＺＧＩＯの結合容量とを均等とし、上記第１の共通相補データ線対のＺＧＩＯに対して上記第２の共通相補データ線対のＧＩＯの結合容量と上記第１の共通相補データ線対のＺＧＩＯに対して上記第２の共通相補データ線対のＺＧＩＯの結合容量とを均等とするものである。
【００１６】
この発明に係る半導体記憶装置は、複数のメモリセルに接続されるグローバルＩ／Ｏ線対のＧＩＯおよびＺＧＩＯからなる相補データ線と、半導体基板上に順に形成された第１、第２および第３の配線層と、上記第１および第３の配線層に対してＧＩＯおよびＺＧＩＯを割り当てた第１の共通相補データ線対と、上記第１および第３の配線層に対してＧＩＯおよびＺＧＩＯを割り当てた第２の共通相補データ線対と、上記相補データ線のＧＩＯおよびＺＧＩＯを選択して上記第１および第２の共通相補データ線対のＧＩＯおよびＺＧＩＯをそれぞれ接続する選択スイッチとを具備した半導体記憶装置において、上記第１の配線層を上記第１の共通相補データ線対および上記第２の共通相補データ線対のＧＩＯに割り当てるとともに、上記第３の配線層を上記第１の共通相補データ線対および上記第２の共通相補データ線対のＺＧＩＯに割り当てる場合には、ＧＩＯおよびＺＧＩＯにならない上記第１および第３の配線層のうちの少なくとも一方は、上記第２の配線層とコンタクトを介して互いに接続するものである。
【００１７】
この発明に係る半導体記憶装置は、複数のメモリセルに接続されるグローバルＩ／Ｏ線対のＧＩＯおよびＺＧＩＯからなる相補データ線と、半導体基板上に順に形成された第１、第２および第３の配線層と、上記第１および第３の配線層に対してＧＩＯおよびＺＧＩＯを割り当てた第１の共通相補データ線対と、上記第１および第３の配線層に対してＧＩＯおよびＺＧＩＯを割り当てた第２の共通相補データ線対と、上記相補データ線のＧＩＯおよびＺＧＩＯを選択して上記第１および第２の共通相補データ線対のＧＩＯおよびＺＧＩＯをそれぞれ接続する選択スイッチとを具備した半導体記憶装置において、上記第１の配線層を上記第１の共通相補データ線対および上記第２の共通相補データ線対のＺＧＩＯに割り当てるとともに、上記第３の配線層を上記第１の共通相補データ線対および第２の共通相補データ線対のＧＩＯに割り当てる場合には、ＧＩＯおよびＺＧＩＯにならない上記第１および第３の配線層のうちの少なくとも一方は、上記第２の配線層とコンタクトを介して互いに接続するものである。
【００１８】
この発明に係る半導体記憶装置は、複数のメモリセルに接続されるグローバルＩ／Ｏ線対のＧＩＯおよびＺＧＩＯからなる相補データ線と、半導体基板上に順に形成された第１、第２および第３の配線層と、上記第１および第３の配線層に対してＧＩＯおよびＺＧＩＯを割り当てた第１の共通相補データ線対と、上記第１および第３の配線層に対してＧＩＯおよびＺＧＩＯを割り当てた第２の共通相補データ線対と、上記相補データ線のＧＩＯおよびＺＧＩＯを選択して上記第１および第２の共通相補データ線対のＧＩＯおよびＺＧＩＯをそれぞれ接続する選択スイッチとを具備した半導体記憶装置において、上記第１の配線層を上記第１の共通相補データ線対および上記第２の共通相補データ線対のＺＧＩＯに割り当てるとともに、上記第３の配線層を上記第１の共通相補データ線対および第２の共通相補データ線対のＧＩＯに割り当てる場合には、ＧＩＯおよびＺＧＩＯにならない上記第１および第３の配線層のうちの少なくとも一方は、上記第２の配線層とコンタクトを介して互いに接続するものである。
【００１９】
この発明に係る半導体記憶装置は、第１、第２および第３の配線層と同一構成をなす、第４、第５および第６の配線層をもつものである。
【００２０】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１（ａ）〜（ｃ）は、この実施の形態１の半導体記憶装置を示す平面図であり、（ａ）は第３の配線層による配線図、（ｂ）は第２の配線層による配線図、（ｃ）は第１の配線層による配線図であり、複数のメモリセルに接続されるビット線を選択スイッチにより選択して接続される共通相補データ線対すなわちグローバルＩ／Ｏ線対を示すものである。図において、１は第１の配線層、２は第２の配線層、３は第３の配線層である。
【００２１】
また、図２（ａ），（ｂ）は、それぞれ図１（ａ）〜（ｃ）におけるＩ−Ｉ線とＩＩ−ＩＩ線に沿った断面図であり、図において、４は半導体基板、５はフィールド酸化膜等の絶縁層、６は第１の層間絶縁層、７は第２の層間絶縁層、８は第１の配線層と第２の配線層を接続するための第１のビアコンタクト、９は第２の配線層と第３の配線層を接続するための第２のビアコンタクト、その他の構成は図１（ａ）〜（ｃ）と同様であるから同一部分には同一符号を付して重複説明を省略する。従来例（図１３〜図１５）との相違点としては、単一配線層の使用から第１〜第３の配線層の使用に変更した点がある。
【００２２】
図３は、この実施の形態１の半導体記憶装置の三次元的配線図であり、図において、Ｃ１０１はグローバルＩ／Ｏ線対（１）のグローバルＩ／Ｏバー線ＺＧＩＯ（１）とグローバルＩ／Ｏ線対（２）のグローバルＩ／Ｏ線ＧＩＯ（２）間の結合容量、Ｃ１０２はグローバルＩ／Ｏ線対（１）のグローバルＩ／Ｏバー線ＺＧＩＯ（１）とグローバルＩ／Ｏ線対（２）のグローバルＩ／Ｏバー線ＺＧＩＯ（２）間の結合容量、Ｃ２０１はグローバルＩ／Ｏ線対（１）のグローバルＩ／Ｏ線ＧＩＯ（１）とグローバルＩ／Ｏ線対（２）のグローバルＩ／Ｏバー線ＺＧＩＯ（２）間の結合容量、Ｃ２０２はグローバルＩ／Ｏ線対（１）のグローバルＩ／Ｏ線ＧＩＯ（１）とグローバルＩ／Ｏ線対（２）のグローバルＩ／Ｏ線ＧＩＯ（２）間の結合容量を示すものである。
【００２３】
これにより、第１の配線層を使用したグローバルＩ／Ｏ線対（１）のビット線と、第３の配線層を使用したグローバルＩ／Ｏ線対（２）のビット線との間に配線の結合容量Ｃ２０２と、第３の配線層を使用したグローバルＩ／Ｏ線対（２）のビットバー線との間に配線の結合容量Ｃ２０１とを均等に有することが実現可能となる。加えて、第１の配線層を使用したグローバルＩ／Ｏ線対（１）のビットバー線と、第２の配線層を使用したグローバルＩ／Ｏ線対（２）のビット線との間に配線の結合容量Ｃ１０１と第３の配線層を使用したグローバルＩ／Ｏ線対（２）のビットバー線との間に配線の結合容量Ｃ１０２とを均等に有することが実現可能となる。
【００２４】
図４は、グローバルＩ／Ｏ線対（１）のビット線ＧＩＯ（１）と、グローバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）およびビットバー線ＺＧＩＯ（２）との結合容量Ｃ２０１，Ｃ２０２による電位への影響を示す図であり、グローバルＩ／Ｏ線対（１）のビット線ＧＩＯ（１）は、グローバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）との結合容量Ｃ２０２とグローバルＩ／Ｏ線対（２）のビットバー線との結合容量Ｃ２０１を有する。
【００２５】
次に動作について説明する。
グローバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）の電位変化が、ＬレベルからＨレベルへの変化時にグローバルＩ／Ｏ線対（１）のビット線ＧＩＯ（１）は結合容量Ｃ２０２によって電位上昇の影響を受ける。しかし、同時にグローバルＩ／Ｏ線対（２）のビットバー線ＺＧＩＯ（２）のＨレベルからＬレベルへの変化が起こることで、結合容量Ｃ２０１によって電位降下の影響を受け、グローバルＩ／Ｏ線対（１）のビット線ＧＩＯ（１）への影響は緩和されることになる。同様に、グローバルＩ／Ｏ線対（１）のビットバー線ＺＧＩＯ（１）とグローバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）との結合容量Ｃ１０１、およびグローバルＩ／Ｏ線対（２）のビットバー線ＺＧＩＯ（２）との結合容量Ｃ１０２も同一の効果を得る。
【００２６】
同時に、第１の配線層をグローバルＩ／Ｏ線対（１）のビット線（ビットバー線）、第３の配線層をグローバルＩ／Ｏ線対（２）のビット線（ビットバー線）とすることで、従来の半分の面積で配線することが可能となり、半導体記憶装置の高集積度化に寄与する。
【００２７】
以上のように、この実施の形態１によれば、２個のグローバルＩ／Ｏ線対のうちの一方のビット線およびビットバー線を平面的に交錯させることにより、他方の対のノイズをキャンセルするとともに多層配線構造を使用したので、レイアウト面積を半分にできる効果がある。上記実施の形態１では、多層配線に３層を用いたが、４層、５層とさらに多層化が進んでも上述のような結合ノイズの相殺と微細化に更に貢献できるのは言うまでもない。
【００２８】
実施の形態２．
図５（ａ）〜（ｃ）は、この実施の形態２の半導体記憶装置を示す平面図であり、（ａ）は第３の配線層による配線図、（ｂ）は第２の配線層による配線図、（ｃ）は第１の配線層による配線図である。図において、１は第１の配線層、２は第２の配線層、３は第３の配線層であり、複数のメモリセルに接続されるビット線を選択スイッチにより選択して接続されるグローバルＩ／Ｏ線対を示すものである。従来例（図１３〜図１５）との相違点は、単一配線層の使用から第１〜第３の配線層の使用に変更した点である。
【００２９】
また、図６（ａ），（ｂ）は、それぞれ図５（ａ）〜（ｃ）におけるＩＩＩ −ＩＩＩ 線とＩＶ−ＩＶ線に沿った断面図であり、図において、４は半導体基板、５はフィールド酸化膜等の絶縁層、６は第１の層間絶縁層、７は第２の層間絶縁層、８は第１の配線層と第２の配線層を接続するための第１のビアコンタクト、９は第２の配線層と第３の配線層を接続するための第２のビアコンタクト、その他の構成は図５（ａ）〜（ｃ）と同様であるから同一部分には同一符号を付して重複説明を省略する。
【００３０】
図７は、この実施の形態２の半導体記憶装置の三次元的配線図であり、図において、第１の配線層を使用したグローバルＩ／Ｏ線対（１）のビット線ＧＩＯ（１）は、第３の配線層を使用したグローバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）との間に配線の結合容量Ｃ２０１、第３の配線層を使用したグローバルＩ／Ｏ線対（２）のビットバー線ＺＧＩＯ（２）との間に配線の結合容量Ｃ１０２を均等に有することが可能となり、更に、第１の配線層を使用したグローバルＩ／Ｏ線対（１）のビットバー線ＺＧＩＯ（１）と、第３の配線層を使用したグローバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）との間に配線の結合容量Ｃ２０２と、第３の配線層（ないし第２の配線層）を使用したグローバルＩ／Ｏ線対（２）のビットバー線ＺＧＩＯ（２）との間に配線の結合容量Ｃ１０１とを均等に有することが実現可能となる。
【００３１】
図８は、グローバルＩ／Ｏ線対（１）のビット線ＧＩＯ（１）がグローバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）とビットバー線ＺＧＩＯ（２）の結合容量（Ｃ２０１，Ｃ１０２）に対する電位への影響を示す図であり、グローバルＩ／Ｏ線対（１）のビット線ＧＩＯ（１）は、グローバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）との結合容量Ｃ２０１とグローバルＩ／Ｏ線対（２）のビットバー線との結合容量Ｃ１０２を有する。
【００３２】
次に動作について説明する。
グローバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）の電位変化が、ＬレベルからＨレベルへの変化時にグローバルＩ／Ｏ線対（１）のビット線は結合容量Ｃ２０１によって電位上昇の影響を受ける。しかし、同時にグローバルＩ／Ｏ線対（２）のビットバー線ＺＧＩＯ（２）のＨレベルからＬレベルへの変化が起こることで、結合容量Ｃ１０２によって電位降下の影響を受け、グローバルＩ／Ｏ線対（１）のビット線ＧＩＯ（１）への影響は緩和されることになる。
【００３３】
同様に、グローバルＩ／Ｏ線対（１）のビットバー線ＺＧＩＯ（１）は、グローバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）との結合容量Ｃ２０２、およびグローバルＩ／Ｏ線対（２）のビットバー線ＺＧＩＯ（２）との結合容量Ｃ１０１も同一の効果を得る。同時に、第１の配線層をグローバルＩ／Ｏ線対（１）のビット線ＧＩＯ（１）（ビットバー線ＺＧＩＯ（１））、第３の配線層をグローバルＩ／Ｏ線対（２）のビット線ＧＩＯ（２）（ビットバー線ＺＧＩＯ（２））とした立体的構造をとることで、従来例の半分のチップ占有面積で配線することが可能となる。
【００３４】
以上のように、この実施の形態２によれば、２個のグローバルＩ／Ｏ線対のうちの一方のビット線およびビットバー線を階層的に交錯させることにより、他方の対のノイズをキャンセルするとともに多層配線構造を使用したので、レイアウト面積を半分にできる効果がある。
【００３５】
実施の形態３．
図９（ａ）〜（ｃ）は、この実施の形態３の半導体記憶装置を示す平面図であり、（ａ）は第３の配線層による配線図、（ｂ）は第２の配線層によるシールド壁としての配線図、（ｃ）は第１の配線層による配線図であり、これらの組み合わせが複数のメモリセルに接続されるビット線を選択スイッチにより選択して接続されるグローバルＩ／Ｏ線対を示すものである。図において、１は第１の配線層、２は第２の配線層、３は第３の配線層であり、従来例（図１３〜図１５）との相違点は、単一配線層の使用から第１〜第３の配線層の使用に変更した点である。
【００３６】
図１０（ａ），（ｂ）は、それぞれ図９（ａ）〜（ｃ）におけるＶ −Ｖ 線とＶＩ−ＶＩ線に沿った断面図であり、図１１は図９のＶＩＩ−ＶＩＩ線に沿った断面図である。図において、４は半導体基板、５はフィールド酸化膜等の絶縁層、６は第１の層間絶縁層、７は第２の層間絶縁層、８は第１の配線層と第２の配線層を接続するための第１のビアコンタクト、９は第２の配線層と第３の配線層を接続するための第２のビアコンタクト、その他の構成は図９（ａ）〜（ｃ）と同様であるから同一部分には同一符号を付して重複説明を省略する。従来例との相違点は、単一配線層の使用から上記実施の形態１および実施の形態２と同様に第１〜第３の配線層の使用に変更した点である。
【００３７】
従来例では、配線の結合容量が特定のビット線（ビットバー線）との間にできる構成のため、他の配線の電位変化に対する影響を受けていた。しかしながら、これにより、第１、第３の配線層を使用していたグローバルＩ／Ｏ線対（１）のビット線（ビットバー線）と、第１、第３の配線層を使用したグローバルＩ／Ｏ線対（２）のビット線（ビットバー線）との間に、基準電圧（例：接地レベル）と接続した第２の配線層を中心に相互接続した第１〜第３の配線層によるシールド壁を設けることにより、信号配線相互間の結合容量がなくなり各信号配線は全て基準電圧との間に結合容量を有することになる。このことで、各信号配線の電位変化に対する影響を完全に受けなくすることが可能となる。しかしながら、第１〜第３の配線層を使用したシールド壁を設けることで配線のチップ占有面積の増大につながる欠点はあるが、半導体記憶装置の低電圧化に伴い微少電位を取り扱う回路に対しては有効である。
【００３８】
以上のように、この実施の形態３によれば、２個のグローバルＩ／Ｏ線対の間に第１および第３の配線層を使用したシールド壁を設けることにより相互間の結合容量がなくなり、低電圧化に伴い微少電位を取り扱う回路に適用できる効果ががある。
【００３９】
【発明の効果】
以上のように、この発明によれば、第１の配線層を第１の共通相補データ線対のＧＩＯとし、第３の配線層を上記第２の共通相補データ線対のＧＩＯとするとともに、第２の配線層を第１および第２の共通相補データ線対のＧＩＯおよびＺＧＩＯとした場合、第１の共通相補データ線対のＧＩＯに対して第２の共通相補データ線対のＧＩＯの基板垂直方向重なる面積と第１の共通相補データ線対のＧＩＯに対して上記第２の共通相補データ線対のＺＧＩＯの基板垂直方向重なる面積を均等とするとともに、第２の共通相補データ線対のＧＩＯに対して第１の共通相補データ線対のＧＩＯの基板垂直方向重なる面積と第２の共通相補データ線対のＧＩＯに対して第１の共通相補データ線対のＺＧＩＯの基板垂直方向重なる面積を均等とするように構成したので、第１の共通相補データ線対のＧＩＯと、第２の共通相補データ線対のＧＩＯおよびＺＧＩＯとの間の結合容量は、互いに等しくすることができ、しかも第１の共通相補データ線対のＺＧＩＯと、第２の共通相補データ線対のＧＩＯおよびＺＧＩＯとの間の結合容量もまた、互いに等しくすることができる。
これにより、第１の共通相補データ線対のＧＩＯは、第２の共通相補データ線対のＧＩＯが電位変化（ＬレベルからＨレベルに）をした場合に第１の共通相補データ線対のＧＩＯと第２の共通相補データ線対のＧＩＯ間の結合容量によって電位の影響を受けたとしても、同時に隣接した第２の共通相補データ線対のＺＧＩＯがその逆の電位変化（ＨレベルからＬレベルに）をする事で第１の共通相補データ線対のＧＩＯと第２の共通相補データ線対のＺＧＩＯ間の結合容量によってその逆の電位の影響を受ける。従って、第１の共通相補データ線対のＧＩＯへの電位の影響は相殺されノイズによる影響を緩和する効果がある。
加えて、第１〜第３の配線層という多層金属配線を使用する事により、配線レイアウトの占有面積を縮小する効果がある。
【００４０】
また、この発明によれば、第１の配線層を第１の共通相補データ線対のＺＧＩＯとし、第３の配線層を第２の共通相補データ線対のＺＧＩＯとするとともに、第２の配線層を第１および第２の共通相補データ線対のＧＩＯおよびＺＧＩＯとした場合、第１の共通相補データ線対のＺＧＩＯに対して第２の共通相補データ線対のＧＩＯの基板垂直方向重なる面積と第１の共通相補データ線対のＺＧＩＯに対して第２の共通相補データ線対のＺＧＩＯの基板垂直方向重なる面積を均等とするとともに、第２の共通相補データ線対のＺＧＩＯに対して第１の共通相補データ線対のＧＩＯの基板垂直方向重なる面積と第２の共通相補データ線対のＺＧＩＯに対して第１の共通相補データ線対のＺＧＩＯの基板垂直方向重なる面積を均等とするように構成したので、第１の共通相補データ線対のＺＧＩＯと、第２の共通相補データ線対のＧＩＯおよびＺＧＩＯとの間の結合容量は、互いに等しくすることができ、しかも第１の共通相補データ線対のＧＩＯと、第２の共通相補データ線対のＧＩＯおよびＺＧＩＯとの間の結合容量もまた、互いに等しくすることができる。
これにより、上記と同様に、第１の共通相補データ線対のＺＧＩＯは、第２の共通相補データ線対のＺＧＩＯが電位変化（ＬレベルからＨレベルに）をした場合に第１の共通相補データ線対のＺＧＩＯと第２の共通相補データ線対のＺＧＩＯ間の結合容量によって電位の影響を受けたとしても、同時に隣接した第２の共通相補データ線対のＧＩＯがその逆の電位変化（ＨレベルからＬレベルに）をする事で第１の共通相補データ線対のＺＧＩＯと第２の共通相補データ線対のＧＩＯ間の結合容量によってその逆の電位の影響を受ける。従って、第１の共通相補データ線対のＺＧＩＯへの電位の影響は相殺されノイズによる影響を緩和する効果がある。
加えて、第１〜第３の配線層という多層金属配線を使用する事により、配線レイアウトの占有面積を縮小する効果がある。
【００４１】
また、この発明によれば、第２の共通相補データ線対のＧＩＯに対する第１の共通相補データ線対のＧＩＯの結合容量と第２の共通相補データ線対に対するＧＩＯの結合容量と第１の共通相補データ線対のＺＧＩＯの結合容量とを均等とし、第１の共通相補データ線対のＧＩＯに対する第２の共通相補データ線対のＧＩＯの結合容量と第１の共通相補データ線対の第２の共通相補データ線対のＧＩＯに対するＺＧＩＯの結合容量とを均等とするように構成したので、第１の共通相補データ線対のＧＩＯは、第２の共通相補データ線対のＧＩＯおよびＺＧＩＯとの間にそれぞれ結合容量を有し、しかも第２の共通相補データ線対のＧＩＯも同様に、第１の共通相補データ線対のＧＩＯおよびＺＧＩＯとの間にそれぞれ結合容量を有する。
これにより、第２の共通相補データ線対のＧＩＯは、第１の共通相補データ線対のＧＩＯが電位変化（ＬレベルからＨレベルに）をした場合に第２の共通相補データ線対のＧＩＯと第１の共通相補データ線対のＧＩＯ間の結合容量によって電位の影響を受けたとしても、同時に隣接した第１の共通相補データ線対のＺＧＩＯがその逆の電位変化（ＨレベルからＬレベルに）をする事で第２の共通相補データ線対のＧＩＯと第１の共通相補データ線対のＺＧＩＯ間の結合容量によってその逆の電位を受ける。従って、第２の共通相補データ線対のＧＩＯへの電位の影響は相殺されノイズによる影響を緩和する効果がある。
上記と同様に、第１の共通相補データ線対のＧＩＯは、第２の共通相補データ線対のＧＩＯが電位変化（ＬレベルからＨレベルに）をした場合に第１の共通相補データ線対のＧＩＯと第２の共通相補データ線対のＧＩＯ間の結合容量によって電位の影響を受けたとしても、同時に隣接した第２の共通相補データ線対のＺＧＩＯがその逆の電位変化（ＨレベルからＬレベルに）をする事で第１の共通相補データ線対のＧＩＯと第２の共通相補データ線対のＺＧＩＯ間の結合容量によってその逆の電位を受ける。従って、第１の共通相補データ線対のＧＩＯへの電位の影響は相殺されノイズによる影響を緩和する効果がある。
加えて、第１〜第３の配線層という多層金属配線を使用する事により、配線レイアウトの占有面積を縮小する効果がある。
【００４２】
また、この発明によれば、第２の共通相補データ線対のＺＧＩＯに対して第１の共通相補データ線対のＧＩＯの結合容量と第２の共通相補データ線対のＺＧＩＯに対して第１の共通相補データ線対のＺＧＩＯの結合容量とを均等とし、第１の共通相補データ線対のＺＧＩＯに対して第２の共通相補データ線対のＧＩＯの結合容量と第１の共通相補データ線対のＺＧＩＯに対して第２の共通相補データ線対のＺＧＩＯの結合容量とを均等とするように構成したので、第１の共通相補データ線対のＺＧＩＯは、第２の共通相補データ線対のＧＩＯおよびＺＧＩＯとの間にそれぞれ結合容量を有し、しかも第２の共通相補データ線対のＺＧＩＯも同様に、第１の共通相補データ線対のＧＩＯおよびＺＧＩＯとの間にそれぞれ結合容量を有する。
これにより、上記と同様に、第２の共通相補データ線対のＺＧＩＯは、第１の共通相補データ線対のＧＩＯが電位変化（ＬレベルからＨレベルに）をした場合に第２の共通相補データ線対のＺＧＩＯと第１の共通相補データ線対のＧＩＯ間の結合容量によって電位の影響を受けたとしても、同時に隣接した第１の共通相補データ線対のＺＧＩＯがその逆の電位変化（ＨレベルからＬレベルに）をする事で第２の共通相補データ線対のＺＧＩＯと第１の共通相補データ線対のＺＧＩＯ間の結合容量によってその逆の電位を受ける。従って、第２の共通相補データ線対のＺＧＩＯへの電位の影響は相殺されノイズによる影響を緩和する効果がある。
上記と同様に、第１の共通相補データ線対のＺＧＩＯは、第２の共通相補データ線対のＧＩＯが電位変化（ＬレベルからＨレベルに）をした場合に第１の共通相補データ線対のＺＧＩＯと第２の共通相補データ線対のＧＩＯ間の結合容量によって電位の影響を受けたとしても、同時に隣接した第２の共通相補データ線対のＺＧＩＯがその逆の電位変化（ＨレベルからＬレベルに）をする事で第１の共通相補データ線対のＺＧＩＯと第２の共通相補データ線対のＺＧＩＯ間の結合容量によってその逆の電位を受ける。従って、第１の共通相補データ線対のＺＧＩＯへの電位の影響は相殺されノイズによる影響を緩和する効果がある。
加えて、第１〜第３の配線層という多層金属配線を使用する事により、配線レイアウトの占有面積を縮小する効果がある。
【００４３】
また、この発明によれば、第１の配線層を第１の共通相補データ線対および第２の共通相補データ線対のＧＩＯに割り当てるとともに、第３の配線層を第１の共通相補データ線対および第２の共通相補データ線対のＺＧＩＯに割り当てる場合には、ＧＩＯおよびＺＧＩＯにならない第１および第３の配線層のうちの少なくとも一方は、第２の配線層とコンタクトを介して互いに接続するように構成したので、信号配線とはならず基準電圧と接続した第２の配線層と接続する第１および第３の配線部分を前記の共通相補データ線対のＧＩＯないしＺＧＩＯ間に介在させることにより、これらの信号配線間の結合容量をなくし、各信号間の結合容量は全て基準電圧との間に持つ事となり、各信号配線の電位変化に対する影響を排除できる効果がある。したがって、半導体記憶装置の低電圧化に伴う微少電位で動作する回路に適用できる効果がある。
【００４４】
また、この発明によれば、第１の配線層を第１の共通相補データ線対および第２の共通相補データ線対のＺＧＩＯに割り当てるとともに、第３の配線層を第１の共通相補データ線対および第２の共通相補データ線対のＧＩＯに割り当てる場合には、ＧＩＯおよびＺＧＩＯにならない第１および第３の配線層のうちの少なくとも一方は、第２の配線層とコンタクトを介して互いに接続するように構成したので、上記と同様に、信号配線とはならず基準電圧と接続した第２の配線層と接続する第１および第３の配線部分を前記の共通相補データ線対のＧＩＯないしＺＧＩＯ間に介在させることにより、これらの信号配線間の結合容量をなくし、各信号間の結合容量は全て基準電圧との間に持つ事となり、各信号配線の電位変化に対する影響を排除できる効果がある。
【００４５】
また、この発明によれば、第１の配線層を第１の共通相補データ線対のＧＩＯおよび第２の共通相補データ線対のＺＧＩＯに割り当てるとともに、第３の配線層を第１の共通相補データ線対のＺＧＩＯおよび第２の共通相補データ線対のＧＩＯに割り当てる場合には、ＧＩＯおよびＺＧＩＯにならない第１および第３の配線層のうちの少なくとも一方は、第２の配線層とコンタクトを介して互いに接続するように構成したので、上記と同様に、信号配線とはならず基準電圧と接続した第２の配線層と接続する第１および第３の配線部分を前記の共通相補データ線対のＧＩＯないしＺＧＩＯ間に介在させる事により、上記と同様に、これらの信号配線間の結合容量をなくし、各信号間の結合容量は全て基準電圧との間に持つ事となり、各信号配線の電位変化に対する影響を排除できる効果がある。
【００４６】
また、この発明によれば、上記発明の効果に於いて各構成と同一構成をとる第４、第５および第６の配線層を追加使用する事により、上記効果を得ながらレイアウトの占有面積を縮小できる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体記憶装置の平面図である。
【図２】この発明の実施の形態１による半導体記憶装置の断面図である。
【図３】この発明の実施の形態１による半導体記憶装置の斜視図である。
【図４】この発明の実施の形態１による半導体記憶装置の配線電位の相関図である。
【図５】この発明の実施の形態２による半導体記憶装置の平面図である。
【図６】この発明の実施の形態２による半導体記憶装置の断面図である。
【図７】この発明の実施の形態２による半導体記憶装置の斜視図である。
【図８】この発明の実施の形態２による半導体記憶装置の配線電位の相関図である。
【図９】この発明の実施の形態３による半導体記憶装置の平面図である。
【図１０】この発明の実施の形態３による半導体記憶装置の断面図である。
【図１１】この発明の実施の形態３による半導体記憶装置の断面図である。
【図１２】従来の半導体記憶装置の概略回路構成図である。
【図１３】従来の半導体記憶装置の平面図である。
【図１４】従来の半導体記憶装置の断面図である。
【図１５】従来の半導体記憶装置の斜視図である。
【図１６】従来の半導体記憶装置の配線電位の相関図である。
【符号の説明】
１ 第１の配線層、２ 第２の配線層、３ 第３の配線層、４ 半導体基板、５ フィールド酸化膜等の絶縁層、６ 第１の層間絶縁層、７ 第２の層間絶縁層、８ 第１のビアコンタクト、９ 第２のビアコンタクト、ＧＩＯ（ｎ） ビット線、ＺＧＩＯ（ｎ） ビットバー線。
Claims (8)
- 複数のメモリセルに接続されるグローバルＩ／Ｏ線対のＧＩＯおよびＺＧＩＯからなる相補データ線と、半導体基板上に順に形成された第１、第２および第３の配線層と、第１および第２の配線層を第１のビアコンタクトを介して接続したＧＩＯおよびＺＧＩＯからなる第１の共通相補データ線対と、第２および第３の配線層を第２のビアコンタクトを介して接続したＧＩＯおよびＺＧＩＯからなる第２の共通相補データ線対と、上記相補データ線のＧＩＯおよびＺＧＩＯを選択して上記第１および第２の共通相補データ線対のＧＩＯおよびＺＧＩＯをそれぞれ接続する選択スイッチとを具備した半導体記憶装置において、
上記第１の配線層を上記第１の共通相補データ線対のＧＩＯとし、上記第３の配線層を上記第２の共通相補データ線対のＧＩＯとするとともに、上記第２の配線層を第１および第２の共通相補データ線対のＧＩＯおよびＺＧＩＯとした場合、上記第１の共通相補データ線対のＧＩＯに対して上記第２の共通相補データ線対のＧＩＯの基板垂直方向重なる面積と上記第１の共通相補データ線対のＧＩＯに対して上記第２の共通相補データ線対のＺＧＩＯの基板垂直方向重なる面積を均等とするとともに、上記第２の共通相補データ線対のＧＩＯに対して上記第１の共通相補データ線対のＧＩＯの基板垂直方向重なる面積と上記第２の共通相補データ線対のＧＩＯに対して上記第１の共通相補データ線対のＺＧＩＯの基板垂直方向重なる面積を均等とすることを特徴とする半導体記憶装置。 - 複数のメモリセルに接続されるグローバルＩ／Ｏ線対のＧＩＯおよびＺＧＩＯからなる相補データ線と、半導体基板上に順に形成された第１、第２および第３の配線層と、第１および第２の配線層を第１のビアコンタクトを介して接続したＧＩＯおよびＺＧＩＯからなる第１の共通相補データ線対と、第２および第３の配線層を第２のビアコンタクトを介して接続したＧＩＯおよびＺＧＩＯからなる第２の共通相補データ線対と、上記相補データ線のＧＩＯおよびＺＧＩＯを選択して上記第１および第２の共通相補データ線対のＧＩＯおよびＺＧＩＯをそれぞれ接続する選択スイッチとを具備した半導体記憶装置において、
上記第１の配線層を上記第１の共通相補データ線対のＺＧＩＯとし、上記第３の配線層を上記第２の共通相補データ線対のＺＧＩＯとするとともに、上記第２の配線層を第１および第２の共通相補データ線対のＧＩＯおよびＺＧＩＯとした場合、上記第１の共通相補データ線対のＺＧＩＯに対して上記第２の共通相補データ線対のＧＩＯの基板垂直方向重なる面積と上記第１の共通相補データ線対のＺＧＩＯに対して上記第２の共通相補データ線対のＺＧＩＯの基板垂直方向重なる面積を均等とするとともに、上記第２の共通相補データ線対のＺＧＩＯに対して上記第１の共通相補データ線対のＧＩＯの基板垂直方向重なる面積と上記第２の共通相補データ線対のＺＧＩＯに対して上記第１の共通相補データ線対のＺＧＩＯの基板垂直方向重なる面積を均等とすることを特徴とする半導体記憶装置。 - 複数のメモリセルに接続されるグローバルＩ／Ｏ線対のＧＩＯおよびＺＧＩＯからなる相補データ線と、半導体基板上に順に形成された第１、第２および第３の配線層と、第１および第２の配線層を第１のビアコンタクトを介して接続したＧＩＯと第１の配線層からなるＺＧＩＯとからなる第１の共通相補データ線対と、第２および第３の配線層を第２のビアコンタクトを介して接続したＧＩＯと第３の配線層からなるＺＧＩＯからなる第２の共通相補データ線対と、上記相補データ線のＧＩＯおよびＺＧＩＯを選択して上記第１および第２の共通相補データ線対のＧＩＯおよびＺＧＩＯをそれぞれ接続する選択スイッチとを具備した半導体記憶装置において、
上記第２の共通相補データ線対のＧＩＯに対する上記第１の共通相補データ線対のＧＩＯの結合容量と上記第２の共通相補データ線対に対するＧＩＯの結合容量と上記第１の共通相補データ線対のＺＧＩＯの結合容量とを均等とし、上記第１の共通相補データ線対のＧＩＯに対する上記第２の共通相補データ線対のＧＩＯの結合容量と上記第１の共通相補データ線対の上記第２の共通相補データ線対のＧＩＯに対するＺＧＩＯの結合容量とを均等とすることを特徴とする半導体記憶装置。 - 複数のメモリセルに接続されるグローバルＩ／Ｏ線対のＧＩＯおよびＺＧＩＯからなる相補データ線と、半導体基板上に順に形成された第１、第２および第３の配線層と、第１および第２の配線層を第１のビアコンタクトを介して接続したＺＧＩＯと第１の配線層からなるＧＩＯとからなる第１の共通相補データ線対と、第２および第３の配線層を第２のビアコンタクトを介して接続したＺＧＩＯと第３の配線層からなるＧＩＯとからなる第２の共通相補データ線対と、上記相補データ線のＧＩＯおよびＺＧＩＯを選択して上記第１および第２の共通相補データ線対のＧＩＯおよびＺＧＩＯをそれぞれ接続する選択スイッチとを具備した半導体記憶装置において、
上記第２の共通相補データ線対のＺＧＩＯに対して上記第１の共通相補データ線対のＧＩＯの結合容量と上記第２の共通相補データ線対のＺＧＩＯに対して上記第１の共通相補データ線対のＺＧＩＯの結合容量とを均等とし、上記第１の共通相補データ線対のＺＧＩＯに対して上記第２の共通相補データ線対のＧＩＯの結合容量と上記第１の共通相補データ線対のＺＧＩＯに対して上記第２の共通相補データ線対のＺＧＩＯの結合容量とを均等とすることを特徴とする半導体記憶装置。 - 複数のメモリセルに接続されるグローバルＩ／Ｏ線対のＧＩＯおよびＺＧＩＯからなる相補データ線と、半導体基板上に順に形成された第１、第２および第３の配線層と、上記第１および第３の配線層に対してＧＩＯおよびＺＧＩＯを割り当てた第１の共通相補データ線対と、上記第１および第３の配線層に対してＧＩＯおよびＺＧＩＯを割り当てた第２の共通相補データ線対と、上記相補データ線のＧＩＯおよびＺＧＩＯを選択して上記第１および第２の共通相補データ線対のＧＩＯおよびＺＧＩＯをそれぞれ接続する選択スイッチとを具備した半導体記憶装置において、
上記第１の配線層を上記第１の共通相補データ線対および上記第２の共通相補データ線対のＧＩＯに割り当てるとともに、上記第３の配線層を上記第１の共通相補データ線対および上記第２の共通相補データ線対のＺＧＩＯに割り当てる場合には、ＧＩＯおよびＺＧＩＯにならない上記第１および第３の配線層のうちの少なくとも一方は、上記第２の配線層とコンタクトを介して互いに接続することを特徴とする半導体記憶装置。 - 複数のメモリセルに接続されるグローバルＩ／Ｏ線対のＧＩＯおよびＺＧＩＯからなる相補データ線と、半導体基板上に順に形成された第１、第２および第３の配線層と、上記第１および第３の配線層に対してＧＩＯおよびＺＧＩＯを割り当てた第１の共通相補データ線対と、上記第１および第３の配線層に対してＧＩＯおよびＺＧＩＯを割り当てた第２の共通相補データ線対と、上記相補データ線のＧＩＯおよびＺＧＩＯを選択して上記第１および第２の共通相補データ線対のＧＩＯおよびＺＧＩＯをそれぞれ接続する選択スイッチとを具備した半導体記憶装置において、
上記第１の配線層を上記第１の共通相補データ線対および上記第２の共通相補データ線対のＺＧＩＯに割り当てるとともに、上記第３の配線層を上記第１の共通相補データ線対および第２の共通相補データ線対のＧＩＯに割り当てる場合には、ＧＩＯおよびＺＧＩＯにならない上記第１および第３の配線層のうちの少なくとも一方は、上記第２の配線層とコンタクトを介して互いに接続することを特徴とする半導体記憶装置。 - 複数のメモリセルに接続されるグローバルＩ／Ｏ線対のＧＩＯおよびＺＧＩＯからなる相補データ線と、半導体基板上に順に形成された第１、第２および第３の配線層と、上記第１および第３の配線層に対してＧＩＯおよびＺＧＩＯを割り当てた第１の共通相補データ線対と、上記第１および第３の配線層に対してＧＩＯおよびＺＧＩＯを割り当てた第２の共通相補データ線対と、上記相補データ線のＧＩＯおよびＺＧＩＯを選択して上記第１および第２の共通相補データ線対のＧＩＯおよびＺＧＩＯをそれぞれ接続する選択スイッチとを具備した半導体記憶装置において、
上記第１の配線層を上記第１の共通相補データ線対のＧＩＯおよび上記第２の共通相補データ線対のＺＧＩＯに割り当てるとともに、上記第３の配線層を上記第１の共通相補データ線対のＺＧＩＯおよび第２の共通相補データ線対のＧＩＯに割り当てる場合には、ＧＩＯおよびＺＧＩＯにならない上記第１および第３の配線層のうちの少なくとも一方は、上記第２の配線層とコンタクトを介して互いに接続することを特徴とする半導体記憶装置。 - 請求項１から請求項７のいずれか１つに記載の半導体記憶装置において、第１、第２および第３の配線層と同一構成をなす、第４、第５および第６の配線層をもつ事を特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25380697A JP3599970B2 (ja) | 1997-09-18 | 1997-09-18 | 半導体記憶装置 |
| TW087102748A TW380315B (en) | 1997-09-18 | 1998-02-25 | Semiconductor memory device |
| US09/038,278 US5973953A (en) | 1997-09-18 | 1998-03-11 | Semiconductor memory device having improved bit line structure |
| KR1019980017716A KR100294749B1 (ko) | 1997-09-18 | 1998-05-16 | 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25380697A JP3599970B2 (ja) | 1997-09-18 | 1997-09-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1197644A JPH1197644A (ja) | 1999-04-09 |
| JP3599970B2 true JP3599970B2 (ja) | 2004-12-08 |
Family
ID=17256415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25380697A Expired - Fee Related JP3599970B2 (ja) | 1997-09-18 | 1997-09-18 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5973953A (ja) |
| JP (1) | JP3599970B2 (ja) |
| KR (1) | KR100294749B1 (ja) |
| TW (1) | TW380315B (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19908205C1 (de) * | 1999-02-25 | 2000-04-13 | Siemens Ag | Integrierter Speicher |
| KR100326944B1 (ko) * | 2000-01-10 | 2002-03-13 | 윤종용 | 향상된 입/출력 라인 구조를 갖는 반도체 메모리 장치 |
| JP2002008399A (ja) * | 2000-06-23 | 2002-01-11 | Mitsubishi Electric Corp | 半導体集積回路 |
| US6458644B1 (en) * | 2000-08-31 | 2002-10-01 | United Memories, Inc. | Data bus architecture for integrated circuit devices having embedded dynamic random access memory (DRAM) with a large aspect ratio providing reduced capacitance and power requirements |
| KR100380387B1 (ko) * | 2001-02-08 | 2003-04-11 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 신호 라인 배치 방법 |
| US6759290B2 (en) * | 2001-03-26 | 2004-07-06 | Halo Lsi, Inc. | Stitch and select implementation in twin MONOS array |
| JP3910047B2 (ja) | 2001-11-20 | 2007-04-25 | 松下電器産業株式会社 | 半導体記憶装置 |
| US6762950B2 (en) | 2001-11-30 | 2004-07-13 | Thin Film Electronics Asa | Folded memory layers |
| US6925015B2 (en) * | 2002-11-26 | 2005-08-02 | Intel Corporation | Stacked memory device having shared bitlines and method of making the same |
| JP4580787B2 (ja) * | 2005-03-16 | 2010-11-17 | 株式会社東芝 | 半導体記憶装置およびその形成方法 |
| JP4509887B2 (ja) * | 2005-08-05 | 2010-07-21 | パナソニック株式会社 | 半導体記憶装置 |
| JP2006013537A (ja) * | 2005-08-05 | 2006-01-12 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US9524920B2 (en) | 2013-11-12 | 2016-12-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Apparatus and method of three dimensional conductive lines |
| US10283171B2 (en) | 2015-03-30 | 2019-05-07 | Taiwan Semicondutor Manufacturing Company, Ltd. | Stacked die semiconductor device with separate bit line and bit line bar interconnect structures |
| US9691695B2 (en) * | 2015-08-31 | 2017-06-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Monolithic 3D integration inter-tier vias insertion scheme and associated layout structure |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61206254A (ja) * | 1985-03-08 | 1986-09-12 | Fujitsu Ltd | 半導体記憶装置 |
| US5214601A (en) * | 1986-12-11 | 1993-05-25 | Mitsubishi Denki Kabushiki Kaisha | Bit line structure for semiconductor memory device including cross-points and multiple interconnect layers |
| JPH0834300B2 (ja) * | 1988-08-09 | 1996-03-29 | 三菱電機株式会社 | 配線構造を有する半導体記憶装置 |
| US5107459A (en) * | 1990-04-20 | 1992-04-21 | International Business Machines Corporation | Stacked bit-line architecture for high density cross-point memory cell array |
| JPH0435063A (ja) * | 1990-05-31 | 1992-02-05 | Sanyo Electric Co Ltd | 半導体メモリ |
| JPH0494569A (ja) * | 1990-08-10 | 1992-03-26 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| JPH05167030A (ja) * | 1991-12-12 | 1993-07-02 | Hitachi Ltd | 半導体記憶装置 |
| JPH06196655A (ja) * | 1992-11-27 | 1994-07-15 | Nec Corp | 半導体メモリ装置 |
| JP3227923B2 (ja) * | 1993-07-27 | 2001-11-12 | ソニー株式会社 | 半導体記憶装置 |
| JP3432963B2 (ja) * | 1995-06-15 | 2003-08-04 | 沖電気工業株式会社 | 半導体集積回路 |
| JPH098247A (ja) * | 1995-06-15 | 1997-01-10 | Hitachi Ltd | 半導体記憶装置 |
-
1997
- 1997-09-18 JP JP25380697A patent/JP3599970B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-25 TW TW087102748A patent/TW380315B/zh not_active IP Right Cessation
- 1998-03-11 US US09/038,278 patent/US5973953A/en not_active Expired - Fee Related
- 1998-05-16 KR KR1019980017716A patent/KR100294749B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW380315B (en) | 2000-01-21 |
| KR19990029197A (ko) | 1999-04-26 |
| US5973953A (en) | 1999-10-26 |
| JPH1197644A (ja) | 1999-04-09 |
| KR100294749B1 (ko) | 2001-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3599970B2 (ja) | 半導体記憶装置 | |
| US5332923A (en) | Semiconductor memory | |
| US7002866B2 (en) | Semiconductor memory device | |
| US5602772A (en) | Dynamic semiconductor memory device | |
| US7317646B2 (en) | Memory device having shared open bit line sense amplifier architecture | |
| CN112119495B (zh) | 具有通过混合接合方法连接的多个芯片的半导体存储器装置 | |
| JP4149969B2 (ja) | 半導体装置 | |
| JPH07109878B2 (ja) | 半導体記憶装置 | |
| KR19990078382A (ko) | 스티칭된 구조를 갖는 ｄｒａｍ 회로 및 그 제조방법 | |
| JPH03284873A (ja) | 積層構造の電荷蓄積部を有する半導体記憶装置の製造方法 | |
| JPH08222706A (ja) | 半導体記憶装置 | |
| Min et al. | Multiple twisted dataline techniques for multigigabit DRAMs | |
| JP3237971B2 (ja) | 半導体記憶装置 | |
| US5566104A (en) | Memory cell layout structure for a semiconductor memory device | |
| JPH07130164A (ja) | 半導体装置 | |
| JP4523681B2 (ja) | 半導体集積回路装置 | |
| US6548903B2 (en) | Semiconductor integrated circuit | |
| JP3557051B2 (ja) | 半導体記憶装置 | |
| JPH09331032A (ja) | 半導体記憶装置 | |
| JPH03151663A (ja) | 半導体記憶装置 | |
| US6111773A (en) | Memory circuit having improved sense-amplifier block and method for forming same | |
| JP2005122781A (ja) | 半導体記憶装置 | |
| JPH0834300B2 (ja) | 配線構造を有する半導体記憶装置 | |
| JP3322329B2 (ja) | 半導体記憶装置 | |
| JP2006108406A (ja) | 半導体記憶装置およびそのレイアウト方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040219 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040413 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040611 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040706 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040722 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040817 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040915 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090924 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |