JPH06196655A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH06196655A JPH06196655A JP4318711A JP31871192A JPH06196655A JP H06196655 A JPH06196655 A JP H06196655A JP 4318711 A JP4318711 A JP 4318711A JP 31871192 A JP31871192 A JP 31871192A JP H06196655 A JPH06196655 A JP H06196655A
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- Japan
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- bit line
- bit lines
- layer
- bit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 239000010410 layer Substances 0.000 claims abstract description 49
- 239000011229 interlayer Substances 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 abstract description 3
- 238000010276 construction Methods 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 層間絶縁膜を間にはさんだ２層ビット線構造
の半導体メモリ装置において、各ビット線が持つビット
線容量を等しくすることにより、信頼性の高い半導体メ
モリ装置を提供する。 【構成】 上層のビット線と下層のビット線とを接続す
るコンタクト２を用いて、ビット線１a - 1 、
１b - 1 、１c - 1 、１d - 1 をそれぞれ１a - 2 、
１b - 2 、１c - 2 、１d - 2 と接続することにより、
ビット線を２層にまたがった配線にし、かつ、それぞれ
のビット線の上層での長さと下層での長さとが等しくな
るように配置する。このとき、ビット線が２層配線にな
っていることにより、３本のビット線を配置できる幅の
ところに２本のビット線を配置していることを利用し
て、上下のビット線を接続するコンタクト２のための領
域を確保することにより、ビット線を２層にまたがった
配線にするために増大する面積を小さくしている。
の半導体メモリ装置において、各ビット線が持つビット
線容量を等しくすることにより、信頼性の高い半導体メ
モリ装置を提供する。 【構成】 上層のビット線と下層のビット線とを接続す
るコンタクト２を用いて、ビット線１a - 1 、
１b - 1 、１c - 1 、１d - 1 をそれぞれ１a - 2 、
１b - 2 、１c - 2 、１d - 2 と接続することにより、
ビット線を２層にまたがった配線にし、かつ、それぞれ
のビット線の上層での長さと下層での長さとが等しくな
るように配置する。このとき、ビット線が２層配線にな
っていることにより、３本のビット線を配置できる幅の
ところに２本のビット線を配置していることを利用し
て、上下のビット線を接続するコンタクト２のための領
域を確保することにより、ビット線を２層にまたがった
配線にするために増大する面積を小さくしている。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に対をなすビット線間の信号を増幅するセンス増
幅器を備えたダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）型の半導体メモリ装置に関する。
し、特に対をなすビット線間の信号を増幅するセンス増
幅器を備えたダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）型の半導体メモリ装置に関する。
【０００２】
【従来の技術】ＤＲＡＭのメモリセルは、通常１個の容
量素子と１個の絶縁ゲート電界効果トランジスタから構
成され、そのトランジスタを介して容量素子に接続され
ているビット線に現れる微小な電位変化を検出するた
め、ビット線に対する外部からの雑音の影響をなるべく
減らさなければならないが、そのためには折り返しビッ
ト線構成のものが有効である。
量素子と１個の絶縁ゲート電界効果トランジスタから構
成され、そのトランジスタを介して容量素子に接続され
ているビット線に現れる微小な電位変化を検出するた
め、ビット線に対する外部からの雑音の影響をなるべく
減らさなければならないが、そのためには折り返しビッ
ト線構成のものが有効である。
【０００３】しかしながら、折り返しビット線構成を用
いるためには、各ビット線が全ワード線の半分だけと接
続する配置にしなければならないので、メモリ素子領域
が形成されない無駄な領域ができてしまう。この無駄な
領域を減らす手段として、ワード線とビット線のなす角
を９０度からずらし、ビット線を２層構造にする方法
が、特願平３−１９６３２７号明細書に記載されてい
る。
いるためには、各ビット線が全ワード線の半分だけと接
続する配置にしなければならないので、メモリ素子領域
が形成されない無駄な領域ができてしまう。この無駄な
領域を減らす手段として、ワード線とビット線のなす角
を９０度からずらし、ビット線を２層構造にする方法
が、特願平３−１９６３２７号明細書に記載されてい
る。
【０００４】
【発明が解決しようとする課題】上述した方法を用いる
とメモリセルの面積を小さくすることができるが、図４
のような断面構造をしているため、上層のビット線１U
と下層のビット線１L とでそれぞれワード線７あるいは
蓄積容量８との層間容量の大きさが異なるため、結果と
して上層のビット線１U と下層のビット線１L とでビッ
ト線容量が異なってしまう。図４の例では下層のビット
線１L の方がビット線容量が大きい。
とメモリセルの面積を小さくすることができるが、図４
のような断面構造をしているため、上層のビット線１U
と下層のビット線１L とでそれぞれワード線７あるいは
蓄積容量８との層間容量の大きさが異なるため、結果と
して上層のビット線１U と下層のビット線１L とでビッ
ト線容量が異なってしまう。図４の例では下層のビット
線１L の方がビット線容量が大きい。
【０００５】ところで、ビット線容量の大きさは、ビッ
ト線に対する外部からの雑音と密接な関係があり、ビッ
ト線容量が大きいほうが、外部からの雑音の影響を受け
易くなる。そのため、上層のビット線と下層のビット線
とでビット線容量が異なる場合は、その大きいほうの容
量値で決まる外部からの雑音の影響によって、メモリセ
ルの信頼性が決定してしまう。したがって、個々のビッ
ト線が持つビット線容量を全て等しく、しかも上述の下
層のビット線より容量値を小さくすることにより、信頼
性を向上させることができる。
ト線に対する外部からの雑音と密接な関係があり、ビッ
ト線容量が大きいほうが、外部からの雑音の影響を受け
易くなる。そのため、上層のビット線と下層のビット線
とでビット線容量が異なる場合は、その大きいほうの容
量値で決まる外部からの雑音の影響によって、メモリセ
ルの信頼性が決定してしまう。したがって、個々のビッ
ト線が持つビット線容量を全て等しく、しかも上述の下
層のビット線より容量値を小さくすることにより、信頼
性を向上させることができる。
【０００６】本発明の目的は、従来個々のビット線の持
つビット線容量がばらついていたのを全て等しくするこ
とにより、信頼性の高い半導体メモリ装置を提供するこ
とにある。
つビット線容量がばらついていたのを全て等しくするこ
とにより、信頼性の高い半導体メモリ装置を提供するこ
とにある。
【０００７】
【課題を解決するための手段】本発明の半導体メモリ装
置は、２層に配線されるビット線が、図４のように上層
のみに配線されるビット線と下層のみに配線されるビッ
ト線とに分ける配置ではなく、全てのビット線が上層と
下層とにまたがって配線され、かつ上層での配線の長さ
と下層での配線の長さとが等しくなる配置として構成さ
れている。このような配線により、任意の１本のビット
線が持つビット線容量が他の任意の１本のビット線が持
つビット線容量と等しくなり、信頼性の高い半導体メモ
リ装置を提供することができる。
置は、２層に配線されるビット線が、図４のように上層
のみに配線されるビット線と下層のみに配線されるビッ
ト線とに分ける配置ではなく、全てのビット線が上層と
下層とにまたがって配線され、かつ上層での配線の長さ
と下層での配線の長さとが等しくなる配置として構成さ
れている。このような配線により、任意の１本のビット
線が持つビット線容量が他の任意の１本のビット線が持
つビット線容量と等しくなり、信頼性の高い半導体メモ
リ装置を提供することができる。
【０００８】
【実施例】以下、本発明の実施例について図面を用いて
説明する。
説明する。
【０００９】（実施例１）図１は本発明の第１の実施例
を示す斜視図である。
を示す斜視図である。
【００１０】この実施例では、上層のビット線と下層の
ビット線とを接続するコンタクト２を用いて、上層のビ
ット線１a - 1 、１b - 1 をそれぞれ下層のビット線１
a -2 、１b - 2 と接続し、下層のビット線１c - 1 、
１d - 1 をそれぞれ上層のビット線１c - 2 、１d - 2
と接続することにより、ビット線を２層にまたがった配
線にしている。
ビット線とを接続するコンタクト２を用いて、上層のビ
ット線１a - 1 、１b - 1 をそれぞれ下層のビット線１
a -2 、１b - 2 と接続し、下層のビット線１c - 1 、
１d - 1 をそれぞれ上層のビット線１c - 2 、１d - 2
と接続することにより、ビット線を２層にまたがった配
線にしている。
【００１１】また、ビット線が２層配線になっているこ
とにより、３本のビット線を配置できる幅のところに２
本のビット線を配線していることを利用して、上下のビ
ット線を接続するコンタクト２のための領域を確保する
ことにより、ビット線を２層にまたがった配線にするた
めに増大する面積を小さくしている。なお、ワード線は
図示していないが下層のビット線の下、トランジスタは
ワード線の下にある。
とにより、３本のビット線を配置できる幅のところに２
本のビット線を配線していることを利用して、上下のビ
ット線を接続するコンタクト２のための領域を確保する
ことにより、ビット線を２層にまたがった配線にするた
めに増大する面積を小さくしている。なお、ワード線は
図示していないが下層のビット線の下、トランジスタは
ワード線の下にある。
【００１２】（実施例２）図２は本発明の第２の実施例
を示す斜視図である。
を示す斜視図である。
【００１３】この実施例では、上層のビット線と下層の
ビット線とを接続するコンタクト２を用いて、上層のビ
ット線１a - 1 、１b - 1 をそれぞれ下層のビット線１
a -2 、１b - 2 と接続し、下層のビット線１c - 1 を
上層のビット線１c - 2 と接続し、ビット線と拡散層と
を接続するコンタクト４を用いて、下層のビット線１
d - 1 と拡散層３d 、上層のビット線１d - 2 と拡散層
３d を接続することにより、ビット線を２層にまたがっ
た配線にしている。
ビット線とを接続するコンタクト２を用いて、上層のビ
ット線１a - 1 、１b - 1 をそれぞれ下層のビット線１
a -2 、１b - 2 と接続し、下層のビット線１c - 1 を
上層のビット線１c - 2 と接続し、ビット線と拡散層と
を接続するコンタクト４を用いて、下層のビット線１
d - 1 と拡散層３d 、上層のビット線１d - 2 と拡散層
３d を接続することにより、ビット線を２層にまたがっ
た配線にしている。
【００１４】また，図１に示した実施例と同様に面積の
増大は小さくなっている。
増大は小さくなっている。
【００１５】（実施例３）図３は本発明の第３の実施例
を示す斜視図である。
を示す斜視図である。
【００１６】この実施例では、上層のビット線と下層の
ビット線とを接続するコンタクト２を用いて、上層のビ
ット線１a - 1 、１b - 1 をそれぞれ下層のビット線１
a -2 、１b - 2 と接続し、下層のビット線１c - 1 を
上層のビット線１c - 2 と接続し、ビット線と配線層と
を接続するコンタクト６を用いて、下層のビット線１
d - 1 と配線層５d 、上層のビット線１d - 2 と配線層
５d を接続することにより、ビット線を２層にまたがっ
た配線にしている。
ビット線とを接続するコンタクト２を用いて、上層のビ
ット線１a - 1 、１b - 1 をそれぞれ下層のビット線１
a -2 、１b - 2 と接続し、下層のビット線１c - 1 を
上層のビット線１c - 2 と接続し、ビット線と配線層と
を接続するコンタクト６を用いて、下層のビット線１
d - 1 と配線層５d 、上層のビット線１d - 2 と配線層
５d を接続することにより、ビット線を２層にまたがっ
た配線にしている。
【００１７】また、図１に示した実施例と同様に面積の
増大は小さくなっている。
増大は小さくなっている。
【００１８】
【発明の効果】以上説明したように本発明は、ビット線
を２層にまたがった配線にし、全てのビット線の上層で
の長さと下層での長さを等しくすることにより、任意の
１本のビット線が持つビット線容量が、他の任意の１本
のビット線が持つビット線容量と等しくなり、信頼性の
高い半導体メモリ装置を提供することができる。
を２層にまたがった配線にし、全てのビット線の上層で
の長さと下層での長さを等しくすることにより、任意の
１本のビット線が持つビット線容量が、他の任意の１本
のビット線が持つビット線容量と等しくなり、信頼性の
高い半導体メモリ装置を提供することができる。
【図１】本発明の第１の実施例を示す斜視図である。
【図２】本発明の第２の実施例を示す斜視図である。
【図３】本発明の第３の実施例を示す斜視図である。
【図４】従来技術の断面構造を説明する図である。
１a - 1 １b - 1 １c - 1 １d - 1 １a - 2 １b - 2 １c - 2 １d - 2 ビット線 １U １L ２ 上層ビット線と下層ビット線とのコンタクト ３d 拡散層 ４ ビット線と拡散層とのコンタクト ５d 配線層 ６ ビット線と配線層とのコンタクト ７ ワード線 ８ 蓄積容量 ９ 層間絶縁膜
Claims (1)
- 【請求項１】 すべてのビット線が層間絶縁膜を間には
さんで上層と下層とにまたがって配線され、かつ上層に
おける配線の長さと下層における配線の長さとが等しく
なる構造であることを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4318711A JPH06196655A (ja) | 1992-11-27 | 1992-11-27 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4318711A JPH06196655A (ja) | 1992-11-27 | 1992-11-27 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196655A true JPH06196655A (ja) | 1994-07-15 |
Family
ID=18102134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4318711A Pending JPH06196655A (ja) | 1992-11-27 | 1992-11-27 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06196655A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1197644A (ja) * | 1997-09-18 | 1999-04-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100300047B1 (ko) * | 1998-05-30 | 2001-09-22 | 김영환 | 노이즈 간섭 방지를 위한 데이터라인 배열 구조를 갖는 반도체 메모리 소자 |
| KR100403314B1 (ko) * | 2001-06-30 | 2003-10-30 | 주식회사 하이닉스반도체 | 6ｆ2 셀 어레이의 비트라인 구조 |
| KR100408717B1 (ko) * | 2001-06-30 | 2003-12-11 | 주식회사 하이닉스반도체 | 서브 8ｆ2 셀 어레이의 비트라인 구조 |
| JP2006261324A (ja) * | 2005-03-16 | 2006-09-28 | Toshiba Corp | 半導体記憶装置およびその形成方法 |
| KR100702007B1 (ko) * | 2005-01-14 | 2007-03-30 | 삼성전자주식회사 | 반도체 메모리 장치 및 이의 신호라인 배치 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01200663A (ja) * | 1988-02-04 | 1989-08-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH01307261A (ja) * | 1988-06-03 | 1989-12-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0494569A (ja) * | 1990-08-10 | 1992-03-26 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
-
1992
- 1992-11-27 JP JP4318711A patent/JPH06196655A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01200663A (ja) * | 1988-02-04 | 1989-08-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
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| JPH0494569A (ja) * | 1990-08-10 | 1992-03-26 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH1197644A (ja) * | 1997-09-18 | 1999-04-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100294749B1 (ko) * | 1997-09-18 | 2001-07-12 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체기억장치 |
| KR100300047B1 (ko) * | 1998-05-30 | 2001-09-22 | 김영환 | 노이즈 간섭 방지를 위한 데이터라인 배열 구조를 갖는 반도체 메모리 소자 |
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| KR100702007B1 (ko) * | 2005-01-14 | 2007-03-30 | 삼성전자주식회사 | 반도체 메모리 장치 및 이의 신호라인 배치 방법 |
| JP2006261324A (ja) * | 2005-03-16 | 2006-09-28 | Toshiba Corp | 半導体記憶装置およびその形成方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19950822 |