JPH0660684A - リード・オンリ・メモリ装置 - Google Patents
リード・オンリ・メモリ装置Info
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- JPH0660684A JPH0660684A JP23278692A JP23278692A JPH0660684A JP H0660684 A JPH0660684 A JP H0660684A JP 23278692 A JP23278692 A JP 23278692A JP 23278692 A JP23278692 A JP 23278692A JP H0660684 A JPH0660684 A JP H0660684A
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- polysilicon
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Abstract
(57)【要約】
【目的】 情報を書き込んだメモリセルの２つの状態で
の間のキャパシタンスの比を更に大きくする。 【構成】 シリコン基板１に互いに平行な帯状の拡散配
線２１，２２，２３，……が形成され、その上に２層の
絶縁膜２，３を介してポリシリコン配線１１，１２，１
３，……が拡散配線２１，２２，２３，……と直交する
方向に、互いに平行な帯状に形成されている。拡散配線
とポリシリコン配線との各交点にはメモリセルが形成さ
れ、書込むべき情報に従ってキャパシタンスの小さいメ
モリセルを構成するメモリセルでは、２層の絶縁膜２，
３の間にＧＮＤ電位に固定されたポリシリコン層４が形
成されており、キャパシタンスの大きいメモリセルでは
ポリシリコン膜４ａが形成され、ポリシリコン膜４ａは
上層の絶縁膜３のスルーホールを介してポリシリコン配
線に接続されている。
の間のキャパシタンスの比を更に大きくする。 【構成】 シリコン基板１に互いに平行な帯状の拡散配
線２１，２２，２３，……が形成され、その上に２層の
絶縁膜２，３を介してポリシリコン配線１１，１２，１
３，……が拡散配線２１，２２，２３，……と直交する
方向に、互いに平行な帯状に形成されている。拡散配線
とポリシリコン配線との各交点にはメモリセルが形成さ
れ、書込むべき情報に従ってキャパシタンスの小さいメ
モリセルを構成するメモリセルでは、２層の絶縁膜２，
３の間にＧＮＤ電位に固定されたポリシリコン層４が形
成されており、キャパシタンスの大きいメモリセルでは
ポリシリコン膜４ａが形成され、ポリシリコン膜４ａは
上層の絶縁膜３のスルーホールを介してポリシリコン配
線に接続されている。
Description
【０００１】
【産業上の利用分野】本発明はマスクＲＯＭ（リード・
オンリ・メモリ）に関し、特に互いに平行に設けられた
複数の帯状の第１の導電体と、絶縁膜を介して第１の導
電体と絶縁されて第１の導電体と交差する方向に設けら
れた互いに平行な複数の帯状の第２の導電体との交点
に、記憶すべき情報に応じて大きいキャパシタンスのキ
ャパシタ又は小さいキャパシタンスのキャパシタにてな
るメモリセルを有するマスクＲＯＭ（以下、キャパシタ
ＲＯＭということがある）に関するものである。
オンリ・メモリ）に関し、特に互いに平行に設けられた
複数の帯状の第１の導電体と、絶縁膜を介して第１の導
電体と絶縁されて第１の導電体と交差する方向に設けら
れた互いに平行な複数の帯状の第２の導電体との交点
に、記憶すべき情報に応じて大きいキャパシタンスのキ
ャパシタ又は小さいキャパシタンスのキャパシタにてな
るメモリセルを有するマスクＲＯＭ（以下、キャパシタ
ＲＯＭということがある）に関するものである。
【０００２】
【従来の技術】キャパシタＲＯＭでメモリセルに情報を
記憶する１つの方法はメモリセルでの絶縁膜の膜厚を変
え、膜厚の差をキャパシタンスの差として情報を書き込
む方法である。他の情報書込み方法としては、大きなキ
ャパシタンスを得るために単一のキャパシタを形成し、
小さなキャパシタンスを得るために直列接続した２個の
キャパシタを１つのメモリセルに使う方法である（米国
特許５０２００２５号公報参照）。
記憶する１つの方法はメモリセルでの絶縁膜の膜厚を変
え、膜厚の差をキャパシタンスの差として情報を書き込
む方法である。他の情報書込み方法としては、大きなキ
ャパシタンスを得るために単一のキャパシタを形成し、
小さなキャパシタンスを得るために直列接続した２個の
キャパシタを１つのメモリセルに使う方法である（米国
特許５０２００２５号公報参照）。
【０００３】
【発明が解決しようとする課題】キャパシタＲＯＭでは
情報「１」を書き込んだメモリセルと情報「０」を書き
込んだメモリセルとの間でキャパシタンスの比を如何に
大きくするかが課題である。メモリセルの絶縁膜の膜厚
を変えることによって情報を書き込む方法では、キャパ
シタンスの比は１５〜２０が限界である。また、小さな
キャパシタンスを得るために直列接続したキャパシタを
用いる方法では、直列接続によるキャパシタンス低減の
効果は１／２に過ぎない。本発明は情報を書き込んだメ
モリセルの２つの状態での間のキャパシタンスの比を更
に大きくすることを目的とするものである。
情報「１」を書き込んだメモリセルと情報「０」を書き
込んだメモリセルとの間でキャパシタンスの比を如何に
大きくするかが課題である。メモリセルの絶縁膜の膜厚
を変えることによって情報を書き込む方法では、キャパ
シタンスの比は１５〜２０が限界である。また、小さな
キャパシタンスを得るために直列接続したキャパシタを
用いる方法では、直列接続によるキャパシタンス低減の
効果は１／２に過ぎない。本発明は情報を書き込んだメ
モリセルの２つの状態での間のキャパシタンスの比を更
に大きくすることを目的とするものである。
【０００４】
【課題を解決するための手段】本発明では、互いに平行
に設けられた複数の帯状の第１の導電体と、絶縁膜を介
して第１の導電体と絶縁されて第１の導電体と交差する
方向に設けられた互いに平行な複数の帯状の第２の導電
体との交点に、記憶すべき情報に応じて大きいキャパシ
タンスのキャパシタ又は小さいキャパシタンスのキャパ
シタにてなるメモリセルを有するＲＯＭにおいて、小さ
いキャパシタンスのメモリセルには第１の導電体からも
第２の導電体からも絶縁され、固定電位に固定されたシ
ールド用の層状の第３の導電体が設けられている。本発
明の他の態様では、各メモリセルには第１の導電体と第
２の導電体との間に層状の第３の導電体が設けられてお
り、小さいキャパシタンスのメモリセルでは第３の導電
体が固定電位に固定されてシールド用電極となり、大き
いキャパシタンスのメモリセルでは第３の導電体がスル
ーホールを経て第１の導電体又は第２の導電体に接続さ
れている。
に設けられた複数の帯状の第１の導電体と、絶縁膜を介
して第１の導電体と絶縁されて第１の導電体と交差する
方向に設けられた互いに平行な複数の帯状の第２の導電
体との交点に、記憶すべき情報に応じて大きいキャパシ
タンスのキャパシタ又は小さいキャパシタンスのキャパ
シタにてなるメモリセルを有するＲＯＭにおいて、小さ
いキャパシタンスのメモリセルには第１の導電体からも
第２の導電体からも絶縁され、固定電位に固定されたシ
ールド用の層状の第３の導電体が設けられている。本発
明の他の態様では、各メモリセルには第１の導電体と第
２の導電体との間に層状の第３の導電体が設けられてお
り、小さいキャパシタンスのメモリセルでは第３の導電
体が固定電位に固定されてシールド用電極となり、大き
いキャパシタンスのメモリセルでは第３の導電体がスル
ーホールを経て第１の導電体又は第２の導電体に接続さ
れている。
【０００５】
【作用】キャパシタが構成されているメモリセルでは、
第１の導電体と第２の導電体の間にキャパシタンス結合
があるため、一方の導電体の電位を変化させるとそれに
つれて他方の導電体の電位も変化する。これに対し、シ
ールド用の第３の導電体が設けられているメモリセルで
は、第１の導電体と第２の導電体の間にキャパシタンス
結合がないので、一方の導電体の電位が変化しても他方
の導電体の電位は変化しない。そのため、一方の導電体
の電位を変化させ、他方の導電体の電位をセンスアンプ
で検出することにより、メモリセルの情報が読み出され
る。この場合のキャパシタンスの比は、一方が電極間に
誘電体膜を有するキャパシタであるのに対し、他方がシ
ールドによってキャパシタンス結合が阻止されたもので
あるので、そのキャパシタンスの比は誘電体膜の厚さを
異ならせたキャパシタ間のキャパシタンスの比よりも大
きくなる。第１の電極と第２の電極の間に層状の第３の
導電体を設け、大きいキャパシタンスのメモリセルでは
第３の導電体を第１又は第２の導電体と接続することに
よって、導電体間の距離が小さくなり、それだけキャパ
シタンスが大きくなる。そのメモリセルと、第１の導電
体と第２の導電体との間にシールドをもつメモリセルと
のキャパシタンスの比は、上記の本発明のものより更に
大きくなる。
第１の導電体と第２の導電体の間にキャパシタンス結合
があるため、一方の導電体の電位を変化させるとそれに
つれて他方の導電体の電位も変化する。これに対し、シ
ールド用の第３の導電体が設けられているメモリセルで
は、第１の導電体と第２の導電体の間にキャパシタンス
結合がないので、一方の導電体の電位が変化しても他方
の導電体の電位は変化しない。そのため、一方の導電体
の電位を変化させ、他方の導電体の電位をセンスアンプ
で検出することにより、メモリセルの情報が読み出され
る。この場合のキャパシタンスの比は、一方が電極間に
誘電体膜を有するキャパシタであるのに対し、他方がシ
ールドによってキャパシタンス結合が阻止されたもので
あるので、そのキャパシタンスの比は誘電体膜の厚さを
異ならせたキャパシタ間のキャパシタンスの比よりも大
きくなる。第１の電極と第２の電極の間に層状の第３の
導電体を設け、大きいキャパシタンスのメモリセルでは
第３の導電体を第１又は第２の導電体と接続することに
よって、導電体間の距離が小さくなり、それだけキャパ
シタンスが大きくなる。そのメモリセルと、第１の導電
体と第２の導電体との間にシールドをもつメモリセルと
のキャパシタンスの比は、上記の本発明のものより更に
大きくなる。
【０００６】
【実施例】図１は第１の実施例を表わす。（Ａ）は平面
図、（Ｂ）は（Ａ）のＸ−Ｘ’線位置での断面図、
（Ｃ）は（Ａ）のＹ−Ｙ’線位置での断面図である。図
２は図１の実施例を読出し回路とともに示す等価回路図
である。Ｐ型シリコン基板１にＮ型拡散領域によって互
いに平行な帯状の第１の導電体としての拡散配線２１，
２２，２３，……が形成され、その上に２層の絶縁膜
２，３を介して第２の導電体としてポリシリコンにてな
る配線１１，１２，１３，……が第１の配線２１，……
と直交する方向に、互いに平行な帯状に形成されてい
る。拡散配線２１，２２，２３，……とポリシリコン配
線１１，１２，１３，……との各交点にはメモリセルが
形成されている。書込むべき情報に従ってキャパシタン
スの小さいメモリセルを構成するメモリセルでは、２層
の絶縁膜２，３の間に第３の導電体としてポリシリコン
層４が形成されており、このポリシリコン層４はＧＮＤ
電位に固定されている。
図、（Ｂ）は（Ａ）のＸ−Ｘ’線位置での断面図、
（Ｃ）は（Ａ）のＹ−Ｙ’線位置での断面図である。図
２は図１の実施例を読出し回路とともに示す等価回路図
である。Ｐ型シリコン基板１にＮ型拡散領域によって互
いに平行な帯状の第１の導電体としての拡散配線２１，
２２，２３，……が形成され、その上に２層の絶縁膜
２，３を介して第２の導電体としてポリシリコンにてな
る配線１１，１２，１３，……が第１の配線２１，……
と直交する方向に、互いに平行な帯状に形成されてい
る。拡散配線２１，２２，２３，……とポリシリコン配
線１１，１２，１３，……との各交点にはメモリセルが
形成されている。書込むべき情報に従ってキャパシタン
スの小さいメモリセルを構成するメモリセルでは、２層
の絶縁膜２，３の間に第３の導電体としてポリシリコン
層４が形成されており、このポリシリコン層４はＧＮＤ
電位に固定されている。
【０００７】図２の等価回路図に示されるように、ポリ
シリコン配線１１，１２，１３，……はそれぞれゲート
トランジスタ３１，３２，３３……を介してセンスアン
プ４０に接続されている。各ポリシリコン配線１１，１
２，１３，……はそれぞれのゲートトランジスタ３１，
３２，３３……よりメモリセル側でそれぞれプリチャー
ジ用のＰＭＯＳトランジスタ４１，４２，４３，……を
介して電源Ｖｃｃ端子に接続され、センスアンプ４０側
では共通にプリチャージ用のＰＭＯＳトランジスタ５０
を介して電源Ｖｃｃ端子に接続されている。プリチャー
ジトランジスタ４１，４２，４３，……と５０のゲート
電極にはクロック信号が供給される。
シリコン配線１１，１２，１３，……はそれぞれゲート
トランジスタ３１，３２，３３……を介してセンスアン
プ４０に接続されている。各ポリシリコン配線１１，１
２，１３，……はそれぞれのゲートトランジスタ３１，
３２，３３……よりメモリセル側でそれぞれプリチャー
ジ用のＰＭＯＳトランジスタ４１，４２，４３，……を
介して電源Ｖｃｃ端子に接続され、センスアンプ４０側
では共通にプリチャージ用のＰＭＯＳトランジスタ５０
を介して電源Ｖｃｃ端子に接続されている。プリチャー
ジトランジスタ４１，４２，４３，……と５０のゲート
電極にはクロック信号が供給される。
【０００８】拡散配線２１，２２，２３，……とポリシ
リコン配線１１，１２，１３，……の交点でのメモリセ
ルのキャパシタンスを、第３の導電体４のないメモリセ
ルではＣ1、第３の導電体４のあるメモリセルでは拡散
配線と第３の導電体４との間のキャパシタンスをＣ2と
し、第３の導電体４とポリシリコン配線との間のキャパ
シタンスをＣ3とする。ただし、これらのキャパシタン
スはポリシリコン配線ピッチと拡散配線ピッチで表わさ
れるメモリセルサイズごとに分割して扱うものとする。
リコン配線１１，１２，１３，……の交点でのメモリセ
ルのキャパシタンスを、第３の導電体４のないメモリセ
ルではＣ1、第３の導電体４のあるメモリセルでは拡散
配線と第３の導電体４との間のキャパシタンスをＣ2と
し、第３の導電体４とポリシリコン配線との間のキャパ
シタンスをＣ3とする。ただし、これらのキャパシタン
スはポリシリコン配線ピッチと拡散配線ピッチで表わさ
れるメモリセルサイズごとに分割して扱うものとする。
【０００９】次に、本実施例において、拡散配線２１と
ポリシリコン配線１１との交点にあるメモリセルを読出
す場合について説明する。まずクロック信号がローレベ
ルになり、ポリシリコン配線１１，１２，１３，……が
Ｖｃｃ電位に充電される。その際、拡散配線２１，２
２，２３，……とゲートトランジスタ３１，３２，３
３，……のゲート電圧はローレベルである。次に、クロ
ック信号がハイレベルになり、プリチャージトランジス
タ４１，４２，４３，……５０がオフになるとともに、
拡散配線２１，２２，２３，……のうち拡散配線２１が
ハイレベルとされ、ゲートトランジスタ３１がオンとさ
れる。ポリシリコン配線１１，１２，１３，……のうち
ポリシリコン配線１１の電位は、メモリセルのキャパシ
タのキャパシタンス結合により拡散配線２１の電位変化
にともなって上昇する。この上昇分はセンスアンプ４０
で検出されて出力される。
ポリシリコン配線１１との交点にあるメモリセルを読出
す場合について説明する。まずクロック信号がローレベ
ルになり、ポリシリコン配線１１，１２，１３，……が
Ｖｃｃ電位に充電される。その際、拡散配線２１，２
２，２３，……とゲートトランジスタ３１，３２，３
３，……のゲート電圧はローレベルである。次に、クロ
ック信号がハイレベルになり、プリチャージトランジス
タ４１，４２，４３，……５０がオフになるとともに、
拡散配線２１，２２，２３，……のうち拡散配線２１が
ハイレベルとされ、ゲートトランジスタ３１がオンとさ
れる。ポリシリコン配線１１，１２，１３，……のうち
ポリシリコン配線１１の電位は、メモリセルのキャパシ
タのキャパシタンス結合により拡散配線２１の電位変化
にともなって上昇する。この上昇分はセンスアンプ４０
で検出されて出力される。
【００１０】次に、ポリシリコン配線１２と拡散配線２
３の交点にあるメモリセルを読み出す場合を説明する。
前記と同様にプリチャージの後、拡散配線２３がハイレ
ベルとされ、ゲートトランジスタ３２がオンとされてセ
ンスアンプ４０で読み出される。このときポリシリコン
配線１２と拡散配線２３の間にキャパシタンス結合がな
いため、ポリシリコン配線１２の電位は上昇しないの
で、センスアンプ４０はそのメモリセルをローレベルと
みなす。
３の交点にあるメモリセルを読み出す場合を説明する。
前記と同様にプリチャージの後、拡散配線２３がハイレ
ベルとされ、ゲートトランジスタ３２がオンとされてセ
ンスアンプ４０で読み出される。このときポリシリコン
配線１２と拡散配線２３の間にキャパシタンス結合がな
いため、ポリシリコン配線１２の電位は上昇しないの
で、センスアンプ４０はそのメモリセルをローレベルと
みなす。
【００１１】図３は第２の実施例を表わす。図１の実施
例と比較すると、キャパシタンスの小さいメモリセルで
は図１と同様に絶縁膜２，３の間にシールド用の第３の
導電体としてポリシリコン膜４が介在し、そのポリシリ
コン膜４がＧＮＤ電位に固定されている。一方、キャパ
シタンスの大きいメモリセルでは、ポリシリコン膜４と
同一層として形成されたポリシリコン膜４ａが形成さ
れ、ポリシリコン膜４ａは上層の絶縁膜３のスルーホー
ルを介して第２の導電体であるポリシリコン配線に接続
されている。ポリシリコン膜４ａはメモリセルごとに独
立している。図３の実施例の等価回路は図２に示された
ものと同じであり、読出し動作も図１の実施例と同じで
ある。
例と比較すると、キャパシタンスの小さいメモリセルで
は図１と同様に絶縁膜２，３の間にシールド用の第３の
導電体としてポリシリコン膜４が介在し、そのポリシリ
コン膜４がＧＮＤ電位に固定されている。一方、キャパ
シタンスの大きいメモリセルでは、ポリシリコン膜４と
同一層として形成されたポリシリコン膜４ａが形成さ
れ、ポリシリコン膜４ａは上層の絶縁膜３のスルーホー
ルを介して第２の導電体であるポリシリコン配線に接続
されている。ポリシリコン膜４ａはメモリセルごとに独
立している。図３の実施例の等価回路は図２に示された
ものと同じであり、読出し動作も図１の実施例と同じで
ある。
【００１２】図４は第３の実施例を表わしたものであ
り、図３の（Ｂ）に相当する断面図として表わしてい
る。図４の実施例ではキャパシタンスの大きいメモリセ
ルではメモリセルごとに独立したポリシリコン膜４ｂが
２層の絶縁膜２，３の間に形成され、下層絶縁膜２のコ
ンタクトホールを経て第１の導電体である拡散配線と接
続されている。図４の実施例も等価回路は図２に示され
たものと同じであり、読出し動作も図１の実施例と同じ
である。図３及び図４の実施例によれば、キャパシタン
スの大きいメモリセルでは第３の導電体４ａ又は４ｂが
ポリシリコン配線又は拡散配線と接続されるので、第３
の導電体４ａ又は４ｂも電極となり、その電極と接続さ
れていない側の配線との距離が小さくなってキャパシタ
ンスが大きくなる。
り、図３の（Ｂ）に相当する断面図として表わしてい
る。図４の実施例ではキャパシタンスの大きいメモリセ
ルではメモリセルごとに独立したポリシリコン膜４ｂが
２層の絶縁膜２，３の間に形成され、下層絶縁膜２のコ
ンタクトホールを経て第１の導電体である拡散配線と接
続されている。図４の実施例も等価回路は図２に示され
たものと同じであり、読出し動作も図１の実施例と同じ
である。図３及び図４の実施例によれば、キャパシタン
スの大きいメモリセルでは第３の導電体４ａ又は４ｂが
ポリシリコン配線又は拡散配線と接続されるので、第３
の導電体４ａ又は４ｂも電極となり、その電極と接続さ
れていない側の配線との距離が小さくなってキャパシタ
ンスが大きくなる。
【００１３】
【発明の効果】本発明では、小さいキャパシタンスのメ
モリセルには固定電位に固定されたシールド層を設けた
ので、通常のキャパシタによるメモリセルとのキャパシ
タンスの比が大きくなる。小さいキャパシタンスのメモ
リセルには固定電位に固定されたシールド層を設け、大
きいキャパシタンスのメモリセルでは第３の導電体をス
ルーホールを経て第１の導電体又は第２の導電体に接続
するようにすれば、両メモリセルのキャパシタンスの比
はさらに大きくなる。
モリセルには固定電位に固定されたシールド層を設けた
ので、通常のキャパシタによるメモリセルとのキャパシ
タンスの比が大きくなる。小さいキャパシタンスのメモ
リセルには固定電位に固定されたシールド層を設け、大
きいキャパシタンスのメモリセルでは第３の導電体をス
ルーホールを経て第１の導電体又は第２の導電体に接続
するようにすれば、両メモリセルのキャパシタンスの比
はさらに大きくなる。
【図面の簡単な説明】
【図１】第１の実施例を表わす図であり、（Ａ）は平面
図、（Ｂ）は（Ａ）のＸ−Ｘ’線位置での断面図、
（Ｃ）は（Ａ）のＹ−Ｙ’線位置での断面図である。
図、（Ｂ）は（Ａ）のＸ−Ｘ’線位置での断面図、
（Ｃ）は（Ａ）のＹ−Ｙ’線位置での断面図である。
【図２】図１の実施例を読出し回路とともに示す等価回
路図である。
路図である。
【図３】第２の実施例を表わす図であり、（Ａ）は平面
図、（Ｂ）は（Ａ）のＸ−Ｘ’線位置での断面図、
（Ｃ）は（Ａ）のＹ−Ｙ’線位置での断面図である。
図、（Ｂ）は（Ａ）のＸ−Ｘ’線位置での断面図、
（Ｃ）は（Ａ）のＹ−Ｙ’線位置での断面図である。
【図４】第３の実施例を表わす断面図である。
１ シリコン基板 ２，３ 絶縁膜 ４，４ａ，４ｂ 第３の導電体 １１，１２，１３ ポリシリコン配線 ２１，２２，２３ 拡散配線
Claims (3)
- 【請求項１】 互いに平行に設けられた複数の帯状の第
１の導電体と、絶縁膜を介して第１の導電体と絶縁され
て第１の導電体と交差する方向に設けられた互いに平行
な複数の帯状の第２の導電体との交点に、記憶すべき情
報に応じて大きいキャパシタンスのキャパシタ又は小さ
いキャパシタンスのキャパシタにてなるメモリセルを有
するリード・オンリ・メモリ装置において、小さいキャ
パシタンスのメモリセルには第１の導電体からも第２の
導電体からも絶縁され、固定電位に固定されたシールド
用の層状の第３の導電体が設けられていることを特徴と
するリード・オンリ・メモリ装置。 - 【請求項２】 互いに平行に設けられた複数の帯状の第
１の導電体と、絶縁膜を介して第１の導電体と絶縁され
て第１の導電体と交差する方向に設けられた互いに平行
な複数の帯状の第２の導電体との交点に、記憶すべき情
報に応じて大きいキャパシタンスのキャパシタ又は小さ
いキャパシタンスのキャパシタにてなるメモリセルを有
するリード・オンリ・メモリ装置において、各メモリセ
ルには第１の導電体と第２の導電体との間に層状の第３
の導電体が設けられており、小さいキャパシタンスのメ
モリセルでは第３の導電体が固定電位に固定されてシー
ルド用電極となり、大きいキャパシタンスのメモリセル
では第３の導電体がスルーホールを経て第１の導電体に
接続されていることを特徴とするリード・オンリ・メモ
リ装置。 - 【請求項３】 互いに平行に設けられた複数の帯状の第
１の導電体と、絶縁膜を介して第１の導電体と絶縁され
て第１の導電体と交差する方向に設けられた互いに平行
な複数の帯状の第２の導電体との交点に、記憶すべき情
報に応じて大きいキャパシタンスのキャパシタ又は小さ
いキャパシタンスのキャパシタにてなるメモリセルを有
するリード・オンリ・メモリ装置において、各メモリセ
ルには第１の導電体と第２の導電体との間に層状の第３
の導電体が設けられており、小さいキャパシタンスのメ
モリセルでは第３の導電体が固定電位に固定されてシー
ルド用電極となり、大きいキャパシタンスのメモリセル
では第３の導電体がスルーホールを経て第２の導電体に
接続されていることを特徴とするリード・オンリ・メモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23278692A JPH0660684A (ja) | 1992-08-07 | 1992-08-07 | リード・オンリ・メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23278692A JPH0660684A (ja) | 1992-08-07 | 1992-08-07 | リード・オンリ・メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0660684A true JPH0660684A (ja) | 1994-03-04 |
Family
ID=16944726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23278692A Pending JPH0660684A (ja) | 1992-08-07 | 1992-08-07 | リード・オンリ・メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0660684A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5621247A (en) * | 1995-02-20 | 1997-04-15 | Matsushita Electric Industrial Co., Ltd. | Memory device with tungsten and aluminum interconnects |
| US10724223B2 (en) | 2014-09-10 | 2020-07-28 | Toto Ltd. | Urinal |
-
1992
- 1992-08-07 JP JP23278692A patent/JPH0660684A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5621247A (en) * | 1995-02-20 | 1997-04-15 | Matsushita Electric Industrial Co., Ltd. | Memory device with tungsten and aluminum interconnects |
| US10724223B2 (en) | 2014-09-10 | 2020-07-28 | Toto Ltd. | Urinal |
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