JPH07321233A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 安定した動作を実現できるＳＲＡＭのメモリ
セル構造を提供する。 【構成】 シリコン基板１の表面には、１対のドライバ
トランジスタ５０ａと１対のアクセストランジスタ５０
ｄが形成されている。このドライバトランジスタとアク
セストランジスタとを覆う第１の絶縁層１１に形成され
たコンタクトホール１１ａの各々を通じて、アクセスト
ランジスタのソース／ドレイン領域５、５の各々に接す
るように引出し配線層１３ａが形成されている。また第
１の絶縁層１１に形成されたコンタクトホールを通じ
て、ドライバトランジスタのソース領域５と接するよう
にグランド配線層１３ｃが形成されている。このグラン
ド配線層１３ｃは、メモリセルアレイ内において引出し
配線層１３ａの四方を取囲むように行方向および列方向
に延びて網目状に形成され、行方向および列方向に配置
された各メモリセルのグランド配線層と一体化されてい
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関
し、より特定的には、随時書込読出可能な記憶装置（Ｓ
ＲＡＭ：Static Random Access Memory ）を含む半導体
記憶装置に関するものである。

【０００２】

【従来の技術】従来から半導体記憶装置の１つとして、
ＳＲＡＭが知られている。このＳＲＡＭは、ＤＲＡＭ
（Dynamic Random Access Memory）に比較してリフレッ
シュ動作が不要であり記憶状態が安定しているという利
点を有する。

【０００３】図１４は、ＣＭＯＳ（Complementary Meta
l Oxide Semiconductor ）型のＳＲＡＭメモリセルの等
価回路図である。図１４を参照して、このメモリセル
は、負荷として１対の負荷トランジスタ１０５、１０６
を有し、それ以外に１対のドライバトランジスタ１０
１、１０２と、１対のアクセストランジスタ１０３、１
０４とで構成されている。

【０００４】１対の負荷トランジスタ１０５、１０６の
各ソースはＶ_CC電源１１０に接続されており、各ドレイ
ンは各々記憶ノードＮ１、Ｎ２に接続されている。

【０００５】１対のドライバトランジスタ１０１、１０
２と１対のアクセストランジスタ１０３、１０４とは、
ＭＯＳトランジスタよりなっている。１対のドライバト
ランジスタ１０１、１０２の各ソース領域はＧＮＤ（接
地電位）１１１に接続されている。またドライバトラン
ジスタ１０１のドレイン領域は記憶ノードＮ１に接続さ
れており、ドライバトランジスタ１０２のドレイン領域
は記憶ノードＮ２に接続されている。さらにドライバト
ランジスタ１０１のゲートは記憶ノードＮ２に接続され
ており、ドライバトランジスタ１０２のゲートは記憶ノ
ードＮ１に接続されている。

【０００６】アクセストランジスタ１０３の１対のソー
ス／ドレイン領域の一方は記憶ノードＮ１に接続されて
おり、１対のソース／ドレイン領域の他方はビット線１
０７に接続されている。またアクセストランジスタ１０
４の１対のソース／ドレイン領域の一方は記憶ノードＮ
２に接続されており、１対のソース／ドレイン領域の他
方はビット線１０８に接続されている。またアクセスト
ランジスタ１０３、１０４のゲートはワード線１０９に
各々接続されている。

【０００７】以下、従来のＣＭＯＳ型のＳＲＡＭのメモ
リセル構造について説明する。図１５は、従来のＳＲＡ
Ｍのメモリセル構造を示す概略断面図である。また図１
６〜図２０は、従来のＳＲＡＭのメモリセル構造を下層
から順に５段階に分割して示した平面構造図である。

【０００８】具体的には、図１６が基板に形成された１
対のドライバトランジスタ２５０ａ、２５０ｂと１対の
アクセストランジスタ２５０ｃ、２５０ｄとの構成を示
している。また図１７は、引出し配線層２１３ａ、２１
３ｂおよびグランド配線層２１３ｃの構成を示してい
る。また図１８と図１９とは、１対の負荷トランジスタ
２５０ｅ、２５０ｆおよび電源配線の構成を示してお
り、図２０はビット線２２５ａ、２２５ｂの構成を示し
ている。

【０００９】なお、図１５は、図１６〜図２０の矢印Ｂ
−Ｂ線に沿う断面に対応している。まず図１５と図１６
とを参照して、シリコン基板２０１の表面に所望の形状
で分離酸化膜２０３ａが形成されている。このシリコン
基板３０１の表面に１対のドライバトランジスタ２５０
ａ、２５０ｂと、１対のアクセストランジスタ２５０
ｃ、２５０ｄとが形成されている。

【００１０】ドライバトランジスタ２５０ａは、１対の
ソース／ドレイン領域２０５、２０５と、ゲート絶縁層
２０３ｂと、ゲート電極層２０９ｃとを有している。１
対のソース／ドレイン領域２０５、２０５は、ｎ型の拡
散領域よりなり、チャネル領域を規定するように互いに
間隔を有して形成されている。ゲート電極層２０９ｃ
は、ゲート絶縁層２０３ｂを介在してチャネル領域と対
向するように形成されている。

【００１１】ドライバトランジスタ２５０ｂは、１対の
ソース／ドレイン領域２０５、２０５と、ゲート絶縁層
（図示せず）と、ゲート電極層２０９ｄとを有してい
る。このドライバトランジスタ２５０ｂの１対のソース
／ドレイン領域２０５、２０５は、ｎ型の拡散領域より
なり、チャネル領域を規定するように互いに間隔を有し
て形成されている。ゲート電極層２０９ｄは、ゲート絶
縁層を介在して、このチャネル領域と対向するように形
成されている。

【００１２】アクセストランジスタ２５０ｃは、１対の
ソース／ドレイン領域２０５、２０５と、ゲート絶縁層
（図示せず）と、ゲート電極層２０９ｂとを有してい
る。このアクセストランジスタ２５０ｃの１対のソース
／ドレイン領域２０５、２０５は、ｎ型の拡散領域より
なり、チャネル領域を規定するように互いに間隔を有し
て形成されている。ゲート電極層２０９ｂは、ゲート絶
縁層を介在してチャネル領域と対向するように形成され
ている。

【００１３】アクセストランジスタ２５０ｄは、１対の
ソース／ドレイン領域２０５、２０５と、ゲート絶縁層
２０７と、ゲート電極層２０９ａとを有している。この
アクセストランジスタ２５０ｄの１対のソース／ドレイ
ン領域２０５、２０５は、ｎ型の拡散領域よりなり、チ
ャネル領域を規定するように互いに間隔を有して形成さ
れている。ゲート電極層２０９ａは、ゲート絶縁層２０
７を介在してチャネル領域と対向するように形成されて
いる。

【００１４】アクセストランジスタ２５０ｃ、２５０ｄ
のゲート電極層２０９ａ、２０９ｂは、行方向（矢印Ｘ
方向）に配置された各メモリセル領域Ｍ．Ｃ．のゲート
電極層と一体に形成され、ワード線を構成している。

【００１５】ドライバトランジスタ２５０ａのドレイン
領域２０５は、アクセストランジスタ２５０ｃのソース
／ドレイン領域の一方と同一の不純物領域により形成さ
れている。またドライバトランジスタ２５０ｂのドレイ
ン領域２０５は、アクセストランジスタ２５０ｄのソー
ス／ドレイン領域の一方と同一の不純物領域により形成
されている。

【００１６】次に図１５と図１７とを参照して、１対の
ドライバトランジスタ２５０ａ、２５０ｂと１対のアク
セストランジスタ２５０ｃ、２５０ｄとを覆うように、
シリコン基板２０１の表面全面に第１の絶縁層２１１が
形成されている。この第１の絶縁層２１１には、各アク
セストランジスタ２５０ｃ、２５０ｄのソース／ドレイ
ン領域の一方に達するコンタクトホール２１１ａ、２１
１ｂが形成されている。

【００１７】このコンタクトホール２１１ａを通じてア
クセストランジスタ２５０ｄのソース／ドレイン領域の
一方と接するように引出し配線層２１３ａが形成されて
いる。またコンタクトホール２１１ｂを通じてアクセス
トランジスタ２５０ｃのソース／ドレイン領域と接する
ように引出し配線層２１３ｂが形成されている。

【００１８】また、絶縁層２１１には、各ドライバトラ
ンジスタ２５０ａ、２５０ｂの各ソース領域に達するコ
ンタクトホール２１１ｃ、２１１ｃが形成されている。
このコンタクトホール２１１ｃ、２１１ｃを通じてドラ
イバトランジスタ２５０ａ、２５０ｂの各ソース領域と
接するようにグランド配線層２１３ｃが形成されてい
る。このグランド配線層２１３ｃは、行方向（矢印Ｘ方
向）に配置された各メモリセル領域Ｍ．Ｃ．のグランド
配線層２１３ｃと一体となるように、行方向に延びて形
成されている。

【００１９】図１５と図１８とを参照して、引出し配線
層２１３ａ、２１３ｂと、グランド配線層２１３ｃとを
覆うように第２の絶縁層２１５が第１の絶縁層２１１の
表面全面に形成されている。第１および第２の絶縁層２
１１、２１５には、ドライバトランジスタ２５０ａのゲ
ート電極層２０９ｃとドライバトランジスタ２５０ｂの
ドレイン領域２０５との双方に達するコンタクトホール
２１５ａが形成されている。また第１および第２の絶縁
層２１１、２１５には、ドライバトランジスタ２５０ｂ
のゲート電極層２０９ｄとドライバトランジスタ２５０
ａのドレイン領域２０５との双方に達するコンタクトホ
ール２１５ｂも形成されている。

【００２０】このコンタクトホール２１５ａを通じてド
ライバトランジスタ２５０ａのゲート電極層２０９ｃと
ドライバトランジスタ２５０ｂのドレイン領域２０５と
の双方に接するように、第１の半導体層２１７ａが形成
されている。またコンタクトホール２１５ｂを通じてド
ライバトランジスタ２５０ｂのゲート電極層２０９ｄと
ドライバトランジスタ２５０ａのドレイン領域２０５と
の双方に接するように第１の半導体層２１７ｂが形成さ
れている。この第１の半導体層２１７ａ，２１７ｂはと
もに列方向（矢印Ｙ方向）に延びる部分を有している。
この第１の半導体層２１７ａ、２１７ｂは、各々ｎ型の
不純物が導入されたドープト多結晶シリコン膜により形
成されている。

【００２１】なお、この第１の半導体層２１７ａ、２１
７ｂは負荷トランジスタのゲート電極となる部分であ
る。

【００２２】図１５と図１９とを参照して、第１の半導
体層２１７ａ、２１７ｂを覆うように第２の絶縁層２１
５の表面全面に第３の絶縁層２１９が形成されている。
この第３の絶縁層２１９には、第１の半導体層２１７ａ
に達する孔２１９ａが、また第１の半導体層２１７ｂに
達する孔２１９ｂが各々形成されている。この孔２１９
ａを通じて第１の半導体層２１７ａに接するように、か
つ孔２１９ｂを通じて第１の半導体層２１７ｂに接する
ように第２の半導体層２２１が形成されている。

【００２３】この第２の半導体層２２１は、メモリセル
領域Ｍ．Ｃ．内を行方向（矢印Ｘ方向）に横断する部分
と、その部分からＬ字状に枝分かれした部分とを有す
る。この枝分かれしたＬ字状の部分は各メモリセル領域
Ｍ．Ｃ．毎に２つずつあり、各部分は第１の半導体層２
１７ａ、２１７ｂと各々接続されている。

【００２４】第１の半導体層２１７ａ、２１７ｂと第２
の半導体層２２１とにより、１対の負荷トランジスタ２
５０ｆ、２５０ｆが形成されている。第１の半導体層２
１７ｂは、負荷トランジスタ２５０ｆのゲート電極層を
構成し、第１の半導体層２１７ａは負荷トランジスタ２
５０ｅのゲート電極層を構成している。また第２の半導
体層２２１は、負荷トランジスタ２５０ｅ、２５０ｆの
ソース／ドレイン領域２２１ｂ、２２１ａとチャネル領
域２２１ｃとを構成している。

【００２５】第１の半導体層２１７ａ、２１７ｂと積層
方向に対向する部分であって、Ｌ字状に枝分かれした部
分の列方向（矢印Ｙ方向）に延びる部分がチャネル領域
２２１ｃとなる。また、Ｌ字状に枝分かれした部分の行
方向（矢印Ｘ方向）に延びる部分であって、第１の半導
体層２１７ａ、２１７ｂに接続される部分がドレイン領
域２２１ａとなる。さらに負荷トランジスタ２５０ｅ、
２５０ｆのソース領域は、第２の半導体層２２１の行方
向に延在する部分がソース領域２２１ｂとなる。またこ
の行方向に延在する部分は、メモリセルアレイ領域の外
部より電源を供給するための電源配線の役割もなす。

【００２６】負荷トランジスタ２５０ｅ、２５０ｆは、
ドライバトランジスタと逆導電型でなければならない。
このため、負荷トランジスタ２５０ｅ、２５０ｆは、ｐ
チャネルＴＦＴのトランジスタであり、ゆえに第２の半
導体層２２１は、ｐ型の不純物が導入されたドープト多
結晶シリコン膜よりなっている。

【００２７】この第２の半導体層２２１は、行方向（矢
印Ｘ方向）に配置された各メモリセル領域Ｍ．Ｃ．の第
２の半導体層と一体となるように、行方向に延びて形成
されている。

【００２８】図１５と図２０とを参照して、第２の半導
体層２２１を覆うように第３の絶縁層２１９の表面全面
に第４の絶縁層２２３が形成されている。この第４の絶
縁層２２３には、引出し配線層２１３ａ、２１３ｂの各
々に達するスルーホール２２３ａ、２２３ｂが形成され
ている。このスルーホール２２３ａを通じて引出し配線
層２１３ａに接するようにビット線２２５ａが形成され
ている。またスルーホール２２３ｂを通じて引出し配線
層２１３ｂに接するようにビット線２２５ｂが各々形成
されている。

【００２９】このビット線２２５ａ、２２５ｂはアルミ
ニウム合金よりなっている。またビット線２２５ａ、２
２５ｂは、列方向（矢印Ｙ方向）に配置された各メモリ
セル領域Ｍ．Ｃ．のビット線と一体となるように、列方
向に延びて形成されている。

【００３０】

【発明が解決しようとする課題】従来のＳＲＡＭのメモ
リセル構造では、（１）カラム電流、（２）ノイズ、
（３）寄生ｐ−ｎ接合および配線抵抗によって、メモリ
セル動作の安定が図れないという問題点があった。以
下、そのことについて詳細に説明する。

【００３１】 （１） カラム電流による読出動作の不安定性 （ｉ） 図２１は、ＳＲＡＭのメモリセルアレイ内の等
価回路の一部を示す図である。図２１を参照して、デー
タの読出時にワード線ＷＬが活性化（High、つまり選
択）されるとアクセストランジスタ１０３と１０４とが
ＯＮする。アクセストランジスタ１０４のソース／ドレ
インは各々記憶ノードの“Ｌ”とビット線負荷を経由し
てＶ_CCとに接続されている。この記憶ノード“Ｌ”とＶ
_CCとは電位差が大きいため、アクセストランジスタ１０
４がＯＮされると図中矢印で示す方向へ、いわゆるカラ
ム電流が流れる。

【００３２】一方、アクセストランジスタ１０３もＯＮ
するが、ソース／ドレインは各々記憶ノードの“Ｈ”お
よびＶ_CCに接続されており、双方の電位差は小さい。こ
のためアクセストランジスタ１０３側にはカラム電流は
ほとんど流れない。

【００３３】このようにカラム電流Ｉは、ワード線ＷＬ
が活性化したとき、Ｖ_CC→ビット線負荷→ビット線→ア
クセストランジスタ１０４→記憶ノード“Ｌ”→ドライ
バトランジスタ１０２→ＧＮＤという経路で流れる。

【００３４】従来のＳＲＡＭメモリセル構造では、図２
２に示すようにドライバトランジスタのソース領域とＧ
ＮＤとを接続するグランド配線層２１３ｃは行方向（矢
印Ｘ方向）に延びている。また、このグランド配線層２
１３ｃはメモリセルアレイの端部において接地されてい
る。このため、任意のワード線が活性化された場合、図
２３に示すように選択されたワード線に接続された各メ
モリセルからカラム電流Ｉ₁ 、Ｉ₂ 、…、Ｉ_n-1 、Ｉ_n
が生じ、このカラム電流は１本のグランド配線層２１３
ｃ中をＧＮＤへ向かって流れる。

【００３５】図２４は、図２３に示すように行方向に配
置された各メモリセルの位置とグランド配線層の電位と
の関係を示すグラフである。図２３と図２４とを参照し
て、メモリセル内の１対のドライバトランジスタの一方
のソース領域（点Ｓ₁ ）と他方のソース領域（点Ｓ₂ ）
との間にはグランド配線層２１３ｃの配線抵抗Ｒがあ
る。このため、グランド配線層２１３ｃを流れるカラム
電流によって点Ｓ₁ と点Ｓ₂ との間には（配線抵抗Ｒ）
×（カラム電流）の電位差、すなわちソース電位差が生
じる。

【００３６】特に、メモリセルＭ．Ｃ．１はＧＮＤに最
も近い位置にある。このため、メモリセルＭ．Ｃ．１内
にあるグランド配線層２１３ｃの点Ｓ₂ から点Ｓ₁ に
は、同一ワード線に接続された各メモリセルから生じた
すべてのカラム電流（Ｉ₁ ＋Ｉ ₂ ＋…＋Ｉ_n-1 ＋Ｉ_n ）
が流れる。つまり、グランド配線層２１３ｃの点Ｓ₂ か
ら点Ｓ₁ には１本のグランド配線層２１３ｃ中で最も大
きなカラム電流が流れる。このため、このメモリセル
Ｍ．Ｃ．１のソース電位差は、同一ワード線が接続され
たメモリセルの中で最も大きくなる。

【００３７】このように１つのメモリセル内における１
対のドライバトランジスタのソース電位差が大きくなる
と、以下のように記憶データが破壊され、データが反転
するおそれが生じる。

【００３８】図２３を参照して、点Ｓ₁ に示すドライバ
トランジスタ１０１のソース領域の電位が０Ｖ、点Ｓ₂
に示すドライバトランジスタ１０２のソース電位が１．
７Ｖであると仮定する。またドライバトランジスタ１０
１のドレインが接続される記憶ノードＮ１が“Ｈ”の電
位で３．０Ｖ、ドライバトランジスタ１０２のドレイン
領域が接続される記憶ノードＮ２が“Ｌ”の電位で０Ｖ
であると仮定する。ワード線が活性化されデータの読出
が始まると、記憶ノードＮ₁ が“Ｈ”であるため、ドラ
イバトランジスタ１０２がＯＮしてカラム電流Ｉ₁ が流
れるが、記憶ノードＮ₂ の電位はソース電位Ｓ₂ と同電
位になる。ところが記憶ノードＮ₂ の電位がソース電位
Ｓ₂ と同じ１．７Ｖまで上がると、ドライバトランジス
タ１０１がＯＮして、記憶ノードＮ₁ の電位が下がって
しまうという記憶データの破壊、ひいては誤った読み出
しが起こってしまう。

【００３９】（ii） また、カラム電流が生じるとグラ
ンド配線層２１３ｃの配線抵抗により、グランド配線層
２１３ｃの電位は図２４に示すようにＧＮＤから遠い位
置ほど高くなる。特にメモリセルＭ．Ｃ．_n は最もＧＮ
Ｄから離れた位置にある。このため、メモリセルＭ．
Ｃ．_n のソース電位は、同一ワード線が接続されたメモ
リセルの中で最も高くなる。

【００４０】ＳＲＡＭのメモリセルは一方の記憶ノード
を“Ｌ”とし、他方の記憶ノードを“Ｈ”とすることで
データをストアする。しかし、ソース電位が上昇してい
ると、データ読出の際に“Ｌ”レベルの記憶ノードは接
続されているソース電位まで上昇するので、“Ｈ”レベ
ルの記憶ノードとの電位差が小さくなってしまう。すな
わち、“Ｌ”の記憶ノード電位が“Ｈ”に近づくことに
なる。この場合、双方の記憶ノードが“Ｈ”とみなさ
れ、ストアされたデータが破壊される恐れが生じる。

【００４１】このように、従来のＳＲＡＭのメモリセル
構造では、データの読出時にカラム電流が生じた場合
に、ＧＮＤに最も近いメモリセルにおいては、記憶デー
タが破壊され、データが反転するおそれが生じ、またＧ
ＮＤから最も離れたメモリセルにおいては、記憶データ
が破壊されるおそれが生じる。したがって、従来のＳＲ
ＡＭのメモリセルでは、データ読出時にカラム電流が生
じた場合に安定した読出動作を得ることができない。

【００４２】（２） ノイズによる動作不安定性 素子の微細化を図る場合、スケーリング則に従って電源
電位も低くなる。このため、ＳＲＡＭのメモリセルに与
えられるHighとLow の電位自体が低くなり、これに伴っ
て、各メモリセルの記憶ノードにおける“Ｈ”および
“Ｌ”の電位差も小さくなる。ゆえに、ノイズによって
“Ｈ”と“Ｌ”との電位に微小な変動が生じた場合に
は、その“Ｈ”と“Ｌ”との識別が困難となり、メモリ
セルのデータの読出が難しくなる。

【００４３】またデータの書込についても、ノイズによ
る電位の変動によって、各記憶ノードに“Ｈ”と“Ｌ”
とが反転して書込まれるおそれが生じ、データの書込を
安定に行なうことが難しくなる。

【００４４】したがって、従来のＳＲＡＭのメモリセル
構造では、メモリセルのデータの読出および書込を安定
に行なうことが難しく、安定した動作を得ることができ
ない。

【００４５】（３） 寄生ｐ−ｎ接合および配線抵抗に
よる動作の不安定性 （ｉ） 電源電位は、通常、メモリセルアレイの外部よ
りメモリセルアレイ内の各メモリセルに供給される。こ
の供給経路は、電源電位からメモリセルアレイまでは低
抵抗のアルミニウム配線層であり、メモリセルアレイ内
では、図２５に示すように電源配線である第２の半導体
層２２１である。

【００４６】従来のＳＲＡＭのメモリセル構造では、こ
の第２の半導体層２２１は、上述したように行方向（矢
印Ｘ方向）に延在しているため、メモリセルアレイ内に
おいては図２６に示すように配置されている。

【００４７】図２６を参照して、第２の半導体層２２１
は行方向（矢印Ｘ方向）に延在し、行方向に配置された
各メモリセルＭ．Ｃ．に接続されている。この第２の半
導体層２２１は、メモリセルアレイ外部に配線されたア
ルミニウム配線層３０７ａに接続され、このアルミニウ
ム配線層３０７ａは電源３２１に接続されている。

【００４８】この第２の半導体層２２１とアルミニウム
配線層３０７ａとの接続部Ｐ₁ は図２７に示すような構
成を有している。

【００４９】図２７は、図２６の接続部Ｐ₁ を拡大して
示す概略断面図である。図２７を参照して、アルミニウ
ム配線層３０７ａは図２０に示すビット線２２５ａ（２
２５ｂ）と同一レイヤーにより形成される。このため、
アルミニウム配線層３０７ａと第１の導電層３０１ａと
を接続するための第１の開口３１５ａは、スルーホール
２２３ａ（２２３ｂ）と同一のエッチング工程により形
成される。

【００５０】仮に、アルミニウム配線層３０７ａを第１
の導電層３０１ａに接続せずに、直接第２の半導体層２
２１に接続するとすれば、第１の孔３１５ａの代わりに
アルミニウム配線層３０７ａと第２の半導体層２２１と
を接続するための孔を形成する必要がある。しかし、こ
のアルミニウム配線層３０７ａと第２の半導体層２２１
とを接続するための孔の深さＤ_b は、スルーホール２２
３ａ（２２３ｂ）の深さＤ_a に比べて非常に小さい。

【００５１】具体的には、スルーホール２２３ａ（２２
３ｂ）の深さＤ_a が１．０〜１．５μｍであった場合、
アルミニウム配線層３０７ａと第２の半導体層２２１と
を接続するための孔の深さＤ_b は、０．２〜０．４μｍ
となる。このため、アルミニウム配線層３０７ａと第２
の半導体層２２１とを接続するための孔をスルーホール
２２３ａ（２２３ｂ）と同一のエッチング工程で形成し
ようとすると、このエッチングにより第２の半導体層２
２１に突抜けが生じてしまう。つまり、このエッチング
により、アルミニウム配線層３０７ａと、第２の半導体
層２２１とを接続するための孔が第２の半導体層２２１
の上部表面を露出するにとどまらず、この第２の半導体
層２２１を突抜けてしまう。よって、この突抜けを生じ
た孔を介して、アルミニウム配線層３０７ａを第２の半
導体層２２１に接続すると接続不良が生じてしまい、電
気的信頼性が損われる。

【００５２】そこで実際の配線構造では、アルミニウム
配線層３０７ａは、第２の半導体層２２１と直接接続さ
れずに、第１の導電層３０１ａに接続される。第１の導
電層３０１ａは、引出し配線層２１３ａ（２１３ｂ）と
同一のレイヤーにより形成される。この第１の導電層３
０１ａは、第２の孔３１１を介して第２の導電層３０３
に接続され、さらに第３の孔３１３を介して第２の半導
体層２２１に接続される。

【００５３】第２の導電層３０３は、図１８に示す第１
の半導体層２１７ａ（２１７ｂ）と同一レイヤーにより
形成される。この第１の半導体層２１７ａ（２１７ｂ）
は図１５に示すようにｎ型のＭＯＳトランジスタ２５０
ｃ（２５０ｄ）のｎ型不純物領域２０５と接続されるた
め、ｎ型の不純物が導入されたドープト多結晶シリコン
よりなる。このため、第２の導電層３０３も、ｎ型の不
純物が導入されたドープト多結晶シリコンより形成され
る。

【００５４】これに対して、第２の半導体層２２１はｐ
型のＴＦＴのソース／ドレイン領域を構成する層である
ため、ｐ型の不純物が導入されたドープト多結晶シリコ
ンよりなる。このため、図２７において、第１の半導体
層３０３と第２の半導体層２２１とが接続されるＰ₂ 部
において寄生ｐ−ｎ接合ができる。この寄生ｐ−ｎ接合
の発生は電源配線中に数百ｋΩから数ＭΩの高抵抗がで
きたと同様の結果をもたらす。それゆえ、．図２６にお
いて、電源３２１の電位はこの寄生ｐ−ｎ接合により低
下してしまい、各メモリセルに達する電源電位は低いも
のとなる。

【００５５】（ii） また負荷トランジスタとして使わ
れるｐチャネルＴＦＴを低消費型素子として作成する場
合には、このｐチャネルＴＦＴにはｆＡ（１０^-15 Ａ）
オーダのＯＦＦ電流が要求される。このＯＦＦ電流はシ
リコン基板に作成される通常のＭＯＳトランジスタなみ
である。ｐチャネルＴＦＴにおいてこのＯＦＦ電流値を
実現する方法として、ＴＦＴのチャネルおよびソース／
ドレイン領域を構成するドープト多結晶シリコン層（第
２の半導体層２２１）をたとえば１０〜４０ｎｍの膜厚
に薄膜化する方法がある。ところが、ドープト多結晶シ
リコン層を薄膜化すると、このドープト多結晶シリコン
層よりなる第２の半導体層２２１が高抵抗となる。この
第２の半導体層は電源配線の役割をなすため、結果とし
て、電源配線が高抵抗となってしまう。それゆえ、電源
３２１の電位は、電源配線の配線抵抗により低下してし
まい、各メモリセルに達する電源電位は低いものとな
る。

【００５６】以上の（ｉ）、（ii）の寄生ｐ−ｎ接合お
よび配線抵抗により、電源電位が低下した場合、メモリ
セルの記憶ノードの“Ｈ”の電位が低くなる。このた
め、記憶ノードの“Ｈ”と“Ｌ”との電位の識別が困難
となり、データの読出が難しくなる。したがって、従来
のＳＲＡＭのメモリセルにおいては、動作の不安定性が
生じてしまう。

【００５７】それゆえ、本発明の目的は、安定した動作
を実現できるＳＲＡＭのメモリセル構造を提供すること
である。

【００５８】

【課題を解決するための手段】本発明の一の局面に従う
半導体記憶装置は、１対のドライバトランジスタと１対
のアクセストランジスタとをメモリセル領域内に有する
スタティック型メモリセルを備えた半導体記憶装置であ
って、半導体基板と、ドライバトランジスタと、アクセ
ストランジスタと、絶縁層と、グランド配線層と、引出
し配線層とを備えている。半導体基板は主表面を有して
いる。ドライバトランジスタは、半導体基板の主表面に
所定の距離を隔てて形成された１対のソース／ドレイン
領域を有している。アクセストランジスタは、半導体基
板の主表面に所定の距離を隔てて形成された１対のソー
ス／ドレイン領域を有している。絶縁層は、ドライバト
ランジスタとアクセストランジスタとを覆うように形成
され、かつその上部表面に開口され、ドライバトランジ
スタのソース領域に達する第１の孔とアクセストランジ
スタのソース／ドレイン領域に達する第２の孔とを有し
ている。グランド配線層は第１の孔を通じてドライバト
ランジスタのソース領域と接続するように絶縁層の上部
表面に直接接して形成されている。引出し配線層は、第
２の孔を通しでアクセストランジスタのソース／ドレイ
ン領域と接続するように、かつ絶縁層の上部表面に直接
接するようにグランド配線層と所定の距離を隔てて形成
されている。またグランド配線層は、行列状に配置され
た複数のメモリセル領域内において、引出し配線層の四
方を取囲むように行方向および列方向に延びて網目状に
形成され、かつメモリセルの各々に接続されている。

【００５９】本発明の他の局面に従う半導体記憶装置
は、１対の負荷トランジスタをメモリセル領域内に有す
るスタティック型メモリセルを備えた半導体記憶装置で
あって、半導体基板と、負荷トランジスタとを備えてい
る。半導体基板は、主表面を有している。負荷トランジ
スタは、半導体基板の主表面上方に形成されている。ま
た負荷トランジスタは、互いに絶縁されて積層された第
１の半導体層と第２の半導体層とを有する薄膜トランジ
スタからなっている。第２の半導体層は第１の半導体層
と対向する領域をチャネル領域として規定するように互
いに間隔を有して形成された１対のソース／ドレイン領
域を有している。また第２の半導体層は、行列状に配置
された複数のメモリセル領域内において、行方向および
列方向に延びて網目状に形成され、メモリセルの各々と
接続されている。

【００６０】本発明のさらに他の局面に従う半導体記憶
装置は、フリップフロップ回路を構成する１対の第１導
電型のドライバトランジスタおよび１対の第２導電型の
負荷トランジスタをメモリセル領域内に有するスタティ
ック型メモリセルを備えた半導体記憶装置であって、半
導体基板とドライバトランジスタと第１の絶縁層とグラ
ンド配線層と第２の絶縁層と負荷トランジスタとを備え
ている。半導体基板は主表面を有している。ドライバト
ランジスタは、半導体基板の主表面に所定の距離を隔て
て形成された１対のソース／ドレイン領域を有してい
る。第１の絶縁層は、ドライバトランジスタを覆うよう
に形成され、かつドライバトランジスタのソース領域に
達する第１の孔を有している。グランド配線層は、第１
の孔を通じてドライバトランジスタのソース領域と接続
するように絶縁層上に形成されている。第２の絶縁層
は、グランド配線層を覆うように形成されている。負荷
トランジスタは、第２の絶縁層上に形成されている。ま
た負荷トランジスタは互いに絶縁されて積層された第１
の半導体層と第２の半導体層を有する薄膜トランジスタ
からなっている。第２の半導体層は第１の半導体層と対
向する領域をチャネル領域として規定するように互いに
間隔を有して形成された１対のソース／ドレイン領域を
有している。グランド配線層と第２の半導体層とは、行
列状に配置された複数のメモリセル領域内において、互
いに行方向および列方向に延びて網目状に形成され、行
方向および列方向に配置された各メモリセルの第２の半
導体層と一体化されている。グランド配線層の行方向に
延びる部分と第２の半導体層の行方向に延びる部分とが
積層方向に対向している。グランド配線層の列方向に延
びる部分と第２の半導体層の列方向に延びる部分とが積
層方向に対向している。

【００６１】

【作用】本発明の一の局面に従う半導体記憶装置では、
グランド配線層が行方向および列方向に延びて網目状に
形成されている。このため、１つのワード線が選択され
て、そのワード線に接続された各メモリセルからカラム
電流が生じても、このカラム電流は行方向のみならず列
方向へ分流してＧＮＤに達する。カラム電流を１行のみ
ならず多数行に分流させることができるため、１行に流
れるカラム電流量は小さくすることができる。このた
め、１つのメモリセル内におけるソース電位差（ソース
間の配線抵抗×電流）を小さくできる。したがって、記
憶データの反転を防止でき、安定した読出動作を得るこ
とができる。

【００６２】また引出し配線層の四方をグランド配線層
が取囲むように形成されている。このため、たとえばビ
ット線が接続される引出し配線層は、安定な接地レベル
を有するグランド配線層との間で大きな容量を持つこと
になり、ノイズによる影響を受けにくくなる。したがっ
て、ノイズによって記憶データの読出が困難になること
も防止され、安定した動作を得ることができる。

【００６３】本発明の他の局面に従う半導体記憶装置で
は、第２の半導体層は行列状に配置された複数のメモリ
セル領域内において行方向および列方向に延びて網目状
に形成されている。このため、１つのメモリセルに電源
から電流を供給するに際して、その電流は、第２の半導
体層の各行に分流してそのメモリセルに達することが可
能となる。よって、第２の半導体層の１行当りに供給さ
れる電流量が少なくなり、寄生抵抗、配線抵抗による電
位低下が緩和される。したがって、そのメモリセルにお
いて電源電位の低下が緩和されるため、安定したデータ
の書込が可能となる。

【００６４】本発明のさらに他の局面に従う半導体記憶
装置では、グランド配線層と第２の半導体層とは、行列
状に配置された複数のメモリセル領域内において、互い
に行方向および列方向に延びて網目状に形成されてい
る。またグランド配線層の行方向および列方向に延びる
部分と第２の半導体層の行方向および列方向に延びる部
分とが互いに積層方向に対向している。このように、グ
ランド配線層と第２の半導体層とは、行方向のみならず
列方向にも積層方向に対向している。このため、第２の
半導体層は、安定な接地レベルを有するグランド配線層
との間で大きな容量を有する。よって、ノイズによる影
響を受けにくくなる。したがって、ノイズによって記憶
データの読出が困難になることも防止され、安定した動
作を得ることができる。

【００６５】

【実施例】以下、本発明の実施例について図を用いて説
明する。

【００６６】図１は、本発明の実施例におけるＳＲＡＭ
のメモリセル構造を示す概略断面図である。また図２〜
図６は、本発明のＳＲＡＭのメモリセル構造を下層から
順に５段階に分割して示した平面構造図である。

【００６７】具体的には、図２が基板に形成されたドラ
イバトランジスタ５０ａ、５０ｂとアクセストランジス
タ５０ｃ、５０ｄとの構成を示している。また図３は引
出し配線層１３ａ、１３ｂおよびグランド配線層１３ｃ
の構成を示している。また図４と図５とは、１対の負荷
トランジスタ５０ｅ、５０ｆの構成および電源配線の構
成を示しており、図６はビット線の構成２５ａ，２５ｂ
を示している。

【００６８】なお、図１は図２〜図６のＡ−Ａ線に沿う
断面に対応している。図１と図２とを参照して、ドライ
バトランジスタ５０ａ、５０ｂとアクセストランジスタ
５０ｃ、５０ｄとは、従来のＳＲＡＭのメモリセル構造
におけるドライバトランジスタとアクセストランジスタ
との構成とほぼ同様であるためその説明は省略する。

【００６９】次に図１と図３とを参照して、ドライバト
ランジスタ５０ａ、５０ｂとアクセストランジスタ５０
ｃ、５０ｄとを覆うように第１の絶縁層１１がシリコン
基板１の表面全面に形成されている。この第１の絶縁層
１１には、アクセストランジスタ５０ｃ、５０ｄのソー
ス／ドレイン領域５，５の一方に達するコンタクトホー
ル１１ａ、１１ｂが各々形成されてる。この各コンタク
トホール１１ａ、１１ｂを通じて、アクセストランジス
タ５０ｄ、５０ｃの各ソース／ドレイン領域５、５に接
するように引出し配線層１３ａ、１３ｂが形成されてい
る。この引出し配線層１３ａ、１３ｂは第１の絶縁層１
１の上部表面に接して形成されている。

【００７０】また第１の絶縁層１１には、ドライバトラ
ンジスタ５０ａ、５０ｂの各ソース領域５に達するコン
タクトホール１１ｃが形成されている。このコンタクト
ホール１１ｃを通じてドライバトランジスタ５０ａ、５
０ｂのソース領域に接するようにグランド配線層１３ｃ
が形成されている。このグランド配線層１３ｃは、第１
の絶縁層１１の上部表面に接して形成されている。

【００７１】グランド配線層１３ｃは、１つのメモリセ
ル領域Ｍ．Ｃ．（一点鎖線で囲む領域）内において、行
方向（矢印Ｘ方向）および列方向（矢印Ｙ方向）に延び
る部分を有している。具体的には、グランド配線層１３
ｃは１つのメモリセル領域内の中央を行方向に横断する
部分と、その部分の両端部から列方向へ延びる部分とを
有している。

【００７２】このグランド配線層１３ｃは、行列状に配
置された複数のメモリセル領域Ｍ．Ｃ．により構成され
るメモリセルアレイ内において、その行方向および列方
向に延びた部分が相互に一体化されることにより、網目
状に形成されている。さらにグランド配線層１３ｃは、
引出し配線層１３ａ、１３ｂの四辺を取囲むように網目
状に形成されている。

【００７３】またグランド配線層１３ｃは、引出し配線
層１３ａ、１３ｂと同一のレイヤーにより形成される。

【００７４】図１と図４とを参照して、引出し配線層１
３ａ、１３ｂとグランド配線層１３ｃとを覆うように第
２の絶縁層１５が第１の絶縁層１１の表面全面に形成さ
れている。第１および第２の絶縁層１１、１５には、ド
ライバトランジスタ５０ａのゲート電極層９ｃとアクセ
ストランジスタ５０ｄのソース／ドレイン領域５の他方
とに達するコンタクトホール１５ａが形成されている。
このコンタクトホール１５ａを通じて、ドライバトラン
ジスタ５０ａのゲート電極層９ｃとアクセストランジス
タ５０ｄのソース／ドレイン領域５の他方とに接するよ
うに、第１の半導体層１７ａが形成されている。

【００７５】また第１および第２の絶縁層１１、１５に
は、ドライバトランジスタ５０ｂのゲート電極層９ｄと
アクセストランジスタ５０ｃのソース／ドレイン領域５
の他方とに達するコンタクトホール１５ｂが形成されて
いる。このコンタクトホール１５ｂを通じて、ドライバ
トランジスタ５０ｂのゲート電極層９ｄとアクセストラ
ンジスタ５０ｃのソース／ドレイン領域５の他方とに接
するように、第１の半導体層１７ｂが形成されている。

【００７６】この第１の半導体層１７ａ、１７ｂは、列
方向（矢印Ｙ方向）に延びる部分を有し、かつｎ型の不
純物が導入されたドープト多結晶シリコン膜よりなって
いる。また第１の半導体層１７ａ、１７ｂは負荷トラン
ジスタのゲート電極層となる部分である。

【００７７】図１と図５とを参照して、第１の半導体層
１７ａ、１７ｂとを覆うように、第３の絶縁層１９が第
２の絶縁層１５の表面全面に形成されている。この第３
の絶縁層１９には、第１の半導体層１７ａ、１７ｂの各
々に達する孔１９ａ、１９ｂが形成されている。この孔
１９ａ、１９ｂの各々を通じて第１の半導体層１７ａ、
１７ｂに接するように第２の半導体層２１が形成されて
いる。

【００７８】第２の半導体層２１は、負荷トランジスタ
のドレイン領域２１ａと、ソース領域２１ｂと、チャネ
ル領域２１ｃとを有している。第１の半導体層１７ａ、
１７ｂの列方向に延びる部分と対向する第２の半導体層
２１の行方向に枝分かれして延びる部分がチャネル領域
２１ｃとして規定されている。またチャネル領域２１ｃ
を挟むように所定の距離を隔てて第１の半導体層１７ａ
と接続される側がドレイン領域２１ａとされ、それと逆
側がソース領域２１ｂとされる。このソース領域２１ｂ
は、メモリセルアレイ内を行方向に横断する部分と一体
化されており、電源電位を供給する配線としての役割も
なす。この第２の半導体層２１は、ｐチャネルＴＦＴの
ソース／ドレイン領域２１ａ、２１ｂが形成されるた
め、ｐ型の不純物が導入されたドープト多結晶シリコン
よりなっている。

【００７９】第２の半導体層２１は、１つのメモリセル
領域Ｍ．Ｃ．（一点鎖線で囲む領域）内の中央を行方向
（矢印Ｘ方向）に横断する部分と、その部分から列方向
（矢印Ｙ方向）に枝分かれする部分と、その枝分かれし
た部分からさらに行方向に枝分かれして第１の半導体層
１７ａ（１７ｂ）と接続される部分とを有する。この第
２の半導体層２１は、行列状に配置された複数のメモリ
セル領域Ｍ．Ｃ．よりなるメモリセルアレイ内におい
て、その行方向および列方向に延びた部分が相互に一体
化されることにより、網目状に形成されている。

【００８０】図１と図６とを参照して、第２の半導体層
２１を覆うように第３の絶縁層１９の表面全面に第４の
絶縁層２３が形成されている。第２、第３および第４の
絶縁層１５、１９、２３には、引出し配線層１３ａ、１
３ｂに達するスルーホール２３ａ、２３ｂが各々形成さ
れている。この各スルーホール２３ａ、２３ｂを通じて
引出し配線層１３ａ、１３ｂの各々に接するように互い
に列方向（矢印Ｙ方向）に延びるビット線２５ａ、２５
ｂが形成されている。このビット線２５ａ、２５ｂは、
引出し配線層１３ａ、１３ｂを介在して、アクセストラ
ンジスタ５０ｃ、５０ｄのソース／ドレイン領域に接続
されている。このビット線２５ａ、２５はアルミニウム
合金により形成されている。

【００８１】図７は、本発明の実施例におけるＳＲＡＭ
のメモリセル構造のグランド配線層および引出し配線層
の構成を概略的に示す平面図である。

【００８２】図７を参照して、本発明の実施例における
ＳＲＡＭのメモリセル構造では、グランド配線層１３ｃ
が行方向および列方向に延びて網目状に形成されてい
る。このため、１つのワード線が選択されてそのワード
線に接続された各メモリセルからカラム電流が生じて
も、このカラム電流は行方向のみならず列方向へも分流
してＧＮＤに達する。このようにカラム電流を矢印
Ｓ_A 、Ｓ_B で示すように多数行に分流させることができ
るため、１行当りに流れるカラム電流量を小さくするこ
とができる。１行当りに流れるカラム電流量が小さくな
るため、この（カラム電流量）×（ソース間の配線抵
抗）で表わされるソース電位差も小さくすることができ
る。したがって、記憶データの反転を防止でき、安定し
た動作を得ることが可能となる。

【００８３】また、本発明の実施例におけるＳＲＡＭの
メモリセル構造では、グランド配線層１３ｃが、引出し
配線層１３ａ、１３ｂの四辺を取囲むように形成されて
いる。これに対して、従来例においては、図２２に示す
ように引出し配線層１３ａ、１３ｂの２辺がグランド配
線層と対向しているだけである。それゆえ、本実施例で
は、ビット線２５ａ、２５ｂが接続される引出し配線層
１３ａ、１３ｂは、安定な接地レベルを有するグランド
配線層１３ｃとの間で、従来例より大きな容量を持つこ
とになる。

【００８４】このように、たとえばビット線電位を有す
る引出し配線層が、安定な接地レベルを有するグランド
配線層との間で容量を持つことによって、ビット線電位
がノイズによる影響を受けにくくなる。このことは、た
とえば特開平５−１７４５７８号公報に記載されてい
る。以上より、本発明の実施例においては、従来例と比
較して、引出し配線層１３ａ、１３ｂがグランド配線層
１３ｃとの間で大きな容量を持つため、ノイズによって
ビット線電位が変動することは抑制される。このため、
記憶データの読出が困難になることは防止され、安定し
た動作を得ることができる。

【００８５】図８は、本発明の実施例におけるＳＲＡＭ
のメモリセル構造の第２の半導体層の構成を概略的に示
す平面図である。

【００８６】図８を参照して、本発明の実施例における
ＳＲＡＭのメモリセル構造では、第２の半導体層２１
は、メモリセルアレイ内において、網目状に形成されて
いる。このため、メモリセルの動作を安定して行なうこ
とが可能となる。以下、そのことについて詳細に説明す
る。

【００８７】図９は、第２の半導体層をメモリセルアレ
イ内において網目状に配置した場合の第２の半導体層の
抵抗を示す回路図である。上述したように、第２の半導
体層は、ｐチャネルＴＦＴのチャネル領域、ソース／ド
レイン領域を構成するため、ｐ型の不純物が導入された
ドープト多結晶シリコンよりなっている。ここでは、第
２の半導体層は、電源３２１から電源電位を伝えるアル
ミニウム配線層３０７ａに図２７で示したと同様の構成
により接続されている。このため、電源３２１から第２
の半導体層に電源電位を伝えるまでに寄生ｐ−ｎ接合部
を通過しなければならない。図中Ｒ_pnは寄生ｐ−ｎ接合
の抵抗、ｒ₁ 、ｒ₂ はそれぞれ第２の半導体層の行方向
（矢印Ｘ方向）、列方向（矢印Ｙ方向）の各抵抗を示し
ている。

【００８８】ここで第２の半導体層２１は、行方向に３
２セル分接続されており、その各々に同時にデータの書
込が行なわれると仮定する。この場合、書込時には各セ
ル当り最大１μＡの電流が流れるとして、列方向に接続
される段数（行数）と、電源電位が一番低下すると思わ
れる最終行の電源線杭打ち部２１ｐから最も離れたメモ
リセルの点Ｑの電位との関係をシミュレーションした。
その結果を図１０に示す。

【００８９】図１０を参照して、メモリセルの段数が３
０段以下では、電位の低下は非常に大きく、データの書
込が難しいと予想される。ところが、段数が１００段程
度接続されていれば、点Ｑにおける電位の低下は低く抑
えられる。これは、網目状配線の段数を増やすほど、電
源３２１から供給される３２μＡの電流が各段に分流
し、１段当りに供給される電流量が減るため、寄生抵
抗、配線抵抗による電位低下を免れるからである。接続
段数が１０段以下になると点Ｑの電位は非常に下がり、
特に従来のような網目状配線を行なわない場合、すなわ
ち段数１の場合は書込ができないメモリセルが生じてし
まう。

【００９０】なお、このシミュレーションでは、ｐ−ｎ
接合による寄生抵抗を１ＭΩ、第２の半導体層のシート
抵抗を５００Ω／□と仮定した。

【００９１】上記のシミュレーション結果より、第２の
半導体層を網目状に構成することにより、メモリセルに
供給される電源電位の低下は低く抑えられる。このた
め、電源電位の低下によるメモリセルの記憶ノードの
“Ｈ”の電位の低下が防止され、“Ｈ”と“Ｌ”との電
位の識別が容易となり、データの読出が容易となる。し
たがって、安定した動作を実現することが可能となる。

【００９２】図１１は、グランド配線層と第２の半導体
層との構成を概略的に示す平面図である。図１１を参照
して、本発明の実施例におけるＳＲＡＭのメモリセル構
造では、グランド配線層１３ｃと第２の半導体層２１と
は、行方向（矢印Ｘ方向）に延びる部分のみならず列方
向（矢印Ｙ方向）に延びる部分でも積層方向に対向して
いる。これに対して、従来例では、図１２に示すよう
に、グランド配線層２１３ｃは、第２の半導体層２２１
と行方向に延びる部分でのみしか積層方向に対向してい
ない。

【００９３】このため、本発明の実施例では、従来例に
比較して、第２の半導体層２１は、安定な接地レベルを
有するグランド配線層１３ｃとの間で大きな容量を有す
ることとなる。よって、第２の半導体層に与えられる電
源電位は、上述したようにノイズによる影響を受けにく
くなる。したがって、ノイズよって記憶データの読出が
困難になることも防止され、安定した動作を得ることが
できる。

【００９４】また、本発明の実施例では、図５に示すよ
うに、負荷トランジスタ５０ｅ、５０ｆのチャネル領域
２１ｃは、第１の半導体層１７ａ、１７ｂの列方向（矢
印Ｙ方向）に延びる部分と第２の半導体層２１の行方向
（矢印Ｘ方向）に延びる部分とが交差する領域により規
定されている。このため、負荷トランジスタのドレイン
−ソース間でリーク電流が生じ難いという利点を有す
る。以下、そのことについて詳細に説明する。

【００９５】図１８と図１９とを参照して、従来例にお
いては、負荷トランジスタ２５０ｅ、２５０ｆのチャネ
ル領域２２１ｃは、第２の半導体層２２１の列方向（矢
印Ｙ方向）に延びる部分に構成されている。つまり、列
方向に延びるチャネル領域２２１ｃと、第１の半導体層
２１７ａ、２１７ｂの列方向に延びる部分とが互いに対
向している。

【００９６】このような構成の場合、第２の半導体層２
２１のパターニングにおいて、図１３に示すように第２
の半導体層２２１がレイアウトどおりの寸法、形状に形
成できないと、負荷トランジスタのチャネル領域２２１
ｃにゲート電極層２１７と対向しない領域が生じてしま
う。また、この対向しない領域２２１ｄによりドレイン
領域２２１とソース領域２２１ｂとが接続された構成と
なってしまう。

【００９７】このようにゲート電極層２１７と対向しな
い領域は、ゲート電極によって制御し難い領域である。
このため、ＴＦＴの動作時において、ドレイン領域２２
１とソース領域２２１ｂとの間で矢印Ｔ方向に沿ってリ
ーク電流が生じてしまう。リーク電流が生じた場合に
は、素子全体での消費電流が増大してしまう。

【００９８】これに対して、本発明の実施例においては
上述したように、負荷トランジスタ５０ｅ、５０ｆのチ
ャネル領域２１ｃは、第１の半導体層１７ａ、１７ｂの
列方向に延びる部分と第２の半導体層２１の行方向に延
びる部分とにより規定される。このため、第２の半導体
層２１の寸法、形状が設計どおりに形成されなくても、
ゲート電極部１７ａ、１７ｂと対向しないチャネル領域
部によってソース領域２１ｂとドレイン領域２１ａとが
連結されることはない。つまりソース領域２１ｂとドレ
イン領域２１ａとの間には、必ずゲート電極により制御
可能なチャネル領域が存在する。よって、ドレイン領域
２１ａとソース領域２１ｂとの間でリーク電流が生じる
ことはない。したがって、素子全体での消費電流の増大
を抑制することができる。

【００９９】

【発明の効果】本発明の一の局面に従う半導体記憶装置
では、グランド配線層が行方向および列方向に延びて網
目状に形成されている。このため、１つのメモリセル内
におけるソース電位差を小さくでき、記憶データの反転
を防止でき、安定した動作を得ることができる。

【０１００】また、引出し配線層の四方をグランド配線
層が取囲むように形成されている。このため、ノイズに
よって記憶データの読出が困難になることは防止され、
安定した動作を得ることができる。

【０１０１】本発明の他の局面に従う半導体記憶装置で
は、第２の半導体層は行方向および列方向に延びて網目
状に形成されている。このため、メモリセルにおける寄
生抵抗、配線抵抗による電位低下が緩和される。したが
って、そのメモリセルにおいて電源電位の低下が緩和さ
れるため安定したデータの書込が可能となる。

【０１０２】本発明のさらに他の局面に従う半導体記憶
装置では、グランド配線層と第２の半導体層が互いに行
方向および列方向に延びて網目状に形成されており、グ
ランド配線層の行方向および列方向に延びる部分と第２
の半導体層の行方向および列方向に延びる部分とが積層
方向に互いに対向している。このように、グランド配線
層と第２の半導体層とは、行方向のみならず列方向にも
積層方向に対向している。このため、ノイズによって記
憶データの読出が困難になることは防止され、安定した
動作を得ることができる。

【図面の簡単な説明】

【図１】 本発明の実施例におけるＳＲＡＭのメモリセ
ル構造を概略的に示す断面図である。

【図２】 本発明の実施例におけるＳＲＡＭのメモリセ
ル構造の１対のドライバトランジスタと１対のアクセス
トランジスタとの構成を概略的に示す平面図である。

【図３】 本発明の実施例におけるＳＲＡＭのメモリセ
ル構造の引出し配線層とグランド配線層との構成を概略
的に示す平面図である。

【図４】 本発明の実施例におけるＳＲＡＭのメモリセ
ル構造のＴＦＴのゲート部の構成を概略的に示す平面図
である。

【図５】 本発明の実施例におけるＳＲＡＭのメモリセ
ル構造の１対の負荷トランジスタのソース／ドレイン領
域、チャネル領域との構成を示す概略平面図である。

【図６】 本発明の実施例におけるＳＲＡＭのメモリセ
ル構造のビット線の構成を概略的に示す平面図である。

【図７】 本発明の実施例におけるＳＲＡＭのメモリセ
ル構造の引出し配線層とグランド配線層との構成を概略
的に示す平面図である。

【図８】 本発明の実施例におけるＳＲＡＭのメモリセ
ル構造の第２の半導体層の構成を概略的に示す平面図で
ある。

【図９】 本発明の実施例におけるＳＲＡＭのメモリセ
ル構造の第２の半導体層の抵抗を示す回路図である。

【図１０】 図９に示す回路図において行数と点Ｑにお
ける電位との関係を示すシミュレーション結果である。

【図１１】 本発明の実施例におけるＳＲＡＭのメモリ
セル構造のグランド配線層と第２の半導体層との関係を
示す概略平面図である。

【図１２】 従来のＳＲＡＭのメモリセル構造のグラン
ド配線層と第２の半導体層との関係を示す概略平面図で
ある。

【図１３】 従来のＳＲＡＭのメモリセル構造におい
て、第２の半導体層が所定の寸法、所定の形状に形成さ
れない場合の弊害を説明するための概略平面図である。

【図１４】 一般的なＳＲＡＭのメモリセルの回路図で
ある。

【図１５】 従来のＳＲＡＭのメモリセル構造を概略的
に示す断面図である。

【図１６】 従来のＳＲＡＭのメモリセル構造の１対の
ドライバトランジスタと１対のアクセストランジスタと
の構成を概略的に示す平面図である。

【図１７】 従来のＳＲＡＭのメモリセル構造の引出し
配線層とグランド配線層との構成を概略的に示す平面図
である。

【図１８】 従来のＳＲＡＭのメモリセル構造の１対の
負荷トランジスタのゲート電極部の構成を概略的に示す
平面図である。

【図１９】 従来のＳＲＡＭのメモリセル構造の１対の
負荷トランジスタのソース／ドレイン領域とチャネル領
域との構成を概略的に示す平面図である。

【図２０】 従来のＳＲＡＭのメモリセル構造のビット
線の構成を概略的に示す平面図である。

【図２１】 ＳＲＡＭのメモリセル内をカラム電流が流
れることを説明するためのメモリセルの回路図である。

【図２２】 従来のＳＲＡＭのメモリセル構造の引出し
配線層とグランド配線層との構成を概略的に示す平面図
である。

【図２３】 選択されたワード線方向に接続される各メ
モリセルにおいて生じたカラム電流がグランド配線層を
伝ってＧＮＤに達する様子を説明するための概略回路図
である。

【図２４】 図２３に示すグランド配線層の各メモリセ
ルの位置における電位を示すグラフである。

【図２５】 従来のＳＲＡＭのメモリセル構造の第２の
半導体層の構成を概略的に示す平面図である。

【図２６】 従来のＳＲＡＭのメモリセル構造の第２の
半導体層の抵抗を示す概略回路図である。

【図２７】 図２６のＰ₁ 点におけるアルミニウム配線
層と第２の半導体層との接続構造を説明するための概略
断面図である。

【符号の説明】

１ シリコン基板、５０ａ、５０ｂ ドライバトランジ
スタ、５０ｃ、５０ｄアクセストランジスタ、１１ 第
１の絶縁層、１３ａ、１３ｂ 引出し配線層、１３ｃ
グランド配線層、１５ 第２の絶縁層、１７ａ、１７ｂ
第１の半導体層、１９ 第３の絶縁層、２１ 第２の
半導体層。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 27/10 ４９１ (72)発明者 山形 整人 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内 (72)発明者 小猿 邦彦 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 １対のドライバトランジスタと１対のア
   クセストランジスタとをメモリセル領域内に有するスタ
   ティック型メモリセルを備えた半導体記憶装置であっ
   て、 主表面を有する半導体基板と、 前記半導体基板の主表面に所定の距離を隔てて形成され
   た１対のソース／ドレイン領域を有するドライバトラン
   ジスタと、 前記半導体基板の主表面に所定の距離を隔てて形成され
   た１対のソース／ドレイン領域を有するアクセストラン
   ジスタと、 前記ドライバトランジスタと前記アクセストランジスタ
   とを覆うように形成され、かつその上部表面に開口され
   て前記ドライバトランジスタのソース領域に達する第１
   の孔と前記アクセストランジスタのソース／ドレイン領
   域に達する第２の孔とを有する絶縁層と、 前記第１の孔を通じて前記ドライバトランジスタのソー
   ス領域と接続するように前記絶縁層の上部表面に直接接
   して形成されるグランド配線層と、 前記第２の孔を通じて前記アクセストランジスタのソー
   ス／ドレイン領域と接続するように、かつ前記絶縁層の
   上部表面に直接接するように前記グランド配線層と所定
   の距離を隔てて形成された引出し配線層とを備え、 前記グランド配線層は、行列状に配置された複数のメモ
   リセル領域内において、前記引出し配線層の四方を取囲
   むように行方向および列方向に延びて網目状に形成さ
   れ、かつ前記メモリセルの各々に接続されている、半導
   体記憶装置。
2. 【請求項２】 １対の負荷トランジスタをメモリセル領
   域内に有するスタティック型メモリセルを備えた半導体
   記憶装置であって、 主表面を有する半導体基板と、 前記半導体基板の主表面上方に形成された負荷トランジ
   スタとを備え、 前記負荷トランジスタは互いに絶縁されて積層された第
   １の半導体層と第２の半導体層とを有する薄膜トランジ
   スタからなり、 前記第２の半導体層は、前記第１の半導体層と対向する
   領域をチャネル領域として規定するように互いに間隔を
   有して形成された１対のソース／ドレイン領域を有して
   おり、 かつ行列状に配置された複数のメモリセル領域内におい
   て行方向および列方向に延びて網目状に形成され、前記
   メモリセルの各々に接続されている、半導体記憶装置。
3. 【請求項３】 フリップフロップ回路を構成する１対の
   第１導電型のドライバトランジスタおよび１対の第２導
   電型の負荷トランジスタをメモリセル領域内に有するス
   タティック型メモリセルを備えた半導体記憶装置であっ
   て、 主表面を有する半導体基板と、 前記半導体基板の主表面に所定の距離を隔てて形成され
   た１対のソース／ドレイン領域を有するドライバトラン
   ジスタと、 前記ドライバトランジスタを覆うように形成され、かつ
   前記ドライバトランジスタのソース領域に達する第１の
   孔を有する第１の絶縁層と、 前記第１の孔を通じて前記ドライバトランジスタのソー
   ス領域と接続するように前記絶縁層上に形成されるグラ
   ンド配線層と、前記グランド配線層を覆うように形成さ
   れた第２の絶縁層と、 前記第２の絶縁層上に形成された負荷トランジスタとを
   備え、 前記負荷トランジスタは互いに絶縁されて積層された第
   １の半導体層と第２の半導体層とを有する薄膜トランジ
   スタからなり、 前記第２の半導体層は、前記第１の半導体層と対向する
   領域をチャネル領域として規定するように互いに間隔を
   有して形成された１対のソース／ドレイン領域を有して
   おり、 前記グランド配線層と前記第２の半導体層とは、行列状
   に配置された複数のメモリセル領域内において、互いに
   行方向および列方向に延びて網目状に形成されており、 前記グランド配線層の行方向に延びる部分と前記第２の
   半導体層の行方向に延びる部分とが積層方向に対向して
   おり、 前記グランド配線層の列方向に延びる部分と前記第２の
   半導体層の列方向に延びる部分とが積層方向に対向して
   いる、半導体記憶装置。