KR19980080856A - 반도체 장치 - Google Patents
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Abstract
최소 크기, 향상된 성능 및 균일성을 갖는 다수의 절연 게이트 전계 효과 트랜지스터를 갖는 고밀도 집적 회로를 포함하는 반도체 장치를 제공하는데 본 발명의 목적이 있다. 절연 게이트 필드 효과 트랜지스터의 소스 컨택트의 직경을 드레인 컨택트의 직경보다 크게 함으로써 소스 컨택트 저항을 드레인 컨택트 저항보다 작은 값으로 설정하여, 트랜지스터의 전류 구동 능력을 향상시키고 상기 능력의 변동을 저감시킨다.
Description
본 발명은 다수의 절연 게이트 전계 효과 트랜지스터를 갖는 고밀도 집적 회로를 포함하는 반도체 장치에 관한 것으로, 더 상세하게는 트랜지스터 성능에 반하는 컨택트 저항의 영향을 감소시키면서 트랜지스터의 고밀도 집적화를 목적으로 하는 반도체 장치에 관한 것이다.
반도체 소자의 소형화에 따른 집적 밀도의 향상에 따라, 예를 들어, 동적 랜덤 액세스 메모리(DRAM)의 메모리 용량은 3년내에 4배 정도 증가되었다. 정보를 저장하기 위한 메모리 셀의 면적은 소자의 크기를 축소시킴에 따라 감소되었음은 물론이다. 또한 메모리 셀에 저장된 정보를 기입 및 판독하기 위한 주변 회로용으로 사용된 소자의 크기를 감소시킴으로써 전술한 집적 기술의 향상이 이루어져왔다.
DRAM의 중요한 주변 회로중의 하나가 센스 증폭기이다. 도 1은 전형적인 센스 증폭기를 도시하는 회로도로서, 폴드된(folded) 비트선 구조의 공유 센스 증폭기이다. 센스 증폭기는 한쌍의 비트선(BLa 및 BLb)를 포함하고, 센스 증폭기의 양측상의 메모리 셀 어레이 영역(251a 및 251b)까지 확장된다. 각 비트선(BLa 및 BLb)는 스위치로서 동작하는 트랜지스터를 통하여 입/출력 라인(I/Oa 및 I/Ob)에 접속된다.
또한, 셀 어레이 메모리 영역중 하나를 선택하기 위한 전송 게이트(TG), 비트선 등화 회로에 접속된 PDL 및 HVCD, 및 증폭기 회로(254)가 제공된다. N 채널 트랜지스터(252a, 252b) 및 P 채널 트랜지스터(253a, 253b)로 구성된 두개의 CMOS 인버터의 입력 및 출력이 서로 교차하고 있는 증폭기 회로(254)는 비트선(BLa 및 BLb)에 접속된다. N 채널 트랜지스터로 구성된 플립-플롭은 센스 증폭기 구동 라인(SAN)에 접속되는 한편, P 채널 트랜지스터로 구성된 플립 플롭은 센스 증폭기 구동 라인(SAP)에 접속된다.
센스 증폭기는 메모리 셀에 저장된 전하에 의해 비트선중 하나에 판독되는 작은 전위차를 검출하기 위한 기능을 갖도록 요구된다. 고성능 센스 증폭기를 얻기 위한 중요 항목으로는 비트선(BLa 및 BLb)쌍의 비트선 용량, 비트선에 접속된 소자의 성능과, 배선 및 컨택트의 저항이 동일한 것등을 들수 있다. 특히 그중에서도, 증폭기 회로(254)를 구성하는 트랜지스터쌍의 성능의 밸런스가 상호 동일한 것이 중요하다.
그러므로, 한쌍의 비트선 및 비트선들에 접속될 소자를 구성하는 컴포넌트 패턴의 형상 및 래이아웃을 동일하게 하는 것이 바람직하다. 도 2는 전형적인 증폭기 회로(254)의 래이아웃 패턴을 도시한다. 센스 증폭기들은 메모리 셀 어레이에 따라 정렬되기 때문에, 래이아웃 패턴을 용이하게 설명하기 위해 4개의 증폭기들에 대한 패턴을 도시한다. 도 2에 도시된 증폭기 회로는 공유 센스 증폭기의 구조를 갖는다. 증폭기 회로(254)의 패턴폭은 메로리 셀의 패턴폭의 2배 즉, 증포기 회로(254)의 비트선의 피치는 메모리 셀의 비트선의 피치의 2배이다.
이하, 증폭 회로의 구조를 좀더 상세히 설명할 것이다. 각 패턴의 크기에 대해, 최소 설계 크기 0.25㎛의 제1 세대 256 DRAM의 크기를 예로 든다. 일반적으로, 주변 회로 영역의 설계 치수는 메모리 셀 어레이 영역에서 사용되는 최소 설계 크기보다 큰 값으로 설정된다. 메모리 셀의 비트선 피치는 0.6㎛이다. 센스 증폭기 영역의 비트선 피치는 1.2㎛이고, 한개의 증폭 회로폭은 2.4㎛이다.
도 3에 도시된 바와 같이, P웰(204)은 P-형 실리콘 기판(203)의 표면상의 N채널 트랜지스터 영역(201)에 형성되고, N웰(205)은 P 채널 트랜지스터 영역(202)에 형성된다. 두개의 영역(204 및 205)은 통상의 선택적 산화 방법으로 형성된 전계 산화막(206)에 의해 분리된다.
전계 산화막(206) 이외의 트랜지스터를 형성하는 영역에, 게이트 산화막(207)이 형성된다. 게이트 산화막(207)과 전계 산화막(206)의 표면상의 원하는 영역에, N 채널 트랜지스터 및 P 채널 트랜지스터의 게이트 전극으로서 동작하고, 각각의 폭이 0.7㎛이며 N형 다결정 실리콘층으로 구성된 N 게이트 전극(208) 및 P 게이트 전극(209)이 형성된다.
전계 산화막(206)과 N 게이트 전극(208)이 형성된 영역을 제외한 P웰(204)의 표면상에, N 채널 트랜지스터의 소스 드레인으로서 동작하는 N형 확산층(210)이 형성된다. 전계 산화막(206)과 P 게이트 전극(209)이 형성된 영역을 제외한 N웰(205)의 표면상에, P 채널 트랜지스터의 소스 드레인으로서 동작하는 P형 확산층(211)이 형성된다.
층간 절연막(219)의 원하는 영역에 N 채널 트랜지스터의 드레인 기능하는N형 확산층(210)과 비트선(216)을 접속하는 직경 0.4㎛의 N 드레인 컨택트(212), P 채널 트랜지스터의 드레인 기능하는 P형 확산층(211)과 비트선(216)을 접속하는 직경 0.4㎛의 P 드레인 컨택트(213), N게이트 전극(208)과 비트선(216)을 접속하는 직경 0.4㎛의 N게이트 컨택트(214), 및 P 게이트 전극(209)과 비트선(216)을 접속하는 직경 0.4㎛의 P 게이트 컨택트(215)이 형성된다.
상기에서, N 드레인 컨택트(212), N 게이트 컨택트(214), P 드레인 컨택트(213) 및 P 게이트 컨택트(215) 제각기는 TiN/Ti 및 텅스텐으로 구성된 금속 장벽으로 매립된 컨택트 플러그로 형성된다. 층간 절연막(219)의 원하는 영역에는, 두개의 N 채널 트랜지스터의 공통 소스 기능하는 N형 확산층(210)과 SAN 배선(220)을 접속하는 두개의 N 채널 트랜지스터에 공통으로 사용되는 직경 0.4㎛의 N 소스 컨택트(212)와, 두개의 P채널 트랜지스터에 공통으로 사용되고 두개의 P 채널 트랜지스터의 공통 소스 기능하는 P형 확산층(211)과 SAP 배선(221)을 접속하는 직경 0.4㎛의 P 소스 컨택트(218)가 형성된다. N 소스 컨택트(217) 및 P 소스 컨택트(218) 각각은 TiN/Ti 및 텅스텐으로 구성된 장벽 금속으로 매립된 컨택트 플로그로 형성된다.
반도체 소자의 집적화는 스케일링 룰(scaling rule)에 따라 소자의 크기를 축소시킴으로써 실행되어 왔다. 소자들의 크기를 축소시킬때 문제를 야기시키는 기생 저항의 영향을 설명하기 위해, 트랜지스터와 트랜지스터의 전류 경로에 있는 저항을 구성하는 컴포넌트가 도 4에 도시되어 있다. 스케일링 룰에 따르면, 전압이 소자 크기의 축소에 비례하여 저하되는 일정 전계에서, 트랜지스터의 채널 저항(Rch)은 일정하게 유지된다. 반면, 소자 크기가 축소될때 컨택트 또는 배선과 같은 기생 컴포넌트의 저항은 증가한다. 예를 들어, 배선 저항(Rws, Rwd), 배선과 확산층을 접속하는 플러그 저항(Rps, Rpd) 및 확산층 저항(Rds, Rdd)은 스케일의 축소에 반비례하여 증가한다. 컨택트 면적에 반비례하여 증가하는 플러그와 확산층 사이의 컨택트 저항(Rcs, Rcd)은 컨택트의 직경의 제곱에 반비례하여 증가한다.
소자가 더 큰 직경(예를 들어, 1㎛보다 큰)을 갖는 경우, 전술의 기생 저항은 채널 저항과 비교하여 충분히 작은 값을 갖기 때문에, 트랜지스터의 전류 구동 능력에는 거의 영향을 미치지 않는다. 그러나, 소자가 0.5㎛ 이하로 축소되는 경우, 기생 저항, 특히 컨택트 저항값은 채널 저항에 반하여 너무 커서 무시할 수 없는 값으로 증가된다.
예로서, 도 5는 N형 확산층과 알루미늄 전극을 접속하는 TiN/Ti 장벽 금속과 텅스텐으로 매립된 컨택트 저항과 컨택트 직경 사이의 관계를 예로서 도시한다. 컨택트 직경이 0.4㎛일때, 컨택트 저항은 수십Ω 정도까지 증가되고 또한, 변동 범위를 나타내는 표준 편차가 증가한다. 컨택트 직경의 감소에 따른 컨택트 저항 증가 및 변동은 도 6에 도시된 바와 같은 드레인 전류의 감소 및 표준 편차의 증가를 야기시키는데 즉, 트랜지스터의 전류 구동 능력에도 영향을 준다. 또한, 전류 구동 능력의 감소된 양은 컨택트 저항의 증가로 예상되는 값보다 더 크다. 예를 들어, 전류(Id)는 기생 저항(주로 컨택트 저항 Rcs 또는 Rcd)에 의해 야기된 I·R 전압 강하(drop)에 기인하여 N 채널 트랜지스터를 통하여 흐를때, 트랜지스터의 소스 및 드레인 전압은 외부로 부터 공급된 전압에 따라 변한다. N 채널 트랜지스터의 경우, 외부 소스 단자, 드레인 단자, 게이트 단자 및 기판 단자로 공급된 전압을 각각 Vs, Vd, Vg 및 Vb(VdVs)라 할때, N 트랜지스터내의 소스 전위와 드레인 전위는 Vs + Id·Rcs 및 Vd - Id·Rcd가 된다.
일반적으로, 통상의 정상 상태에서 트랜지스터의 동작 범위내에 있는 전기 전류는 게이트 단자 및 기판 단자를 통하여 흐르지 않는다. 그러므로, Vg 및 Vb는 트랜지스터내에서 동일한 값이다. 그러나, 트랜지스터 특성에 있어서 중요한 의미를 갖는 게이트 전위와 기판 전위가 표준 전위차로 작용하는 소스 전위에 대한 전위이기 때문에, 실제 게이트 전위 및 기판 전위는 다음의 수학식과 같이 나타낸다.
Vbs = Vb- (Vs + Id·Rcs)
이는 게이트 전위와 기판 전위가 감소함을 의미한다. 그러므로 트랜지스터를 통하여 흐르는 드레인 전류는 기생 컨택트 저항에서뿐 아니라, 표준 소스 전위에서 변화에 따라 감소될 수 있다.
즉, 해결해야 하는 제1 과제는 트랜지스터의 전류 구동 능력의 크기가 0.5㎛ 이하인 경우로, 소스측의 기생 소스 컨택트 저항 및 그 변동의 증가는 트랜지스터의 전류 구동 능력의 저하 및, 트랜지스터 특성의 변동의 증가를 야기시킬 수 있다.
해결해야할 제2 과제는 컨택트 저항의 변동에 따른 트랜지스터의 특성의 언밸런스가 플립 플롭 회로의 성능을 감퇴시킬 수 있고, 집적 회로의 신뢰도를 감소시킬 수 있다는데 있다.
본 발명은 최소 크기의 트랜지스터의 성능 향상 및 그의 성능의 균일성을 향상시킨 다수의 절연 게이트 전계 효과 트랜지스터를 갖는 고밀도의 집적 회로를 포함하는 반도체 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위해, 본 발명에 따른 반도체 장치는 소스 컨택트 저항이 드레인 컨택트 저항보다 작은 다수의 절연 게이트 전계 효과 트랜지스터를 갖는 고밀도 집적화 회로를 포함한다.
상기 절연 게이트 전계 효과 트랜지스터는 플립-플롭 회로의 트랜지스터쌍을 형성하기 위해 사용된다.
상기 절연 게이트 전계 효과 트랜지스터 각각은 드레인 컨택트 보다 더 큰 직경을 갖는다.
상기 절연 게이트 전계 효과 트랜지스터 각각은 트랜지스터의 소스 기능하는 확산층상에만 형성되는 실리사이드층을 갖는 한편, 실리사이드층은 드레인 기능하는 확산층상에는 형성되지 않는다.
상기 절연 게이트 전계 효과 트랜지스터에서, 소스 컨택트 플러그와 확산층을 접속하는 물질은 드레인 컨택트 플러그와 확산층을 접속하기 위해 사용되는 물질과는 다르다.
본 발명의 반도체 장치에 따르면, 트랜지스터의 소스 컨택트 저항은 트랜지스터의 드레인 컨택트 저항보다 더 낮다. 그러므로, 트랜지스터 전류 구동 능력의 증가 및 트랜지스터 특성의 균일화를 달성하는 한편, 고집적화 또한 달성할 수 있다. 그 결과, 플립 플롭 증폭기 회로을 사용하여 집적 회로의 동작을 안정화시킨다.
상기 및 다른 목적, 특성, 및 본 발명의 장점은 본 발명의 바람직한 실시예를 설명하는 첨부된 도면을 토대로 한 이하의 설명에서 명백해질 것이다.
도 1은 (본 발명에 적용 가능한) 종래 기술의 반도체 장치의 응용예로서 도시된 DRAM 센스 증폭기의 회로도.
도 2는 종래 기술의 반도체 장치의 증폭 회로의 구성을 도시하는 평면도.
도 3은 종래 기술의 반도체 장치의 트랜지스터 영역의 구성을 도시하는 단면도.
도 4는 (본 발명에 적용 가능한)트랜지스터의 현재 경로에 존재하고 있는 종래의 트랜지스터와 레지스터를 구성하는 컴포넌트를 도시하는 도면.
도 5는 (본 발명에 적용 가능한)컨택트 직경과 표준 편차에 대하여 컨택트 저항 변화를 도시하는 도면.
도 6은 (본 발명에 적용 가능한)컨택트 직경과 표준 편차에 대하여 트랜지스터의 드레인 전류 변화를 도시하는 도면.
도 7은 본 발명의 반도체 장치의 실시예 1의 증폭기 회로의 구성을 도시하는 평면도.
도 8은 도 7의 선(A-A)를 따라 취한 단면도.
도 9는 본 발명의 실시예 2를 도시하는 평면도.
도 10은 도 9의 선(A-A)을 따라 취한 단면도.
도 11은 본 발명의 실시예 3을 도시하는 평면도.
도 12는 도 11의 선(A-A)을 따라 취한 단면도.
도면의 주요 부분에 대한 부호의 설명
303: 실리콘 기판
304: 게이트 전극
305: 드레인 콘덴서
316: 드레인 배선
317: 소스 컨택트
318: 소스 배선
331: 드레인 확산층
332: 소스 확산층
본 발명의 바람직한 실시예를 도면을 참조하여 이하에서 기술할 것이다.
(실시예1)
도 7은 본 발명의 실시예 1에 따른 반도체 장치를 구성하는 증폭기 회로를 도시하는 평면도이다. 도 8은 도 7의 선 A-A를 따라 취해진 단면도이다. 여기서, 본 발명의 실시예 1을 0.25㎛ 설계 규칙에 의거 256M 비트 DRAM에 적용한다.
도 7 및 도 8을 참조하면, 메모리 셀의 비트선(116)의 피치는 0.6㎛이다. 센스 증폭기 영역의 비트선(116) 피치는 1.2㎛이다. N채널 트랜지스터 영역(101)의 P형 실리콘 기판(103)의 표면상에 P웰(104)이 형성되고, P 채널 트랜지스터 영역(102)에는 N웰(105)이 형성된다. 두개의 영역(104 및 105)은 통상의 선택적 산화 방법으로 형성된 전계 산화막에 의해 분리된다.
게이트 산화막(107)은 전계 산화막(106) 영역을 제외한 트랜지스터를 구성하는 영역에 형성된다. 게이트 산화막(107)과 전계 산화막(106)의 표면상의 바람직한 영역에, 각각이 0.7㎛폭을 갖고 N형 다결정 실리콘층으로 형성되어 제각기 N채널 트랜지스터와 P채널 트랜지스터의 게이트 전극으로서 기능하는 N 게이트 전극(108) 및 P 게이트 전극(109)이 형성된다.
전계 산화막(106) 및 N 게이트 전극이 형성되는 영역 이외의 P웰(104)의 표면상에, N형 확산층(110)이 형성되고, 전계 산화막(106)과 P 게이트 전극(109)이 형성되는 영역 이외의 N웰(105)의 표면상에는 P형 확산층(111)이 형성된다.
층간 절연막(119)의 원하는 영역에, N채널 트랜지스터의 드레인 기능을 하는 N형 확산층(110)과 비트선(116)을 접속하는 직경 0.4㎛의 N 드레인 컨택트(112)와, N 게이트 전극(108)과 비트선(116)을 접속하는 직경 0.4㎛의 N 게이트 컨택트(114)와, P형 확산층(111)과 비트선(116)을 접속하는 직경 0.4㎛의 P 드레인 컨택트(113), 및 P 게이트 전극과 비트선(116)을 접속하는 직경이 0.4㎛의 P 게이트 전극(115)이 형성된다. 여기서, N 드레인 컨택트(112), N 게이트 컨택트(114), P 드레인 컨택트(113) 및 P 게이트 컨택트(115)는 TiN/Ti 및 텅스텐으로 구성된 장벽 금속으로 매립된 컨택트 플로그로 형성된다.
층간 절연막(119)의 원하는 영역에, 두개의 N 채널 트랜지스터의 공통 소스로서 기능하는 N형 확산층(110)과 SAN 배선(120)을 접속하는 두개의 N 채널 트랜지스터에 공통으로 사용되는 직경 0.6㎛의 N 소스 컨택트(117)와, 두개의 P 채널 트랜지스터의 공통 소스 기능하는 P형 확산층(111)과 SAP 배선(121)을 접속하는 두개의 P 채널 트랜지스터에 공통으로 사용되는 직경 0.6㎛의 P 소스 컨택트(118)가 형성된다. N 소스 컨택트(117) 및 P 소스 컨택트(118)의 각각은 TiN/Ti 및 텅스텐으로 구성된 장벽 금속으로 매립된 컨택트 플로그로 형성된다.
본 발명의 실시예 1에서, 종래 기술과 명백히 다른 점은 N 소스 컨택트(117)의 컨택트 직경과 P 소스 컨택트(118)의 컨택트 직경이 0.4㎛로 부터 0.6㎛ 까지 0.2㎛씩 증가된다는 것이다. 즉, 도 5에 도시된 바와 같이, N 소스 컨택트 저항은 약 60Ω 내지 약 6Ω까지 감소되어, P 소스 컨택트 또한 상당량 감소된다.
N 소스 컨택트(117)와 P 소스 컨택트(118)의 컨택트 직경을 0.2㎛씩 증가시키기 위해, N 소스 컨택트(117)에 접속된 N형 확산층(110)의 폭을 0.2㎛씩 증가시키는 것이 필요하다. N 소스 컨택트 영역(117)에 접속된 N형 확산층(110)이 두개의 N 채널 트랜지스터에 공통으로 사용되기 때문에, 만약 증폭 회로 패턴을 형성하는 패턴폭이 변화지 않는다면, 증폭 회로의 소자를 형성하는 영역은 0.2㎛씩 증가되고, 소자를 분리시키기 위한 전계 산화막(106)의 폭은 0.2㎛씩 감소된다. 유사하게, P 채널 트랜지스터 영역(102)에서 소자들을 분리시키기 위한 전계 산화막(106)의 폭은 0.2㎛씩 감소한다.
도 2에 도시된 종래 기술에서, 소자를 분리시키기 위한 전계 산화막(106)의 폭은 1.0㎛이다. 반면, 실시예 1에서는 전계 산화막(106)의 폭이 0.8㎛로 감소되었다. 생산 공정을 변경시키지 않고도 소자들을 분리시키기 위한 0.8㎛폭의 막을 생산할 수 있기 때문에, 마스크 패턴을 변화시키는 것만으로도 이를 쉽게 달성할 수 있다.
N 드레인 컨택트(112)와 P 드레인 컨택트(113)의 컨택트 직경을 0.4㎛에서 0.6㎛로 증가시키기 위해, 드레인측상의 컨택트 저항을 감소시킬뿐 아니라, 소자들을 분리시키기 위한 전계 산화막(106)의 폭을 0.4㎛로 감소시켜야만 한다. P 채널 트랜지스터 영역(102)에서, 0.4㎛의 소자 분리폭을 갖는 통상의 선택적 산화 방법으로 형성된 전계 산화막(106)을 사용한 소자 분리 방법으로 상기 목적을 달성하는 것은 어렵다. 그러므로, 새로운 소자 분리 방법의 도입과 같은 생산 프로세스의 큰 변화가 요구되나, 마스크 패턴의 변경만으로는 불가능하다.
(실시예 2)
다음, 실시예 2를 도면을 참조하여 기술할 것이다.
도 9는 본 발명의 실시예2에 따른 반도체 장치를 구성하는 증폭 회로를 도시하는 평면도이다. 도 10은 도 9의 선(A-A)을 따라 취한 단면도이다. 또한 본 발명의 실시예 2는 0.25㎛ 설계 규칙에 의거 256M-비트 DRAM에 적용될 수 있다.
도 9 및 도 10을 참조하면, 메모리 셀의 비트선(116)의 피치는 0.6㎛이다. 센스 증폭기 영역의 비트선(116)의 피치는 1.2㎛이다. P형 실리콘 기판(103)의 표면상에, N 채널 트랜지스터 영역(101)의 P웰(104)이 형성되고, P채널 트랜지스터 영역(102)에는 N웰(105)이 형성된다. 전계 산화막(106)에 의해 분리된 두개의 영역(104 및 105)은 통상의 선택적 산화 방법으로 형성된다.
전계 산화막(106)의 영역 이외에 트랜지스터를 구성하는 영역에 게이트 산화막(107)이 형성된다. 게이트 산화막(107) 및 전계 산화막(106)의 표면상의 원하는 영역에, 각각의 폭이 0.7㎛이고 N형 다결정 실리콘층으로 형성되어 각각 N 채널 트랜지스터 및 P 채널 트랜지스터의 게이트 전극 기능하는 N 게이트 전극(108) 및 P 게이트 전극(109)이 형성된다.
N 게이트 전극(108)과 P 게이트 전극(109)의 상부에 실리콘 산화막으로 구성된 제1 보충 절연막(123)이 형성된다. 전계 산화막(106)과 N 게이트 전극(108)이 형성된 영역 이외의 P웰(104)의 표면상에, N형 확산층(110)이 형성되고, 전계 산화막(106)과 P 게이트 산화막(109)이 형성된 영역 이외의 N웰(105)의 표면상에, P형 확산층(111)이 형성된다.
적어도 N 드레인 컨택트(112)가 형성된 N형 확산층(110), P 드레인 컨택트(113)가 형성된 P형 확산층(111), N 게이트 전극(108) 및 P 게이트 전극(109)의 측면들을 덮는 실리콘 산화막으로 구성된 제2 보호 절연막(124)이 형성된다. N 소스 컨택트가 형성되는 N형 확산층(110)의 표면 및 P 소스 컨택트가 형성되는 P형 확산층(111)상의 표면상에 전계 산화막(106) 및, N 게이트 전극(108)의 측면 및 P 게이트 전극(109)의 측면에 형성된 제2 보호 절연막에 의해 고정된 영역에 TiSi2로된 실리사이드층(122)이 형성된다.
층간 절연막(119), 제1 보호 절연막(123) 및 제2 보호 절연막(124)의 원하는 영역에서, N 채널 트랜지스터의 드레인 기능하는 N형 확산층(110)과 비트선(116)을 접속하는 직경이 0.4㎛인 N 드레인 컨택트(112)와, N 게이트 전극(108)과 비트선(116)을 접속하는 직경 0.4㎛의 N 게이트 컨택트(114)와, P 채널 트랜지스터의 드레인 기능하는 P형 확산층(111)과 비트선(116)을 접속하는 직경 0.4㎛의 P 드레인 컨택트(113), 및 P 게이트 전극(109) 및 비트선(116)을 접속하는 직경 0.4㎛의 P 게이트 컨택트(115)가 형성된다. 상기에서, N 드레인 컨택트(112), N 게이트 컨택트(114), P 드레인 컨택트(113) 및 P 게이트 컨택트(115)가 TiN/Ti 및 텅스텐으로 구성된 장벽 금속으로 매립된 컨택트 플러그로 구성된다. 층간 절연막(119)의 원하는 영역에서, 두개의 N 채널 트랜지스터의 공통 소스 기능하는 N형 확산층(110)의 표면상에 형성된 실리사이트층(122)과 SAN 배선(120)을 접속하는 두개의 N 채널 트랜지스터에 공통으로 사용되는 직경 0.4㎛의 N 소스 컨택트(117)가 형성되고, 두개의 P채널 트랜지스터의 공통 소스 기능하는 P형 확산층(111)의 표면상에 형성된 실리사이드층(122)과 SAP 배선(121)을 접속하는 두개의 P 채널 트랜지스터에 공통으로 사용되는 직경 0.4㎛의 P 소스 컨택트(118)가 형성된다. 각 소스 컨택트(117)와 P 소스 컨택트(118)는 TiN/Ti 및 텅스텐으로 구성된 장벽 금속으로 매립된 컨택트 플러그로 구성된다.
본 발명의 제2 실시예에 있어서, 종래 기술과의 차이점은 실리사이드층(122)이 소스 컨택트가 형성되는 영역에만 형성된다는데 있다. 실리사이드층(122)은 확산층과 컨택트 플러그 사이의 컨택트 저항을 감소시키는데 그 목적이 있다. 실리사이드층(122)은 컨택트 직경이 0.4㎛만큼 작을때 조차 확산층의 전체면상에 형성되기 때문에, 컨택트 면적이 실제로 증가되고, 컨택트 저항은 감소된다.
드레인 컨택트를 형성하는 확산층상에 실리사이드층을 형성하는 것이 가능하다. 이 경우, 확산층과 웰 사이에 접합 누설 전류의 증가를 방지하기 위해, 실리사이드층을 형성한 확산층의 영역을 실리사이드층을 형성하지 않는 경우에 비해 더 깊이 만들 필요가 있다.
고전압이 드레인에 인가되기 때문에, 드레인 접합이 깊어질때 트랜지스터의 쇼트 채널 효과에 기인한 임계 전압에서 현저한 전압 강하가 관찰된다.
상기 저하를 억제하기 위해, 게이트 전극의 폭을 증가시켜야만 하며, 이는 트랜지스터의 전류 구동 능력의 감퇴라는 다른 문제를 야기시킨다.
비록 본 발명에 따른 실리사이드층(122) 형성이 종래의 기술과 비교하여 더 많은 생산 프로세스를 요구하더라도, 소스 컨택트의 직경을 증가시킬 필요는 없다. 그러므로, 이는 고밀도 집적에 사용되는 소자를 축소시키기 위한 유리한 방법이다.
(실시예 3)
다음, 본 발명의 실시예 3을 도면을 참조하여 기술할 것이다.
도 11은 본 발명의 실시예 3에 따른 반도체 장치를 구성하는 증폭기 회로를 도시하는 평면도이다. 도 12는 도 11의 선(A-A)을 따라 취한 단면도이다. 여기서, 실시예 3을 0.25㎛ 설계 규칙에 의거 256m 비트 DRAM에 적용하여, 메모리 셀의 캐패시터가 비트선의 상부에 형성된다.
도 11 및 도 12를 참조하면, 메모리 셀의 비트선(116)의 피치는 0.6㎛이다. 센스 증폭기 영역에서 비트선(116)의 피치는 1.2㎛이다. N 채널 트랜지스터 영역(101)에서 P형 실리콘 기판(103)의 표면상에 P웰(104)이 형성되고, P 채널 트랜지스터 영역(102)에는 N웰이 형성된다. 두개의 영역(104 및 105)은 통상의 선택적 산화 방법으로 형성된 전계 산화막(106)에 의해 분리된다.
전계 산화막(106)이 형성된 영역 이외의 트랜지스터가 형성된 영역에 게이트 산화막(107)이 형성되고, 게이트 산화막(107) 및 전계 산화막(106)의 표면상의 원하는 영역상에, N 채널 트랜지스터 및 P 채널 트랜지스터의 게이트 전극 기능하는 직경이 0.7㎛이고 N형 다결정 실리콘층으로 형성된 N 게이트 전극(108) 및 P 게이트 전극(109)이 형성된다.
전계 산화막(106)과 N 게이트 전극(108)이 형성된 영역을 제외한 P웰(104)의 표면상에, N형 확산층(110)이 형성된다. 전계 산화막(106)과 P 게이트 전극(109)이 형성된 이외의 영역에 N웰의 표면상에, P형 확산층(211)이 형성된다. 층간 절연막(119)의 원하는 영역에, N 채널 트랜지스터의 드레인 기능하는 N형 확산층(110)과 비트선(116)을 접속하는 직경 0.4㎛의 N 드레인 컨택트(112)와, N 게이트 전극(108)과 비트선(116)을 접속하는 직경 0.4㎛의 N 게이트 전극(114)과, P 게이트 전극(109)과 비트선(116)을 접속하는 직경 0.4㎛의 P 게이트 전극(115)이 형성된다. 여기서, N 드레인 컨택트(112), N 게이트 컨택트(114), 및 P 게이트 컨택트(115)는 N형 다결정 실리콘을 매립하는 컨택트 플러그로 구성된다. 비트선(116)은 텅스텐 실리콘층으로 구성된다.
층간 절연막(119)의 원하는 영역에, 드레인으로서 기능하는 P형 확산층(111)과 컨택트 배선(126)을 접속하는 직경 0.4㎛의 P 드레인 컨택트(113)와, 비트선(116)과 접속 배선(126)을 접속하는 직경 0.4㎛의 배선 접속 컨택트(128)와, 두개의 N 채널 트랜지스터의 공통 소스로서 기능하는 N형 확산층(110)과 SAN 배선(120)을 접속하는 두개의 N 채널 트랜지스터에 공통으로 사용되는 직경 0.6㎛의 N 소스 컨택트(112), 및 두개의 P 채널 트랜지스터의 공통 소스로서 동작하는 P형 확산층(111)과 SAP 배선(121)을 접속하는 두개의 P 채널 트랜지스터에 공통으로 사용되는 직경 0.6㎛의 P 소스 컨택트(118)가 형성된다. 여기서, P 드레인 컨택트(113), 배선 접속 컨택트(125), N 소스 컨택트(117) 및 P 소스 컨택트(118)는 TiN/Ti와 텅스텐 플러그로 구성된 장벽 금속층(127)으로 매립된다.
본 발명의 실시예 3에서, 실시예 1과의 차이점은 텅스텐 실리사이드층 및 N형 확산층(110)으로 구성된 비트선(116)을 접속하는 N 드레인 컨택트에 N형 폴리실리콘을 매립하는데 폴리실리콘 플러그가 사용된다는 것이다.
N형 폴리실리콘 및 N 확산층이 기본적으로 동질의 물질로 이루어지기 때문에 그 컨택트 저항이 낮은 반면, 텅스텐 실리사이드로된 비트선과 N형 폴리실리콘간의 컨택트 저항 및 폴리실리콘 플러그 자체의 컨택트 저항은 높다. 그러므로, 상기 실시예에서 N 소스 컨택트 저항보다 N 드레인 컨택트 저항이 높다는 결점을 갖는다 하더라도, 상기 실시예가 내열성의 비트선을 사용함에 의해 비트선상에 캐패시터가 형성된 메모리 셀 구조에 따라 저장 용량이 증가한다는 간접적 장점을 갖는다. 비록 상기 메모리 셀의 구조를 도입함으로써 드레인 컨택트 저항이 증가한다 하더라도, 소스 컨택트 저항은 증가하지 않는다.
실시예에서, DRAM 센스 증폭기의 증폭 회로를 기술하여 왔다. 상기 실시예는 상술한 것들에 제한된 것이 아니고, 논리 장치의 SRAM 메모리 셀 또는 플립-플롭을 구비한 트랜지스터와 같은 임의의 트랜지스터를 사용할 수 있다.
상술한 바와 같이, 본 발명의 반도체 장치에 따르면, 집적화를 방해하지 않고 소스 컨택트 저항이 감소될 수 있기 때문에, 트랜지스터 전류 구동 능력에서의 개선 및 트랜지스터 특성에서의 균일화가 달성될 수 있다. 그 이유는 트랜지스터의 소스단자와 트랜지스터의 드레인 단자 사이에 전기적 전류가 흐를때, 기생 소스 컨택트 저항에 의해 야기된 R·I 전압 강하에 의한 트랜지스터내의 소스 전위 변화가 작아진다는 데 있다.
또한, 트랜지스터 전류 구동 능력이 증가 및 트랜지스터 특성의 균일화가 달성될 수 있기 때문에, 플립-플롭 증폭 회로의 성능이 향상되고, 집적 회로에서의 안정성 및 신뢰도가 개선된다. 그 이유는 소스 컨택트 저항에서의 감소에 따라 플립-플롭을 구성하는 트랜지스터쌍 사이의 특성차가 감소된다는데 있다.
또한, 본 발명의 실시예 1에 따르면, 반도체 장치의 생산 프로세스를 임의로 변경 또는 부가함이 없이, 및 드레인 컨택트의 크기를 변경시키지 않고도 소스 컨택트 직경이 증가된다. 그러므로 대규모 고밀도 집적을 방해하지 않고도 소스 컨택트 저항이 줄어들 수 있다. 그 이유는 소자 분리와 같은 다른 컴포넌트의 제한 범위를 벗어나지 않고 집적 회로의 패턴 면적을 증가시키지 않고 소스 컨택트의 크기를 증가시킴으로써 컴포넌트 패턴들을 래이아웃할 수 있기 때문이다.
또한, 실시예 2에 따르면, 컴포넌트 패턴의 크기를 증가시키는 등의 임의의 변경없이도 소스 컨택트 저항은 줄어들 수 있다. 그 이유는 소스 컨택트가 형성되는 확산층의 영역에만 실리사이드층을 형성함으로써, 소스 컨택트 직경을 증가시키지 않고도 실제 컨택트 면적이 증가될 수 있고, 또한 트랜지스터의 쇼트 채널 효과 또한 억제될 수 있음으로써, 게이트 길이를 증가시킬 필요가 없기 때문이다.
본 발명의 실시예 3에 따르면, 비트선상에 캐패시터를 형성하는 DRAM에 있어서 소스 컨택트 저항은 증가하지 않는다. 그 이유는 비트선 및 컨택트 플러그용으로 사용되는 내열성의 물질이 드레인 컨택트용으로는 사용되고, 소스 컨택트용으로 사용되지 않기 때문이다.
그러나, 본 발명의 특성 및 장점들을 전술의 설명에서 기술되었다 하더라도,이는 단지 예시적인 설명이며, 첨부된 청구 범위의 기술 사상 범위내에서 부분적인 장치의 수정이 가능하다.
Claims (5)
- 다수의 절연 게이트 전계 효과 트랜지스터를 갖는 고집적화 회로를 포함하는 반도체 장치에 있어서,상기 각 절연 게이트 전계 효과 트랜지스터의 소스 컨택트 저항은 상기 각 절연 게이트 전계 효과 트랜지스터의 드레인 컨택트 저항보다 더 작은 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 절연 게이트 전계 효과 트랜지스터는 플립-플롭 회로의 트랜지스터쌍을 형성하기 위해 사용되는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 각 절연 게이트 전계 효과 트랜지스터의 소스 컨택트 직경은 상기 각 절연 게이트 전계 효과 트랜지스터의 드레인 직경보다 더 큰것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 각 전계 효과 트랜지스터의 소스로서 기능하는 확산층상에서만 실리사이드층을 형성하는 것을 특징으로 하는 반도체 장치.
- 제2항에 있어서, 상기 각 절연 게이트 전계 효과 트랜지스터에서 소스 컨택트 플러그와 확산층을 접속하기 위한 물질과, 드레인 컨택트 플러그와 확산층을 접속하기 위해 사용된 물질과는 다른 물질임을 특징으로 하는 반도체 장치.
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