JPH07131003A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07131003A JPH07131003A JP29898093A JP29898093A JPH07131003A JP H07131003 A JPH07131003 A JP H07131003A JP 29898093 A JP29898093 A JP 29898093A JP 29898093 A JP29898093 A JP 29898093A JP H07131003 A JPH07131003 A JP H07131003A
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- Japan
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- source side
- drain
- source
- drain side
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Abstract
(57)【要約】
【目的】 微細化の利点を損なわずに素子の性能，特性
を向上させることができる。 【構成】 ソース側のコンタクトホール４ａの径がドレ
イン側のコンタクトホール４ｂの径よりも大きくなって
いる。このように、ソース側のコンタクトホール４ａの
径，すなわち総面積を大きくすることにより、ソース側
のコンタクト抵抗を抑え、素子の性能，特性を向上させ
る。
を向上させることができる。 【構成】 ソース側のコンタクトホール４ａの径がドレ
イン側のコンタクトホール４ｂの径よりも大きくなって
いる。このように、ソース側のコンタクトホール４ａの
径，すなわち総面積を大きくすることにより、ソース側
のコンタクト抵抗を抑え、素子の性能，特性を向上させ
る。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
に適用可能な半導体装置に関する。
に適用可能な半導体装置に関する。
【０００２】
【従来の技術】ＬＳＩの高集積化に伴って、ＩＣを構成
する半導体素子の微細化は一層進み、ゲート長がハーフ
ミクロンあるいはサブハーフミクロンの世代を迎えよう
としている。
する半導体素子の微細化は一層進み、ゲート長がハーフ
ミクロンあるいはサブハーフミクロンの世代を迎えよう
としている。
【０００３】
【発明が解決しようとする課題】しかしながら、微細化
に伴なうコンタクトホール径の減少，拡散層における浅
い接合形成，あるいは配線の細線化等によって、コンタ
クト抵抗，拡散層のシート抵抗，あるいは配線抵抗など
の、寄生抵抗あるいは外部抵抗が増大し、このような寄
生抵抗あるいは外部抵抗の増大が素子の駆動能力の向上
を妨げる要因の１つとなっている。特に、電界効果トラ
ンジスタにおいて、ソース側の抵抗成分は、ソース電位
を浮かせ、基板バイアス効果のようにゲート電圧の効果
を減少させて、素子の性能の向上を妨げるため、重大な
問題となる。
に伴なうコンタクトホール径の減少，拡散層における浅
い接合形成，あるいは配線の細線化等によって、コンタ
クト抵抗，拡散層のシート抵抗，あるいは配線抵抗など
の、寄生抵抗あるいは外部抵抗が増大し、このような寄
生抵抗あるいは外部抵抗の増大が素子の駆動能力の向上
を妨げる要因の１つとなっている。特に、電界効果トラ
ンジスタにおいて、ソース側の抵抗成分は、ソース電位
を浮かせ、基板バイアス効果のようにゲート電圧の効果
を減少させて、素子の性能の向上を妨げるため、重大な
問題となる。
【０００４】本発明は、微細化の利点を損なわずに素子
の性能，特性を向上させることの可能な半導体装置を提
供することを目的としている。
の性能，特性を向上させることの可能な半導体装置を提
供することを目的としている。
【０００５】
【課題を解決するための手段】図１はＮチャネル電界効
果トランジスタにおいて外部抵抗が飽和電流Ｉｄsatに
及ぼす影響を回路シュミレーションにより調べた結果を
示す図である。図１には、ソース，ドレイン側の両方に
外部抵抗を付加した場合（■ ＲＳＣ，ＲＤＣ）、ソー
ス側のみに外部抵抗を付加した場合（○ ＲＳＣ ｏｎ
ｌｙ）、ドレイン側のみに外部抵抗を付加した場合（△
ＲＤＣ ｏｎｌｙ）、における外部抵抗と飽和電流Ｉ
ｄsatとの関係がそれぞれ示されている。
果トランジスタにおいて外部抵抗が飽和電流Ｉｄsatに
及ぼす影響を回路シュミレーションにより調べた結果を
示す図である。図１には、ソース，ドレイン側の両方に
外部抵抗を付加した場合（■ ＲＳＣ，ＲＤＣ）、ソー
ス側のみに外部抵抗を付加した場合（○ ＲＳＣ ｏｎ
ｌｙ）、ドレイン側のみに外部抵抗を付加した場合（△
ＲＤＣ ｏｎｌｙ）、における外部抵抗と飽和電流Ｉ
ｄsatとの関係がそれぞれ示されている。
【０００６】図１からわかるように、ドレイン側に付加
した抵抗は飽和電流Ｉｄsatにほとんど影響を与えない
が、ソース側に付加した抵抗は飽和電流Ｉｄsatを大き
く減少させる。すなわち、ソース側，ドレイン側の両方
に抵抗を付加した場合でも、飽和電流Ｉｄsatへの影響
は主にほとんどソース側に付加された抵抗による影響に
より決まってしまう。
した抵抗は飽和電流Ｉｄsatにほとんど影響を与えない
が、ソース側に付加した抵抗は飽和電流Ｉｄsatを大き
く減少させる。すなわち、ソース側，ドレイン側の両方
に抵抗を付加した場合でも、飽和電流Ｉｄsatへの影響
は主にほとんどソース側に付加された抵抗による影響に
より決まってしまう。
【０００７】図２（ａ），（ｂ）はそれぞれ、Ｎチャネ
ル電界効果トランジスタのドレイン側に外部抵抗Ｒを付
加した場合，ソース側に外部抵抗Ｒを付加した場合の等
価回路を示す図である。いま例えば、ゲート電圧Ｖｇと
ドレイン電圧Ｖｄとがそれぞれ５Ｖであり、ソース電圧
Ｖｓと基板電圧Ｖｂとがそれぞれ０Ｖであって、外部抵
抗Ｒに１Ｖの電圧がかかるとすると、図２（ａ）では、
トランジスタのドレイン電位が４Ｖになるだけであり、
Ｉｄ−Ｖｄ曲線がＶｄ＝４Ｖのときにすでに飽和領域に
入っていれば、飽和電流Ｉｄsatには差程影響を与えな
い。これに対し、図２（ｂ）では、外部抵抗Ｒによって
ソース電位が基板電位に対して１Ｖ浮いてしまい、基板
バイアス効果のごとくゲート電圧の効果を減少させるた
め、飽和電流Ｉｄsatへの影響は大きくなる。
ル電界効果トランジスタのドレイン側に外部抵抗Ｒを付
加した場合，ソース側に外部抵抗Ｒを付加した場合の等
価回路を示す図である。いま例えば、ゲート電圧Ｖｇと
ドレイン電圧Ｖｄとがそれぞれ５Ｖであり、ソース電圧
Ｖｓと基板電圧Ｖｂとがそれぞれ０Ｖであって、外部抵
抗Ｒに１Ｖの電圧がかかるとすると、図２（ａ）では、
トランジスタのドレイン電位が４Ｖになるだけであり、
Ｉｄ−Ｖｄ曲線がＶｄ＝４Ｖのときにすでに飽和領域に
入っていれば、飽和電流Ｉｄsatには差程影響を与えな
い。これに対し、図２（ｂ）では、外部抵抗Ｒによって
ソース電位が基板電位に対して１Ｖ浮いてしまい、基板
バイアス効果のごとくゲート電圧の効果を減少させるた
め、飽和電流Ｉｄsatへの影響は大きくなる。
【０００８】図３は、ソース側，ドレイン側のいずれに
も外部抵抗を付加しない場合（符号Ｘ1）、ドレイン側
のみに付加する場合（符号Ｘ2）、ソース側のみに付加
する場合（符号Ｘ3）のＩｄ−Ｖｄ曲線をそれぞれを示
している。図３から、飽和電流Ｉｄsatへの影響は、ソ
ース側に外部抵抗を付加する場合に特に大きくなること
がわかる。
も外部抵抗を付加しない場合（符号Ｘ1）、ドレイン側
のみに付加する場合（符号Ｘ2）、ソース側のみに付加
する場合（符号Ｘ3）のＩｄ−Ｖｄ曲線をそれぞれを示
している。図３から、飽和電流Ｉｄsatへの影響は、ソ
ース側に外部抵抗を付加する場合に特に大きくなること
がわかる。
【０００９】本願の発明者は、素子の性能や特性に多大
な影響を及ぼす抵抗成分はそのほとんどがソース側に存
在するという以上の考察により、微細化の利点を損なわ
ずに素子の性能，特性を向上させるのに（すなわち、素
子の微細化と寄生抵抗の抑制という相反する要求に応え
るのに）、ソース側の寄生抵抗あるいは外部抵抗を抑え
れば十分であることを見出した。なお、上記の例では、
Ｎチャネル電界効果トランジスタについて述べたが、Ｐ
チャネルトランジスタにおいても全く同様である。
な影響を及ぼす抵抗成分はそのほとんどがソース側に存
在するという以上の考察により、微細化の利点を損なわ
ずに素子の性能，特性を向上させるのに（すなわち、素
子の微細化と寄生抵抗の抑制という相反する要求に応え
るのに）、ソース側の寄生抵抗あるいは外部抵抗を抑え
れば十分であることを見出した。なお、上記の例では、
Ｎチャネル電界効果トランジスタについて述べたが、Ｐ
チャネルトランジスタにおいても全く同様である。
【００１０】本発明は、上記考察によりなされたもので
あって、電界効果トランジスタのソース側の寄生抵抗お
よび／または外部抵抗が、ドレイン側の寄生抵抗および
／または外部抵抗よりも小さなものとなっていることを
特徴としている。
あって、電界効果トランジスタのソース側の寄生抵抗お
よび／または外部抵抗が、ドレイン側の寄生抵抗および
／または外部抵抗よりも小さなものとなっていることを
特徴としている。
【００１１】
【実施例】図４乃至図１１は、本発明に係る半導体装置
の第１乃至第８の実施例の構成図であり、図４乃至図１
１には、レイアウトを工夫してソース側の外部抵抗を抑
えたＭＯＳデバイスが示されている。なお、図４乃至図
１１の各々において、１はゲート電極、２はソース側の
拡散領域、３はドレイン側の拡散領域、４はコンタクト
ホール、５は第一メタル配線、６はスルーホール、７は
第二メタル配線を示している。
の第１乃至第８の実施例の構成図であり、図４乃至図１
１には、レイアウトを工夫してソース側の外部抵抗を抑
えたＭＯＳデバイスが示されている。なお、図４乃至図
１１の各々において、１はゲート電極、２はソース側の
拡散領域、３はドレイン側の拡散領域、４はコンタクト
ホール、５は第一メタル配線、６はスルーホール、７は
第二メタル配線を示している。
【００１２】先ず、図４，図５を参照すると、第１，第
２の実施例では、ソース側のコンタクトホールの総面積
がドレイン側のコンタクトホールの総面積よりも大きな
ものとなっている。すなわち、図４に示す第１の実施例
では、ソース側のコンタクトホール４ａの径がドレイン
側のコンタクトホール４ｂの径よりも大きくなってい
る。なお、図４においては、コンタクトホール４ａを正
方形状のものとしているが、コンタクトホール４ａとし
ては、コンタクト面積が大きいものであれば、正方形状
のものに限らず、長方形等の任意の形状のものでもよ
い。また、図５の第２の実施例では、ソース側のコンタ
クトホール４ｃの個数がドレイン側のコンタクトホール
４ｄの個数に比べて多くなっている。
２の実施例では、ソース側のコンタクトホールの総面積
がドレイン側のコンタクトホールの総面積よりも大きな
ものとなっている。すなわち、図４に示す第１の実施例
では、ソース側のコンタクトホール４ａの径がドレイン
側のコンタクトホール４ｂの径よりも大きくなってい
る。なお、図４においては、コンタクトホール４ａを正
方形状のものとしているが、コンタクトホール４ａとし
ては、コンタクト面積が大きいものであれば、正方形状
のものに限らず、長方形等の任意の形状のものでもよ
い。また、図５の第２の実施例では、ソース側のコンタ
クトホール４ｃの個数がドレイン側のコンタクトホール
４ｄの個数に比べて多くなっている。
【００１３】このように、ソース側のコンタクトホール
４ａ，４ｃの総面積を大きくすることにより、ソース側
のコンタクト抵抗を抑えることができる。なお、一般
に、コンタクトホールの埋め込みプロセスでは、コンタ
クトホールの径が異なると、埋め込み処理が困難となる
が、図５の第２の実施例では、コンタクトホールの径を
全て同じにすることができるので、コンタクトホールの
埋め込みプロセスにも適用できる。
４ａ，４ｃの総面積を大きくすることにより、ソース側
のコンタクト抵抗を抑えることができる。なお、一般
に、コンタクトホールの埋め込みプロセスでは、コンタ
クトホールの径が異なると、埋め込み処理が困難となる
が、図５の第２の実施例では、コンタクトホールの径を
全て同じにすることができるので、コンタクトホールの
埋め込みプロセスにも適用できる。
【００１４】また、図６を参照すると、第３の実施例で
は、ソース側のコンタクトホール４ｅの端からゲート端
にいたるまでの距離ｄ1がドレイン側のコンタクトホー
ル４ｆの端からゲート端までの距離ｄ2よりも短かくな
っている。このように、距離ｄ1を短かくすることによ
り、ソース−ゲート間の拡散層の寄生抵抗を抑えること
ができる。
は、ソース側のコンタクトホール４ｅの端からゲート端
にいたるまでの距離ｄ1がドレイン側のコンタクトホー
ル４ｆの端からゲート端までの距離ｄ2よりも短かくな
っている。このように、距離ｄ1を短かくすることによ
り、ソース−ゲート間の拡散層の寄生抵抗を抑えること
ができる。
【００１５】また、図７を参照すると、第４の実施例で
は、ソース側のコンタクトと電源あるいは素子（図示せ
ず）とを接続する配線５ａの幅Ｗ3がドレイン側のコン
タクトと電源あるいは素子（図示せず）とを接続する配
線５ｂの幅Ｗ4よりも大きくなっている。このように、
ソース側の配線５ａの幅を大きくすることによって、ソ
ース側の配線抵抗を抑えることができる。
は、ソース側のコンタクトと電源あるいは素子（図示せ
ず）とを接続する配線５ａの幅Ｗ3がドレイン側のコン
タクトと電源あるいは素子（図示せず）とを接続する配
線５ｂの幅Ｗ4よりも大きくなっている。このように、
ソース側の配線５ａの幅を大きくすることによって、ソ
ース側の配線抵抗を抑えることができる。
【００１６】また、図８を参照すると、第５の実施例で
は、ソース側の配線５ｃがドレイン側の配線５ｄよりも
短かくなっている。ソース側の配線５ｃを短かくするこ
とにより、ソース側の配線抵抗を抑えることができる。
は、ソース側の配線５ｃがドレイン側の配線５ｄよりも
短かくなっている。ソース側の配線５ｃを短かくするこ
とにより、ソース側の配線抵抗を抑えることができる。
【００１７】また、図９，図１０を参照すると、第６の
実施例，第７の実施例では、ソース側のコンタクトと電
源あるいは素子との間に多層配線が接続され、また、ド
レイン側のコンタクトと電源あるいは素子との間に多層
配線が接続される場合、ソース側に接続される多層配線
間に存在するスルーホールの総面積がドレイン側に接続
される多層配線間に存在するスルーホールの総面積より
も大きなものとなっている。すなわち、第６の実施例で
は、ソース側のスルーホール６ａの径がドレイン側のス
ルーホール６ｂの径よりも大きなものとなっており、ま
た、第７の実施例では、ソース側のスルーホール６ｃの
個数がドレイン側のスルーホール６ｄの個数よりも多く
なっている。
実施例，第７の実施例では、ソース側のコンタクトと電
源あるいは素子との間に多層配線が接続され、また、ド
レイン側のコンタクトと電源あるいは素子との間に多層
配線が接続される場合、ソース側に接続される多層配線
間に存在するスルーホールの総面積がドレイン側に接続
される多層配線間に存在するスルーホールの総面積より
も大きなものとなっている。すなわち、第６の実施例で
は、ソース側のスルーホール６ａの径がドレイン側のス
ルーホール６ｂの径よりも大きなものとなっており、ま
た、第７の実施例では、ソース側のスルーホール６ｃの
個数がドレイン側のスルーホール６ｄの個数よりも多く
なっている。
【００１８】このように、ソース側のスルーホール６
ａ，６ｃの総面積を大きくすることにより、ソース側の
スルーホールによる寄生抵抗を抑えることができる。な
お、第７の実施例では、スルーホールの径を全て同じに
することができるので、第２の実施例と同様の理由で、
スルーホールの埋め込みプロセスにも適用できる。
ａ，６ｃの総面積を大きくすることにより、ソース側の
スルーホールによる寄生抵抗を抑えることができる。な
お、第７の実施例では、スルーホールの径を全て同じに
することができるので、第２の実施例と同様の理由で、
スルーホールの埋め込みプロセスにも適用できる。
【００１９】また、図１１を参照すると、第８の実施例
では、ソース側のコンタクトと電源あるいは素子とを接
続する配線５ｇ上において異なった配線層を接続する箇
所の個数が、“０”であるか(このような箇所を設けな
いか)、あるいは、ドレイン側のコンタクトと電源ある
いは素子とを接続する配線上の異なった配線層を接続す
る箇所（６ｅ，６ｆ，６ｇ）の個数よりも少なくなって
いる。これにより、ソース側の抵抗を抑えることができ
る。
では、ソース側のコンタクトと電源あるいは素子とを接
続する配線５ｇ上において異なった配線層を接続する箇
所の個数が、“０”であるか(このような箇所を設けな
いか)、あるいは、ドレイン側のコンタクトと電源ある
いは素子とを接続する配線上の異なった配線層を接続す
る箇所（６ｅ，６ｆ，６ｇ）の個数よりも少なくなって
いる。これにより、ソース側の抵抗を抑えることができ
る。
【００２０】図１２乃至図１５は、本発明に係る半導体
装置の第９乃至第１２の実施例の構成図であり、図１２
乃至図１５には、トランジスタの構造を工夫してソース
側の寄生抵抗を抑えたＭＯＳデバイスが示されている。
なお、図１２乃至図１５において、１０は基板、１１は
ゲート電極、１２及び１３はそれぞれソース及びドレイ
ンの高濃度拡散領域、１４及び１５はそれぞれソース及
びドレインの低濃度拡散領域を示している。
装置の第９乃至第１２の実施例の構成図であり、図１２
乃至図１５には、トランジスタの構造を工夫してソース
側の寄生抵抗を抑えたＭＯＳデバイスが示されている。
なお、図１２乃至図１５において、１０は基板、１１は
ゲート電極、１２及び１３はそれぞれソース及びドレイ
ンの高濃度拡散領域、１４及び１５はそれぞれソース及
びドレインの低濃度拡散領域を示している。
【００２１】先ず、図１２を参照すると、第９の実施例
では、ソース側の拡散層１２ａの濃度がドレイン側の拡
散層１３ａの濃度に比べて高いものとなっている。この
ような構造は、ソース／ドレイン拡散領域を形成した後
に、ドレイン拡散領域上にマスクを被せ再度ソース側の
拡散領域に所望の量の不純物を注入する等の方法で形成
できる。このように、ソース側の拡散層１２ａの濃度を
高くすることにより、抵抗率を低下させて、ソース側の
寄生抵抗を抑えることができる。
では、ソース側の拡散層１２ａの濃度がドレイン側の拡
散層１３ａの濃度に比べて高いものとなっている。この
ような構造は、ソース／ドレイン拡散領域を形成した後
に、ドレイン拡散領域上にマスクを被せ再度ソース側の
拡散領域に所望の量の不純物を注入する等の方法で形成
できる。このように、ソース側の拡散層１２ａの濃度を
高くすることにより、抵抗率を低下させて、ソース側の
寄生抵抗を抑えることができる。
【００２２】また、図１３を参照すると、第１０の実施
例では、ソース側の拡散層１２ｂの深さｈ1がドレイン
側の拡散層１３ｂの深さｈ2よりも深いものとなってい
る。このような構造も、上記第９の実施例と同様に、ソ
ース／ドレイン拡散領域を形成した後、ドレイン拡散領
域上にマスクを被せ、再度ソース側に不純物を高エネル
ギーで注入する等の方法で形成できる。このように、ソ
ース側の拡散層１３ａの深さｈ1を深いものとすること
によって、ソース側のシート抵抗(寄生抵抗)を抑えるこ
とができる。なお、拡散層を深くすると、パンチスルー
耐性に影響を与えることが考えられるが、この問題は、
空乏層の伸びが大きくなるドレイン側で主に生じ、ドレ
イン側では、拡散層１３ｂの深さｈ2がソース側の拡散
層１３ａの深さｈ1よりも小さく、通常と同じものであ
るので、図１３の構造のものにしても、パンチスルー耐
性には差程影響を与えない。
例では、ソース側の拡散層１２ｂの深さｈ1がドレイン
側の拡散層１３ｂの深さｈ2よりも深いものとなってい
る。このような構造も、上記第９の実施例と同様に、ソ
ース／ドレイン拡散領域を形成した後、ドレイン拡散領
域上にマスクを被せ、再度ソース側に不純物を高エネル
ギーで注入する等の方法で形成できる。このように、ソ
ース側の拡散層１３ａの深さｈ1を深いものとすること
によって、ソース側のシート抵抗(寄生抵抗)を抑えるこ
とができる。なお、拡散層を深くすると、パンチスルー
耐性に影響を与えることが考えられるが、この問題は、
空乏層の伸びが大きくなるドレイン側で主に生じ、ドレ
イン側では、拡散層１３ｂの深さｈ2がソース側の拡散
層１３ａの深さｈ1よりも小さく、通常と同じものであ
るので、図１３の構造のものにしても、パンチスルー耐
性には差程影響を与えない。
【００２３】また、図１４，図１５を参照すると、第１
１，第１２の実施例の半導体装置は、基本的に、ホット
キャリア効果を緩和させるために案出されたＬＤＤ構
造，あるいはＬＤＤ構造における問題(低濃度拡散層の
大きな抵抗成分)を解決するために案出されたゲートオ
ーバーラップ構造(低濃度拡散層上までゲート電極をか
ぶせた構造)のものとなっている。従って、ソース領
域，ドレイン領域は、高濃度拡散層と低能度拡散層とに
より構成されている。
１，第１２の実施例の半導体装置は、基本的に、ホット
キャリア効果を緩和させるために案出されたＬＤＤ構
造，あるいはＬＤＤ構造における問題(低濃度拡散層の
大きな抵抗成分)を解決するために案出されたゲートオ
ーバーラップ構造(低濃度拡散層上までゲート電極をか
ぶせた構造)のものとなっている。従って、ソース領
域，ドレイン領域は、高濃度拡散層と低能度拡散層とに
より構成されている。
【００２４】すなわち、図１４に示す第１１の実施例で
は、ソース側の低濃度拡散層１４ｃの濃度がドレイン側
の低濃度拡散層１５ｃの濃度に比べて高いものとなって
いる。このような構造も、第９の実施例と同様にして形
成できる。このように、ソース側の低濃度拡散層１４ｃ
の濃度を高くすることにより、ソース側の拡散層の寄生
抵抗を抑えることができる。また、図１５に示す第１２
の実施例では、ソース側の低濃度拡散領域１４ｄの幅Ｗ
1が、“０”であるか、あるいは、ドレイン側の低濃度
拡散領域１５ｄの幅Ｗ2よりも短かいものとなってい
る。このような構造は低濃度拡散領域１４ｄ，１５ｄを
それぞれ形成した後、ゲート１１の側面に形成されるサ
イドウォールのソース側の部分２０を除去し、高濃度拡
散領域１２ｄ，１３ｄを形成する等の方法により得るこ
とができる。このように、ソース側の低濃度拡散領域１
４ｄの幅Ｗ1を短かいものとすることによって、ソース
側の寄生抵抗を抑えることができる。なお、図１４，図
１５の構造は、ＬＤＤ構造であっても、ゲートオーバー
ラップ構造であっても良いが、ゲートオーバーラップ構
造を採る場合には、ＬＤＤ構造に比べて駆動能力を数１
０％向上させることができる。
は、ソース側の低濃度拡散層１４ｃの濃度がドレイン側
の低濃度拡散層１５ｃの濃度に比べて高いものとなって
いる。このような構造も、第９の実施例と同様にして形
成できる。このように、ソース側の低濃度拡散層１４ｃ
の濃度を高くすることにより、ソース側の拡散層の寄生
抵抗を抑えることができる。また、図１５に示す第１２
の実施例では、ソース側の低濃度拡散領域１４ｄの幅Ｗ
1が、“０”であるか、あるいは、ドレイン側の低濃度
拡散領域１５ｄの幅Ｗ2よりも短かいものとなってい
る。このような構造は低濃度拡散領域１４ｄ，１５ｄを
それぞれ形成した後、ゲート１１の側面に形成されるサ
イドウォールのソース側の部分２０を除去し、高濃度拡
散領域１２ｄ，１３ｄを形成する等の方法により得るこ
とができる。このように、ソース側の低濃度拡散領域１
４ｄの幅Ｗ1を短かいものとすることによって、ソース
側の寄生抵抗を抑えることができる。なお、図１４，図
１５の構造は、ＬＤＤ構造であっても、ゲートオーバー
ラップ構造であっても良いが、ゲートオーバーラップ構
造を採る場合には、ＬＤＤ構造に比べて駆動能力を数１
０％向上させることができる。
【００２５】本発明では、上記各実施例のように、ソー
ス側の寄生抵抗あるいは外部抵抗をドレイン側の寄生抵
抗あるいは外部抵抗よりも小さくさせることで、飽和電
流への影響を防止し、素子の微細化等がなされる場合
に、素子の性能，特性が劣化するという事態を有効に防
止することができる。
ス側の寄生抵抗あるいは外部抵抗をドレイン側の寄生抵
抗あるいは外部抵抗よりも小さくさせることで、飽和電
流への影響を防止し、素子の微細化等がなされる場合
に、素子の性能，特性が劣化するという事態を有効に防
止することができる。
【００２６】なお、本発明は、上記各実施例に限定され
るものではなく、上記各実施例以外にも、ソース側の寄
生抵抗あるいは外部抵抗をドレイン側に比べて小さくで
きる構造のものであれば、本発明の範囲に含まれる。ま
た、例えば、第１乃至第１２の実施例を任意に組合せる
こともできる。より具体的には、例えば、第１乃至第８
の実施例のいずれか１つと第９乃至第１２の実施例のい
ずれか１つとを組合せて用いることもできる。また、本
発明は、ＳＯＩ構造等のあらゆる電界効果トランジスタ
に適用可能である。
るものではなく、上記各実施例以外にも、ソース側の寄
生抵抗あるいは外部抵抗をドレイン側に比べて小さくで
きる構造のものであれば、本発明の範囲に含まれる。ま
た、例えば、第１乃至第１２の実施例を任意に組合せる
こともできる。より具体的には、例えば、第１乃至第８
の実施例のいずれか１つと第９乃至第１２の実施例のい
ずれか１つとを組合せて用いることもできる。また、本
発明は、ＳＯＩ構造等のあらゆる電界効果トランジスタ
に適用可能である。
【００２７】
【発明の効果】以上に説明したように、請求項１乃至請
求項１３記載の発明によれば、ソース側の外部抵抗およ
び／または寄生抵抗を抑えることにより、微細化の利点
を損なわずに素子の性能，特性を向上させることができ
る。
求項１３記載の発明によれば、ソース側の外部抵抗およ
び／または寄生抵抗を抑えることにより、微細化の利点
を損なわずに素子の性能，特性を向上させることができ
る。
【００２８】特に、請求項２乃至請求項９記載の発明に
おいては、簡単なレイアウトの工夫により、ソース側の
寄生抵抗および／または外部抵抗を抑えることができ、
しかも、ドレイン側は通常のデザインルールが適用でき
るので、装置全体で微細化が損なわれることはない。
おいては、簡単なレイアウトの工夫により、ソース側の
寄生抵抗および／または外部抵抗を抑えることができ、
しかも、ドレイン側は通常のデザインルールが適用でき
るので、装置全体で微細化が損なわれることはない。
【００２９】また、請求項１０乃至請求項１３記載の発
明では、ソース側の拡散層の寄生抵抗を抑えることによ
り、微細化の利点を損なわずに素子の性能，特性を向上
させることができる。
明では、ソース側の拡散層の寄生抵抗を抑えることによ
り、微細化の利点を損なわずに素子の性能，特性を向上
させることができる。
【図１】Ｎチャネル電界効果トランジスタにおいて外部
抵抗が飽和電流に及ぼす影響を調べた結果を示す図であ
る。
抵抗が飽和電流に及ぼす影響を調べた結果を示す図であ
る。
【図２】(ａ)，(ｂ)はそれぞれＮチャネル電界効果トラ
ンジスタのドレイン側に外部抵抗を付加した場合，ソー
ス側に外部抵抗を付加した場合の等価回路を示す図であ
る。
ンジスタのドレイン側に外部抵抗を付加した場合，ソー
ス側に外部抵抗を付加した場合の等価回路を示す図であ
る。
【図３】外部抵抗の付加によるＩｄ−Ｖｄ曲線を示す図
である。
である。
【図４】本発明の第１の実施例の構成図である。
【図５】本発明の第２の実施例の構成図である。
【図６】本発明の第３の実施例の構成図である。
【図７】本発明の第４の実施例の構成図である。
【図８】本発明の第５の実施例の構成図である。
【図９】本発明の第６の実施例の構成図である。
【図１０】本発明の第７の実施例の構成図である。
【図１１】本発明の第８の実施例の構成図である。
【図１２】本発明の第９の実施例の構成図である。
【図１３】本発明の第１０の実施例の構成図である。
【図１４】本発明の第１１の実施例の構成図である。
【図１５】本発明の第１２の実施例の構成図である。
１ ゲート電極 ２ ソース側の拡散領域 ３ ドレイン側の拡散領域 ４ コンタクトホール ５ 第一メタル配線 ６ スルーホール ７ 第二メタル配線
Claims (13)
- 【請求項１】 電界効果トランジスタに適用可能な半導
体装置であって、電界効果トランジスタのソース側の寄
生抵抗および／または外部抵抗が、ドレイン側の寄生抵
抗および／または外部抵抗よりも小さなものとなってい
ることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、前
記ソース側のコンタクトホールの径が、前記ドレイン側
のコンタクトホールの径よりも大きなものとなっている
ことを特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、前
記ソース側のコンタクトホールの個数が、前記ドレイン
側のコンタクトホールの個数よりも多くなっていること
を特徴とする半導体装置。 - 【請求項４】 請求項１記載の半導体装置において、前
記ソース側のコンタクトホール端からゲート端までの距
離が、前記ドレイン側のコンタクトホール端からゲート
端までの距離よりも短かくなっていることを特徴とする
半導体装置。 - 【請求項５】 請求項１記載の半導体装置において、前
記ソース側に接続される配線の幅が、前記ドレイン側に
接続される配線の幅よりも大きなものとなっていること
を特徴とする半導体装置。 - 【請求項６】 請求項１記載の半導体装置において、前
記ソース側に接続される配線の長さが、前記ドレイン側
に接続される配線の長さよりも短かくなっていることを
特徴とする半導体装置。 - 【請求項７】 請求項１記載の半導体装置において、前
記ソース側および前記ドレイン側に多層配線が接続され
る場合、前記ソース側に接続される多層配線間に存在す
るスルーホールの径が、前記ドレイン側に接続される多
層配線間に存在するスルーホールの径よりも大きなもの
となっていることを特徴とする半導体装置。 - 【請求項８】 請求項１記載の半導体装置において、前
記ソース側および前記ドレイン側に多層配線が接続され
る場合、前記ソース側に接続される多層配線間に存在す
るスルーホールの個数が、前記ドレイン側に接続される
多層配線間に存在するスルーホールの個数よりも多くな
っていることを特徴とする半導体装置。 - 【請求項９】 請求項１記載の半導体装置において、前
記ソース側および前記ドレイン側に多層配線が接続され
る場合、ソース側に接続される多層配線において異なっ
た配線層を接続する箇所の個数が、ドレイン側に接続さ
れる多層配線において異なった配線層を接続する箇所の
個数よりも少ないことを特徴とする半導体装置。 - 【請求項１０】 請求項１記載の半導体装置において、
ソース側のソース領域を画定する拡散層の不純物濃度
が、ドレイン側のドレイン領域を画定する拡散層の不純
物濃度よりも高いものとなっていることを特徴とする半
導体装置。 - 【請求項１１】 請求項１記載の半導体装置において、
ソース側のソース領域を画定する拡散層の深さが、ドレ
イン側のドレイン領域を画定する拡散層の深さよりも深
いものとなっていることを特徴とする半導体装置。 - 【請求項１２】 請求項１記載の半導体装置において、
該半導体装置がＬＤＤあるいはゲートオーバーラップ構
造をもつ場合に、ソース側の低濃度拡散層の不純物濃度
が、ドレイン側の低濃度拡散層の不純物濃度よりも高い
ものとなっていることを特徴とする半導体装置。 - 【請求項１３】 請求項１記載の半導体装置において、
該半導体装置がＬＤＤあるいはゲートオーバーラップ構
造をもつ場合に、ソース側の低濃度拡散層のソース／ド
レイン方向の長さが、ドレイン側の低濃度拡散層のソー
ス／ドレイン方向の長さより短いものとなっていること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29898093A JPH07131003A (ja) | 1993-11-04 | 1993-11-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29898093A JPH07131003A (ja) | 1993-11-04 | 1993-11-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07131003A true JPH07131003A (ja) | 1995-05-19 |
Family
ID=17866683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29898093A Pending JPH07131003A (ja) | 1993-11-04 | 1993-11-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07131003A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09172169A (ja) * | 1995-12-19 | 1997-06-30 | Nec Corp | 半導体装置 |
| US6653690B1 (en) | 1997-03-31 | 2003-11-25 | Nec Electronics Corporation | Semiconductor device comprising high density integrated circuit having a large number of insulated gate field effect transistors |
| EP1962341A2 (en) | 2007-02-22 | 2008-08-27 | Fujitsu Limited | SRAM device integrated with a resistor and fabrication process thereof |
| JP2008198658A (ja) * | 2007-02-08 | 2008-08-28 | Denso Corp | 半導体装置 |
| WO2008133832A1 (en) * | 2007-04-30 | 2008-11-06 | Advanced Micro Devices, Inc. | A technique for enhancing transistor performance by transistor specific contact design |
| JP2013080941A (ja) * | 2006-06-30 | 2013-05-02 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9064843B2 (en) | 2013-01-11 | 2015-06-23 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
| DE10350137B4 (de) * | 2002-10-30 | 2017-02-09 | Denso Corporation | Halbleitereinrichtung |
-
1993
- 1993-11-04 JP JP29898093A patent/JPH07131003A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09172169A (ja) * | 1995-12-19 | 1997-06-30 | Nec Corp | 半導体装置 |
| US6653690B1 (en) | 1997-03-31 | 2003-11-25 | Nec Electronics Corporation | Semiconductor device comprising high density integrated circuit having a large number of insulated gate field effect transistors |
| DE10350137B4 (de) * | 2002-10-30 | 2017-02-09 | Denso Corporation | Halbleitereinrichtung |
| JP2013080941A (ja) * | 2006-06-30 | 2013-05-02 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2008198658A (ja) * | 2007-02-08 | 2008-08-28 | Denso Corp | 半導体装置 |
| US8652896B2 (en) | 2007-02-22 | 2014-02-18 | Fujitsu Semiconductor Limited | Semiconductor memory device and fabrication process thereof |
| EP1962341A2 (en) | 2007-02-22 | 2008-08-27 | Fujitsu Limited | SRAM device integrated with a resistor and fabrication process thereof |
| US8723270B2 (en) | 2007-02-22 | 2014-05-13 | Fujitsu Semiconductor Limited | Semiconductor memory device and fabrication process thereof |
| US8378426B2 (en) | 2007-02-22 | 2013-02-19 | Fujitsu Semiconductor Limited | Semiconductor memory device and fabrication process thereof |
| US7964970B2 (en) | 2007-04-30 | 2011-06-21 | GlobalFoundries, Inc. | Technique for enhancing transistor performance by transistor specific contact design |
| US8541885B2 (en) | 2007-04-30 | 2013-09-24 | Globalfoundries Inc. | Technique for enhancing transistor performance by transistor specific contact design |
| GB2461209A (en) * | 2007-04-30 | 2009-12-30 | Advanced Micro Devices Inc | A technique for enhancing transistor performance by transistor specific contact design |
| WO2008133832A1 (en) * | 2007-04-30 | 2008-11-06 | Advanced Micro Devices, Inc. | A technique for enhancing transistor performance by transistor specific contact design |
| US9064843B2 (en) | 2013-01-11 | 2015-06-23 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
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