JP4100339B2 - 半導体装置の製造方法。 - Google Patents

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Description

この発明は、短チャネル効果が効果的に抑制された大きさの異なるトランジスタのＳＯＩ基板上の形成に関するものである。
トランジスタは、チャネルの長さが短くなると、ゲート電圧の閾値が変化する現象が起きることが知られており、これを短チャネル効果と呼ぶ。この短チャネル効果は、トランジスタのチャネル領域の下部にポケット層と呼ばれる不純物の層を形成することによってある程度は抑えることが可能である。
一方、最近はトランジスタの動作速度の向上と消費電力の低減を目的として、トランジスタを形成するための半導体基板としてＳＯＩ基板と呼ばれるものを用いることがある。ＳＯＩ基板とは、通常の半導体基板の中に絶縁層を埋めこんだ構造を有する半導体基板である。
このＳＯＩ基板上に形成したトランジスタの短チャネル効果を抑制するために、トランジスタの下部、絶縁層よりも深い領域にポケット層を形成することがある。これは、ポケット層を絶縁層よりも浅い領域に形成するよりも絶縁層の下に形成した方が、トランジスタ作動時にポケット層とゲートとの間に発生する電界が弱くなるので、電荷の移動度が増加し、結果、トランジスタの動作速度が向上するためである。
特開平８−１５３８８０
トランジスタの形成に当たって、従来型の半導体基板に用いるにせよ、ＳＯＩ基板に用いるにせよ、上記ポケット層の不純物濃度はなるべく濃くした方が短チャネル効果の抑制には効果的である。しかし、そうするとポケット層とゲートとの間に生じる電界が強くなるので、電荷の移動度が低下する。そのため、トランジスタの動作が遅くなるという別の問題が発生する。このトランジスタの動作速度減少の問題を多少なりとも解決するためには、ポケット層がソース・ドレインに近い領域のみに存するようにポケット層を縮小する方法があるが、縮小しすぎると本来の目的である短チャネル効果の抑制が不充分になってしまう。
そこで、短チャネル効果の抑制と電荷の移動度の低下防止とを両立させるようにポケット層の大きさを調整することが求められる。しかし、短チャネル効果の抑制と電荷の移動度の低下防止とを両立させるためには、ポケット層の大きさがトランジスタのそれぞれのチャネル長に適合していなければならない。具体的にはトランジスタのチャネル長が短いほど、より大きいポケット層の濃度が濃い方が適合する。よって、同一基板上にチャネル長の異なるトランジスタを形成した場合、全てのトランジスタに対して同一の大きさのポケット層を形成すると、適合しないポケット層を有するトランジスタが形成されてしまう。
この課題を解決するために本発明では、ＳＯＩ層上に、第1のトランジスタ及びゲート電極が第１のトランジスタのゲート電極よりもチャネル方向に長い第２のトランジスタを形成し、第１のトランジスタのゲート電極及び第２のトランジスタのゲート電極をマスクとして、ＳＯＩ基板の絶縁層の下部に不純物を打ち込み、その不純物は、ＳＯＩ基板の表面に対して斜め方向から、しかもトランジスタのソース側及びドレイン側から打ち込むことを特徴とする。
本発明においては、トランジスタのゲートをマスクとして、トランジスタのソース方向及びドレイン方向から絶縁層の下の基板に斜めに不純物を打ち込む。したがって、適度に短チャネル効果が抑制されたチャネル長の異なるトランジスタを、同一のＳＯＩ基板上に一度に作ることができる。
以下に本願発明を実施するための最良の形態を示す。
図１及び図２は本発明の実施例を示す工程図である。図１（Ａ）及び図２（Ａ）は平面図、図１（Ｂ）及び図２（Ｂ）は図１（Ａ）及び図２（Ａ）をそれぞれ点線ＸＹで切断したときの断面図である。以下、図１及び図２に基づいて本発明について説明する。
まず、図１（Ａ）及び図１（Ｂ）に示すように、絶縁層１３の上にＳＯＩ層１４を有する構造のＳＯＩ基板１０のＳＯＩ層１４に、素子分離層１５を形成する。そして、ゲート１０１・ソース１０２・ドレイン１０３をそれぞれ有する第１のトランジスタ１１及び第２のトランジスタ１２を形成する。ここで、ＳＯＩ層１４、ソース１０２及びドレイン１０３の不純物濃度はそれぞれ１０18cm-3、１０20cm-3、１０20cm-3である。また、ソース１０２及びドレイン１０３は、ＳＯＩ層１４の表面から絶縁層１３までＳＯＩ基板１０の深さ方向に延在するように形成する。なお、第１のトランジスタ１１及び第２のトランジスタ１２はチャネル長が異なっている。
このとき、ＳＯＩ基板１０の中の絶縁層１３の厚さは１５０nm以下、ＳＯＩ層１４の厚さを５０nm以下にしておく。これは、次の工程において絶縁層１３の下部に形成するポケット層１６の短チャネル効果を有効に抑制するためである。
次に、図２（Ａ）及び図２（Ｂ）に示すように、第１のトランジスタ１１のゲート１０１及び第２のトランジスタ１２のゲート１０１をマスクとして、ＳＯＩ基板１０上方より、それぞれのトランジスタのソース１０２方向及びドレイン１０３方向から、ＳＯＩ基板１０表面に対して斜めに、絶縁層１３よりも下部の領域に向かって不純物を打ち込む。すると、不純物を打ち込まれた領域にポケット層１６が形成される。ポケット層１６の不純物濃度は５×１０17〜１０18cm-3である。打ち込む不純物の導電型は、ＳＯＩ層１４の導電型と同じである。また、ポケット層１６がゲート１０１の下部からソース１０２の下部、及びゲート１０１の下部からドレイン１０３の下部にかけて延在するように不純物を打ち込む。
このとき、図１（Ｂ）に示すように、第１のトランジスタのようにチャネル長の短いトランジスタの場合は、ソース１０２方向から打ち込まれた不純物とドレイン１０３方向から打ち込まれた不純物がゲート１０１の下部で重なり合い、より濃度が高いポケット層１６が形成される。よって、強力に短チャネル効果を抑制する。
そして、上記のような方法で形成した半導体装置を次のような半導体装置に適用する。１、メモリ回路及びロジック回路を有する半導体装置に適用し、第１のトランジスタをメモリ回路のトランジスタに、第２のトランジスタをロジック回路のトランジスタにそれぞれ使用する。２、デジタル回路及びアナログ回路を有する半導体装置に適用し、第１のトランジスタをデジタル回路のトランジスタに、第２のトランジスタをアナログ回路のトランジスタにそれぞれ使用する。３、コア回路及び周辺回路を有する半導体装置に適用し、第１のトランジスタをコア回路のトランジスタに、第２のトランジスタを周辺回路のトランジスタにそれぞれ使用する。
以上説明したように本発明では、トランジスタのゲートをマスクとして、トランジスタのソース方向及びドレイン方向から絶縁層の下部に斜めに不純物を打ち込む。したがって、チャネル長の広いトランジスタにおいては、チャネル長に対してポケット層が小さくなるため、短チャネル効果の抑制が穏やかになる。一方、チャネル長が短いトランジスタにおいては、チャネル長に対してポケット層が大きくなるので、強力に短チャネル効果が抑制される。特にチャネル長の短いトランジスタでは、ソース方向とドレイン方向から打ち込まれた不純物がゲートの下部で重なり合って濃厚なポケット層となるので、特に強力に短チャネル効果を抑制する。一般的に、短チャネル効果はトランジスタのゲート長が短くなればなるほど大きくなるので、本発明によって同一基板上に作成されたトランジスタは、各トランジスタのチャネル長に応じて適度に短チャネル効果を抑制されたものとなる。
さらに、本発明を次の半導体装置に適用すると以下のような好適な効果を奏する。
１、メモリ回路及びロジック回路を有する半導体装置に適用し、第１のトランジスタをメモリ回路のトランジスタに、第２のトランジスタをロジック回路のトランジスタにそれぞれ使用する。このようにすると、メモリ回路はサイズが小さいトランジスタで構成されるので高集積化でる。一方、ロジック回路はサイズが大きいトランジスタで構成されるので、より多くの電流を流すことができるようになる。そのため、デジタル回路を高速に動作させることができるようになる。
２、デジタル回路及びアナログ回路を有する半導体装置に適用し、第１のトランジスタをデジタル回路のトランジスタに、第２のトランジスタをアナログ回路のトランジスタにそれぞれ使用する。このようにすると、デジタル回路はサイズが小さいトランジスタで構成されるのため高集積化できる。一方、アナログ回路はサイズが大きいトランジスタで構成されるので、トランジスタの大きさを設計通りの大きさに作成することが容易になる。したがって、アナログ回路を正確に動作させることができるようになる。
３、コア回路及び周辺回路を有する半導体装置に適用し、第１のトランジスタをコア回路のトランジスタに、第２のトランジスタを周辺回路のトランジスタにそれぞれ使用する。このようにすると、コア回路はサイズが小さいトランジスタで構成されるのため高集積化できる。一方、周辺回路はサイズが大きいトランジスタで構成されるので、周辺回路の耐圧が高くなる。よって、周辺回路を高電圧仕様の外部機器に容易に対応させることが可能となる。
本発明の第１の実施例を示す平面図及び断面図である。 本発明の第１の実施例を示す平面図及び断面図である。
符号の説明
１０：ＳＯＩ基板
１０１：ゲート
１０２：ソース
１０３：ドレイン
１１：第１のトランジスタ
１２：第２のトランジスタ
１３：絶縁層
１４：ＳＯＩ層
１５：素子分離層
１６：ポケット層

Claims (10)

  1. 埋め込み絶縁層上にＳＯＩ層を有するＳＯＩ基板上に、第１導電型のソース及びドレインと、第２導電型のチャネルを有する第1のトランジスタを形成する工程と、
    前記ＳＯＩ層上に、第１導電型のソース及びドレインと、第２導電型のチャネルを有し、ゲート電極が前記第１のトランジスタのゲート電極よりもチャネル方向に長い第２のトランジスタを形成する工程と、
    前記第１のトランジスタの前記ゲート電極及び前記第２のトランジスタの前記ゲート電極をマスクとして、前記ＳＯＩ基板の埋めこみ絶縁層の下部に第２導電型の不純物を打ち込む工程とを有することを特徴とする半導体装置の製造方法であって、
    前記不純物は、前記ＳＯＩ基板の表面に対して斜め方向から、しかも前記第１のトランジスタ及び前記第２のトランジスタのソース側及びドレイン側から打ち込むことを特徴とする半導体装置の製造方法。
  2. 前記ソース側から打ち込まれた前記不純物及び前記ドレイン側から打ち込まれた前記不純物は、前記第１のトランジスタのゲート電極の下部において重なることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記第１のトランジスタはメモリ回路に使われるトランジスタであり、前記第２のトランジスタはロジック回路に使われるトランジスタであることを特徴とする請求項１記載の半導体装置の製造方法。
  4. 前記第１のトランジスタはデジタル回路に使われるトランジスタであり、前記第２のトランジスタはアナログ回路に使われるトランジスタであることを特徴とする請求項１記載の半導体装置の製造方法。
  5. 前記第１のトランジスタはコア回路に使われるトランジスタであり、前記第２のトランジスタは周辺回路に使われるトランジスタであることを特徴とする請求項１記載の半導体装置の製造方法。
  6. 埋め込み絶縁層上にＳＯＩ層を有するＳＯＩ基板上に、第１導電型のソース及びドレインと、第２導電型のチャネルを有する第1のトランジスタを形成する工程と、
    前記ＳＯＩ層上に、第１導電型のソース及びドレインと、第２導電型のチャネルを有し、ゲート電極が前記第１のトランジスタのゲート電極よりもチャネル方向に長い第２のトランジスタを形成する工程と、
    前記第１のトランジスタの前記ゲート電極及び前記第２のトランジスタの前記ゲート電極をマスクとして、前記ＳＯＩ基板の埋めこみ絶縁層の下部に第２導電型の不純物を打ち込む工程とを有することを特徴とする半導体装置の製造方法であって、
    前記不純物は、前記第１のトランジスタ及び前記第２のトランジスタのソース側及びドレイン側から、前記第１のトランジスタの前記ゲート電極と前記第２のトランジスタの前記ゲート電極の下部に到達するように打ち込むことを特徴とする半導体装置の製造方法。
  7. 前記ソース側から打ち込まれた前記不純物及び前記ドレイン側から打ち込まれた前記不純物は、前記第１のトランジスタのゲート電極の下部において重なることを特徴とする請求項６記載の半導体装置の製造方法。
  8. 前記第１のトランジスタはメモリ回路に使われるトランジスタであり、前記第２のトランジスタはロジック回路に使われるトランジスタであることを特徴とする請求項６記載の半導体装置の製造方法。
  9. 前記第１のトランジスタはデジタル回路に使われるトランジスタであり、前記第２のトランジスタはアナログ回路に使われるトランジスタであることを特徴とする請求項６記載の半導体装置の製造方法。
  10. 前記第１のトランジスタはコア回路に使われるトランジスタであり、前記第２のトランジスタは周辺回路に使われるトランジスタであることを特徴とする請求項６記載の半導体装置の製造方法。
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