JPH0230180A - 半導体メモリ−回路装置 - Google Patents
半導体メモリ−回路装置Info
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- JPH0230180A JPH0230180A JP63181003A JP18100388A JPH0230180A JP H0230180 A JPH0230180 A JP H0230180A JP 63181003 A JP63181003 A JP 63181003A JP 18100388 A JP18100388 A JP 18100388A JP H0230180 A JPH0230180 A JP H0230180A
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- JP
- Japan
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- decoder
- semiconductor memory
- resistance value
- power supply
- wiring part
- Prior art date
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- Pending
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- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000009792 diffusion process Methods 0.000 abstract description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052782 aluminium Inorganic materials 0.000 abstract description 3
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリー回路装置に係シ、特にＮＡＮＤ
構成された読み出し専用の半導体メモリー回路に関する
。
構成された読み出し専用の半導体メモリー回路に関する
。
従来、この種の読み出し専用半導体メモリー回路（以下
ＲＯＭと呼ぶ）のＸデコーダの電源配線は、アルミニウ
ム等を使用して集積回路（以下ＩＣと呼ぶ）の電蝕端子
に直接接続されていた。
ＲＯＭと呼ぶ）のＸデコーダの電源配線は、アルミニウ
ム等を使用して集積回路（以下ＩＣと呼ぶ）の電蝕端子
に直接接続されていた。
第５図に従来のナンド（ＮＡＮＩ））構成のリード・オ
ンリ・メモリ（ＲＯＭ）の部分的な回路図を示す。第５
図において、多数の横線のワード線４７と多数の縦線の
デジット線４３とを有し、ワード線４７の一本毎に配置
されたインバータ論理回路を総括してＸデコーダ４５と
なし、ワード線４７とデジット線４３との交点のうち所
定位置に、ＲＯＭセル４２がある。また入力部４８は、
デジット線４３を定電圧に保つためのトランジスタ４６
゜インバータ４１を介して、センスアンプ４０に入力さ
れる。
ンリ・メモリ（ＲＯＭ）の部分的な回路図を示す。第５
図において、多数の横線のワード線４７と多数の縦線の
デジット線４３とを有し、ワード線４７の一本毎に配置
されたインバータ論理回路を総括してＸデコーダ４５と
なし、ワード線４７とデジット線４３との交点のうち所
定位置に、ＲＯＭセル４２がある。また入力部４８は、
デジット線４３を定電圧に保つためのトランジスタ４６
゜インバータ４１を介して、センスアンプ４０に入力さ
れる。
同図のＮＡＮＤ構成ＲＯＭでは、ＮＯＲ構成８０Ｍと異
なシ、横線の非選択のワード線４７が全てＸデコーダ４
５を介して電源配線４４に接続されている。
なシ、横線の非選択のワード線４７が全てＸデコーダ４
５を介して電源配線４４に接続されている。
この点と半導体基板に構成されている点とを考慮し、Ｘ
デコーダ４５の電源配線４４から接地電位までの等価回
路は、第６図の様になる。抵抗値ＲＤを有する抵抗４９
はＸデコーダ４５のＯＮ抵抗を並列に接続したもの、容
量値ＣＧを有するコンデンサ５０はワード線−拡散層間
のゲート酸化膜容量を全て並列に接続したもの、抵抗値
Ｒｃを有する抵抗５１はＲ，０Ｍセルのオン（ＯＮ）抵
抗を全て並列に接続したものであるから、抵抗値ＲＤ、
几Ｃは著しく低く、容量値ＣＧは著しく高い。即ち、高
周波的に見ると、Ｘデコーダ電源配線４４−接地電位間
のインピーダンスは著しく低い。この為、動作中に例え
ば出力バッファーの動作によって、電源電位が変動する
と同時に接地電位が変動する事になる。
デコーダ４５の電源配線４４から接地電位までの等価回
路は、第６図の様になる。抵抗値ＲＤを有する抵抗４９
はＸデコーダ４５のＯＮ抵抗を並列に接続したもの、容
量値ＣＧを有するコンデンサ５０はワード線−拡散層間
のゲート酸化膜容量を全て並列に接続したもの、抵抗値
Ｒｃを有する抵抗５１はＲ，０Ｍセルのオン（ＯＮ）抵
抗を全て並列に接続したものであるから、抵抗値ＲＤ、
几Ｃは著しく低く、容量値ＣＧは著しく高い。即ち、高
周波的に見ると、Ｘデコーダ電源配線４４−接地電位間
のインピーダンスは著しく低い。この為、動作中に例え
ば出力バッファーの動作によって、電源電位が変動する
と同時に接地電位が変動する事になる。
一方、デジット線４３を定電位に保っているインバータ
４１の入力部４８はＲＯＭセルの拡散層容量を介して、
サブストレート（基板）と強く結合している。サブスト
レート電位は、本来接地電位であるが、サブストレート
の抵抗分の為に正確には接地電位にならない。この為、
前記機構によって接地電位が高電位側へ変動した場合、
等測的にインバータ４１の入力電位が低下した事になシ
、インバータ４１の出力は電源電位側に上昇し、定電圧
機構が破れる。その結果として、デジット線４３の電位
を上げ充電電流が流れ、センスアンプ４０はそれをセル
に流れる電流と誤判定し、誤まった出力を行なう。
４１の入力部４８はＲＯＭセルの拡散層容量を介して、
サブストレート（基板）と強く結合している。サブスト
レート電位は、本来接地電位であるが、サブストレート
の抵抗分の為に正確には接地電位にならない。この為、
前記機構によって接地電位が高電位側へ変動した場合、
等測的にインバータ４１の入力電位が低下した事になシ
、インバータ４１の出力は電源電位側に上昇し、定電圧
機構が破れる。その結果として、デジット線４３の電位
を上げ充電電流が流れ、センスアンプ４０はそれをセル
に流れる電流と誤判定し、誤まった出力を行なう。
このように従来のＮＡＮＤ構成ＲＯ，Ｍは、電源電位と
接地電位とが、ゲート酸化膜容量を介して強く結合して
いる為に、以上の様な機構によシ、誤動作が発生し、読
み出しスピードを著しく遅くする可能性があるという欠
点を有していた。
接地電位とが、ゲート酸化膜容量を介して強く結合して
いる為に、以上の様な機構によシ、誤動作が発生し、読
み出しスピードを著しく遅くする可能性があるという欠
点を有していた。
本発明の目的は、前記欠点が解決され、誤った出力が発
生せず、読み出しスピードを迅速にした半導体メモリー
回路装置を提供することにある。
生せず、読み出しスピードを迅速にした半導体メモリー
回路装置を提供することにある。
本発明の構成は、半導体基板の主面上に、Ｘデコーダと
とのＸデコーダに電源を供給する配線とメモリセルとを
備えた半導体メモリー回路装置において、前記Ｘデコー
ダと前記配線との間に所望の抵抗値を有する抵抗を介在
することができるように、前記半導体基板の主面上に多
数の導電層が形成されていることを特徴とする。
とのＸデコーダに電源を供給する配線とメモリセルとを
備えた半導体メモリー回路装置において、前記Ｘデコー
ダと前記配線との間に所望の抵抗値を有する抵抗を介在
することができるように、前記半導体基板の主面上に多
数の導電層が形成されていることを特徴とする。
次に図面を参照しながら本発明を説明する。
第１図は本発明の一実施例の半導体メモリー回路装置を
示す回路図、第２図は第１図の部分の等価回路図である
。これら図において、本実施例の半導体メモリー回路装
置は、センスアンプ１．デジット線を定電圧に保つトラ
ンジスタ２ 、ＲＯＭセル３．デジット線４．Ｘデコー
ダの電源配線５゜Ｘデコーダ６、デジッ）＃！４を定電
位に保つトランジスタ７、ワード線８．インバータの入
力部９を有し、さらにＸデコーダ６の電源配線に直列に
接続された抵抗１０とを含み構成される。
示す回路図、第２図は第１図の部分の等価回路図である
。これら図において、本実施例の半導体メモリー回路装
置は、センスアンプ１．デジット線を定電圧に保つトラ
ンジスタ２ 、ＲＯＭセル３．デジット線４．Ｘデコー
ダの電源配線５゜Ｘデコーダ６、デジッ）＃！４を定電
位に保つトランジスタ７、ワード線８．インバータの入
力部９を有し、さらにＸデコーダ６の電源配線に直列に
接続された抵抗１０とを含み構成される。
この抵抗１０は、抵抗値几８を有し、第２図にも示すよ
うに、Ｘデコーダ６のＯＮ抵抗４９（抵抗値ＲＤを有す
る）とワード線８とデジット線４との間のゲート酸化膜
の容量値ＣＧを有するコンデンサ５０とＲＯＭセル３の
ＯＮ抵抗値Ｒｃを有する抵抗５１との直列体と、電源配
線５との間に介在する形となる。
うに、Ｘデコーダ６のＯＮ抵抗４９（抵抗値ＲＤを有す
る）とワード線８とデジット線４との間のゲート酸化膜
の容量値ＣＧを有するコンデンサ５０とＲＯＭセル３の
ＯＮ抵抗値Ｒｃを有する抵抗５１との直列体と、電源配
線５との間に介在する形となる。
第３図は第４図のＸデコーダ６、［源配線１０部の抵抗
値ＲＥ金有する抵抗１０を半導体基板上の拡散層１１を
用いて実現した一例の平面図である。
値ＲＥ金有する抵抗１０を半導体基板上の拡散層１１を
用いて実現した一例の平面図である。
抵抗１０はＸデコーダ６、電源配線５に直列に接続され
ている為、余り大きくするとそこでの電圧降下が無視出
来なくなシ、Ｘデコーダ６の動作に障害を与える事にな
る。しかし、余シ小さ過ぎては前述の問題に対する効果
が期待出来ない。そこで、コンタクトホール１２の個数
を適当に増加減する事によって、抵抗値１モＥを４段階
まで容易に変更出来る構成となっている。尚、コンタク
トホール１２は、拡散層１１とアルミニウムからなるＸ
デコーダ６への配線１５、及び拡散層１１と電源端子へ
の配線１４とを各々電気的に接続する際に心安である。
ている為、余り大きくするとそこでの電圧降下が無視出
来なくなシ、Ｘデコーダ６の動作に障害を与える事にな
る。しかし、余シ小さ過ぎては前述の問題に対する効果
が期待出来ない。そこで、コンタクトホール１２の個数
を適当に増加減する事によって、抵抗値１モＥを４段階
まで容易に変更出来る構成となっている。尚、コンタク
トホール１２は、拡散層１１とアルミニウムからなるＸ
デコーダ６への配線１５、及び拡散層１１と電源端子へ
の配線１４とを各々電気的に接続する際に心安である。
本実施例のＮＡＮＤ構成ＲＯＭは、Ｘデコーダ６の電源
配線５に直列に接続された複数本の抵抗となる拡散層１
１とそれ等を実際に接続するか否かを決定するコンタク
トホール１２とを有している。これ等の抵抗をＸデコー
ダ６の電源配線５に直列に接続する事によって、電源電
位と接地電位との間のインピーダンスを上げ、前記問題
点を解消している。また、前述の様に抵抗値几Ｄ ＋
ＣＧ ＋ ＲＣのインピーダンスは極めて低いが、適当
な抵抗値ＲＥ金有する抵抗１０を挿入する事により、電
源電位５と接地電位との間のインピーダンスを必要なだ
け上げる事が出来る。
配線５に直列に接続された複数本の抵抗となる拡散層１
１とそれ等を実際に接続するか否かを決定するコンタク
トホール１２とを有している。これ等の抵抗をＸデコー
ダ６の電源配線５に直列に接続する事によって、電源電
位と接地電位との間のインピーダンスを上げ、前記問題
点を解消している。また、前述の様に抵抗値几Ｄ ＋
ＣＧ ＋ ＲＣのインピーダンスは極めて低いが、適当
な抵抗値ＲＥ金有する抵抗１０を挿入する事により、電
源電位５と接地電位との間のインピーダンスを必要なだ
け上げる事が出来る。
第４図は第１図のＸデコーダ６の電源配線５部の抵抗Ｒ
Ｅを有する抵抗１０をポリシリコン１６によって実現し
たもう一つの例の平面図である。本実施例においても、
コンタクトホール１７の個数を適当に増加減する事によ
って、抵抗値ＢＥを４段階まで容易に変更出来る構成と
なっている。
Ｅを有する抵抗１０をポリシリコン１６によって実現し
たもう一つの例の平面図である。本実施例においても、
コンタクトホール１７の個数を適当に増加減する事によ
って、抵抗値ＢＥを４段階まで容易に変更出来る構成と
なっている。
以上説明した様に、本発明は、特にＮＡＮＤ構成几ＯＭ
のＸデコーダの電源配線に直列に複数本の抵抗と、それ
等を実際に接続するか否かを決定するコンタクトホール
とを設けた場合、誤動作し難たく、特に安定なＮＡＮＤ
構成Ｒ，ＯＭを実現出来る効果がある。
のＸデコーダの電源配線に直列に複数本の抵抗と、それ
等を実際に接続するか否かを決定するコンタクトホール
とを設けた場合、誤動作し難たく、特に安定なＮＡＮＤ
構成Ｒ，ＯＭを実現出来る効果がある。
第１図は本発明の実施例の半導体メモリー回路の回路図
、第２図は第１図の等価回路、第３図は第１図の抵抗を
拡散層抵抗を用いて実現した一例を示す平面図、第４図
は第１図の抵抗をポリシリコンを用いて実現したもう一
例を示す平面図、第５図は従来のＮＡＮＤ構成ＲＯＭの
部分的な回路図、第６図は第５図の回路部分の等価回路
である。
、第２図は第１図の等価回路、第３図は第１図の抵抗を
拡散層抵抗を用いて実現した一例を示す平面図、第４図
は第１図の抵抗をポリシリコンを用いて実現したもう一
例を示す平面図、第５図は従来のＮＡＮＤ構成ＲＯＭの
部分的な回路図、第６図は第５図の回路部分の等価回路
である。
Claims (1)
- 半導体基板の主面上に、ＸデコーダとこのＸデコーダに
電源を供給する配線とメモリセルとを備えた半導体メモ
リー回路装置において、前記Ｘデコーダと前記配線との
間に所望の抵抗値を有する抵抗を介在することができる
ように、前記半導体基板の主面上に多数の導電層が形成
されていることを特徴とする半導体メモリー回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63181003A JPH0230180A (ja) | 1988-07-19 | 1988-07-19 | 半導体メモリ−回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63181003A JPH0230180A (ja) | 1988-07-19 | 1988-07-19 | 半導体メモリ−回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0230180A true JPH0230180A (ja) | 1990-01-31 |
Family
ID=16093036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63181003A Pending JPH0230180A (ja) | 1988-07-19 | 1988-07-19 | 半導体メモリ−回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0230180A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5523625A (en) * | 1993-10-22 | 1996-06-04 | Nec Corporation | Semiconductor integrated circuit device having partially constricted lower wiring for preventing upper wirings from short-circuit |
-
1988
- 1988-07-19 JP JP63181003A patent/JPH0230180A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5523625A (en) * | 1993-10-22 | 1996-06-04 | Nec Corporation | Semiconductor integrated circuit device having partially constricted lower wiring for preventing upper wirings from short-circuit |
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