JPH0230180A - 半導体メモリ−回路装置 - Google Patents
半導体メモリ−回路装置Info
- Publication number
- JPH0230180A JPH0230180A JP63181003A JP18100388A JPH0230180A JP H0230180 A JPH0230180 A JP H0230180A JP 63181003 A JP63181003 A JP 63181003A JP 18100388 A JP18100388 A JP 18100388A JP H0230180 A JPH0230180 A JP H0230180A
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- JP
- Japan
- Prior art keywords
- decoder
- semiconductor memory
- resistance value
- power supply
- wiring part
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000009792 diffusion process Methods 0.000 abstract description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052782 aluminium Inorganic materials 0.000 abstract description 3
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- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
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- 239000003990 capacitor Substances 0.000 description 2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリー回路装置に係シ、特にNAND
構成された読み出し専用の半導体メモリー回路に関する
。
構成された読み出し専用の半導体メモリー回路に関する
。
従来、この種の読み出し専用半導体メモリー回路(以下
ROMと呼ぶ)のXデコーダの電源配線は、アルミニウ
ム等を使用して集積回路(以下ICと呼ぶ)の電蝕端子
に直接接続されていた。
ROMと呼ぶ)のXデコーダの電源配線は、アルミニウ
ム等を使用して集積回路(以下ICと呼ぶ)の電蝕端子
に直接接続されていた。
第5図に従来のナンド(NANI))構成のリード・オ
ンリ・メモリ(ROM)の部分的な回路図を示す。第5
図において、多数の横線のワード線47と多数の縦線の
デジット線43とを有し、ワード線47の一本毎に配置
されたインバータ論理回路を総括してXデコーダ45と
なし、ワード線47とデジット線43との交点のうち所
定位置に、ROMセル42がある。また入力部48は、
デジット線43を定電圧に保つためのトランジスタ46
゜インバータ41を介して、センスアンプ40に入力さ
れる。
ンリ・メモリ(ROM)の部分的な回路図を示す。第5
図において、多数の横線のワード線47と多数の縦線の
デジット線43とを有し、ワード線47の一本毎に配置
されたインバータ論理回路を総括してXデコーダ45と
なし、ワード線47とデジット線43との交点のうち所
定位置に、ROMセル42がある。また入力部48は、
デジット線43を定電圧に保つためのトランジスタ46
゜インバータ41を介して、センスアンプ40に入力さ
れる。
同図のNAND構成ROMでは、NOR構成80Mと異
なシ、横線の非選択のワード線47が全てXデコーダ4
5を介して電源配線44に接続されている。
なシ、横線の非選択のワード線47が全てXデコーダ4
5を介して電源配線44に接続されている。
この点と半導体基板に構成されている点とを考慮し、X
デコーダ45の電源配線44から接地電位までの等価回
路は、第6図の様になる。抵抗値RDを有する抵抗49
はXデコーダ45のON抵抗を並列に接続したもの、容
量値CGを有するコンデンサ50はワード線−拡散層間
のゲート酸化膜容量を全て並列に接続したもの、抵抗値
Rcを有する抵抗51はR,0Mセルのオン(ON)抵
抗を全て並列に接続したものであるから、抵抗値RD、
几Cは著しく低く、容量値CGは著しく高い。即ち、高
周波的に見ると、Xデコーダ電源配線44−接地電位間
のインピーダンスは著しく低い。この為、動作中に例え
ば出力バッファーの動作によって、電源電位が変動する
と同時に接地電位が変動する事になる。
デコーダ45の電源配線44から接地電位までの等価回
路は、第6図の様になる。抵抗値RDを有する抵抗49
はXデコーダ45のON抵抗を並列に接続したもの、容
量値CGを有するコンデンサ50はワード線−拡散層間
のゲート酸化膜容量を全て並列に接続したもの、抵抗値
Rcを有する抵抗51はR,0Mセルのオン(ON)抵
抗を全て並列に接続したものであるから、抵抗値RD、
几Cは著しく低く、容量値CGは著しく高い。即ち、高
周波的に見ると、Xデコーダ電源配線44−接地電位間
のインピーダンスは著しく低い。この為、動作中に例え
ば出力バッファーの動作によって、電源電位が変動する
と同時に接地電位が変動する事になる。
一方、デジット線43を定電位に保っているインバータ
41の入力部48はROMセルの拡散層容量を介して、
サブストレート(基板)と強く結合している。サブスト
レート電位は、本来接地電位であるが、サブストレート
の抵抗分の為に正確には接地電位にならない。この為、
前記機構によって接地電位が高電位側へ変動した場合、
等測的にインバータ41の入力電位が低下した事になシ
、インバータ41の出力は電源電位側に上昇し、定電圧
機構が破れる。その結果として、デジット線43の電位
を上げ充電電流が流れ、センスアンプ40はそれをセル
に流れる電流と誤判定し、誤まった出力を行なう。
41の入力部48はROMセルの拡散層容量を介して、
サブストレート(基板)と強く結合している。サブスト
レート電位は、本来接地電位であるが、サブストレート
の抵抗分の為に正確には接地電位にならない。この為、
前記機構によって接地電位が高電位側へ変動した場合、
等測的にインバータ41の入力電位が低下した事になシ
、インバータ41の出力は電源電位側に上昇し、定電圧
機構が破れる。その結果として、デジット線43の電位
を上げ充電電流が流れ、センスアンプ40はそれをセル
に流れる電流と誤判定し、誤まった出力を行なう。
このように従来のNAND構成RO,Mは、電源電位と
接地電位とが、ゲート酸化膜容量を介して強く結合して
いる為に、以上の様な機構によシ、誤動作が発生し、読
み出しスピードを著しく遅くする可能性があるという欠
点を有していた。
接地電位とが、ゲート酸化膜容量を介して強く結合して
いる為に、以上の様な機構によシ、誤動作が発生し、読
み出しスピードを著しく遅くする可能性があるという欠
点を有していた。
本発明の目的は、前記欠点が解決され、誤った出力が発
生せず、読み出しスピードを迅速にした半導体メモリー
回路装置を提供することにある。
生せず、読み出しスピードを迅速にした半導体メモリー
回路装置を提供することにある。
本発明の構成は、半導体基板の主面上に、Xデコーダと
とのXデコーダに電源を供給する配線とメモリセルとを
備えた半導体メモリー回路装置において、前記Xデコー
ダと前記配線との間に所望の抵抗値を有する抵抗を介在
することができるように、前記半導体基板の主面上に多
数の導電層が形成されていることを特徴とする。
とのXデコーダに電源を供給する配線とメモリセルとを
備えた半導体メモリー回路装置において、前記Xデコー
ダと前記配線との間に所望の抵抗値を有する抵抗を介在
することができるように、前記半導体基板の主面上に多
数の導電層が形成されていることを特徴とする。
次に図面を参照しながら本発明を説明する。
第1図は本発明の一実施例の半導体メモリー回路装置を
示す回路図、第2図は第1図の部分の等価回路図である
。これら図において、本実施例の半導体メモリー回路装
置は、センスアンプ1.デジット線を定電圧に保つトラ
ンジスタ2 、ROMセル3.デジット線4.Xデコー
ダの電源配線5゜Xデコーダ6、デジッ)#!4を定電
位に保つトランジスタ7、ワード線8.インバータの入
力部9を有し、さらにXデコーダ6の電源配線に直列に
接続された抵抗10とを含み構成される。
示す回路図、第2図は第1図の部分の等価回路図である
。これら図において、本実施例の半導体メモリー回路装
置は、センスアンプ1.デジット線を定電圧に保つトラ
ンジスタ2 、ROMセル3.デジット線4.Xデコー
ダの電源配線5゜Xデコーダ6、デジッ)#!4を定電
位に保つトランジスタ7、ワード線8.インバータの入
力部9を有し、さらにXデコーダ6の電源配線に直列に
接続された抵抗10とを含み構成される。
この抵抗10は、抵抗値几8を有し、第2図にも示すよ
うに、Xデコーダ6のON抵抗49(抵抗値RDを有す
る)とワード線8とデジット線4との間のゲート酸化膜
の容量値CGを有するコンデンサ50とROMセル3の
ON抵抗値Rcを有する抵抗51との直列体と、電源配
線5との間に介在する形となる。
うに、Xデコーダ6のON抵抗49(抵抗値RDを有す
る)とワード線8とデジット線4との間のゲート酸化膜
の容量値CGを有するコンデンサ50とROMセル3の
ON抵抗値Rcを有する抵抗51との直列体と、電源配
線5との間に介在する形となる。
第3図は第4図のXデコーダ6、[源配線10部の抵抗
値RE金有する抵抗10を半導体基板上の拡散層11を
用いて実現した一例の平面図である。
値RE金有する抵抗10を半導体基板上の拡散層11を
用いて実現した一例の平面図である。
抵抗10はXデコーダ6、電源配線5に直列に接続され
ている為、余り大きくするとそこでの電圧降下が無視出
来なくなシ、Xデコーダ6の動作に障害を与える事にな
る。しかし、余シ小さ過ぎては前述の問題に対する効果
が期待出来ない。そこで、コンタクトホール12の個数
を適当に増加減する事によって、抵抗値1モEを4段階
まで容易に変更出来る構成となっている。尚、コンタク
トホール12は、拡散層11とアルミニウムからなるX
デコーダ6への配線15、及び拡散層11と電源端子へ
の配線14とを各々電気的に接続する際に心安である。
ている為、余り大きくするとそこでの電圧降下が無視出
来なくなシ、Xデコーダ6の動作に障害を与える事にな
る。しかし、余シ小さ過ぎては前述の問題に対する効果
が期待出来ない。そこで、コンタクトホール12の個数
を適当に増加減する事によって、抵抗値1モEを4段階
まで容易に変更出来る構成となっている。尚、コンタク
トホール12は、拡散層11とアルミニウムからなるX
デコーダ6への配線15、及び拡散層11と電源端子へ
の配線14とを各々電気的に接続する際に心安である。
本実施例のNAND構成ROMは、Xデコーダ6の電源
配線5に直列に接続された複数本の抵抗となる拡散層1
1とそれ等を実際に接続するか否かを決定するコンタク
トホール12とを有している。これ等の抵抗をXデコー
ダ6の電源配線5に直列に接続する事によって、電源電
位と接地電位との間のインピーダンスを上げ、前記問題
点を解消している。また、前述の様に抵抗値几D +
CG + RCのインピーダンスは極めて低いが、適当
な抵抗値RE金有する抵抗10を挿入する事により、電
源電位5と接地電位との間のインピーダンスを必要なだ
け上げる事が出来る。
配線5に直列に接続された複数本の抵抗となる拡散層1
1とそれ等を実際に接続するか否かを決定するコンタク
トホール12とを有している。これ等の抵抗をXデコー
ダ6の電源配線5に直列に接続する事によって、電源電
位と接地電位との間のインピーダンスを上げ、前記問題
点を解消している。また、前述の様に抵抗値几D +
CG + RCのインピーダンスは極めて低いが、適当
な抵抗値RE金有する抵抗10を挿入する事により、電
源電位5と接地電位との間のインピーダンスを必要なだ
け上げる事が出来る。
第4図は第1図のXデコーダ6の電源配線5部の抵抗R
Eを有する抵抗10をポリシリコン16によって実現し
たもう一つの例の平面図である。本実施例においても、
コンタクトホール17の個数を適当に増加減する事によ
って、抵抗値BEを4段階まで容易に変更出来る構成と
なっている。
Eを有する抵抗10をポリシリコン16によって実現し
たもう一つの例の平面図である。本実施例においても、
コンタクトホール17の個数を適当に増加減する事によ
って、抵抗値BEを4段階まで容易に変更出来る構成と
なっている。
以上説明した様に、本発明は、特にNAND構成几OM
のXデコーダの電源配線に直列に複数本の抵抗と、それ
等を実際に接続するか否かを決定するコンタクトホール
とを設けた場合、誤動作し難たく、特に安定なNAND
構成R,OMを実現出来る効果がある。
のXデコーダの電源配線に直列に複数本の抵抗と、それ
等を実際に接続するか否かを決定するコンタクトホール
とを設けた場合、誤動作し難たく、特に安定なNAND
構成R,OMを実現出来る効果がある。
第1図は本発明の実施例の半導体メモリー回路の回路図
、第2図は第1図の等価回路、第3図は第1図の抵抗を
拡散層抵抗を用いて実現した一例を示す平面図、第4図
は第1図の抵抗をポリシリコンを用いて実現したもう一
例を示す平面図、第5図は従来のNAND構成ROMの
部分的な回路図、第6図は第5図の回路部分の等価回路
である。
、第2図は第1図の等価回路、第3図は第1図の抵抗を
拡散層抵抗を用いて実現した一例を示す平面図、第4図
は第1図の抵抗をポリシリコンを用いて実現したもう一
例を示す平面図、第5図は従来のNAND構成ROMの
部分的な回路図、第6図は第5図の回路部分の等価回路
である。
Claims (1)
- 半導体基板の主面上に、XデコーダとこのXデコーダに
電源を供給する配線とメモリセルとを備えた半導体メモ
リー回路装置において、前記Xデコーダと前記配線との
間に所望の抵抗値を有する抵抗を介在することができる
ように、前記半導体基板の主面上に多数の導電層が形成
されていることを特徴とする半導体メモリー回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63181003A JPH0230180A (ja) | 1988-07-19 | 1988-07-19 | 半導体メモリ−回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63181003A JPH0230180A (ja) | 1988-07-19 | 1988-07-19 | 半導体メモリ−回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0230180A true JPH0230180A (ja) | 1990-01-31 |
Family
ID=16093036
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63181003A Pending JPH0230180A (ja) | 1988-07-19 | 1988-07-19 | 半導体メモリ−回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0230180A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5523625A (en) * | 1993-10-22 | 1996-06-04 | Nec Corporation | Semiconductor integrated circuit device having partially constricted lower wiring for preventing upper wirings from short-circuit |
-
1988
- 1988-07-19 JP JP63181003A patent/JPH0230180A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5523625A (en) * | 1993-10-22 | 1996-06-04 | Nec Corporation | Semiconductor integrated circuit device having partially constricted lower wiring for preventing upper wirings from short-circuit |
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