JP3082301B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3082301B2 JP3082301B2 JP03140537A JP14053791A JP3082301B2 JP 3082301 B2 JP3082301 B2 JP 3082301B2 JP 03140537 A JP03140537 A JP 03140537A JP 14053791 A JP14053791 A JP 14053791A JP 3082301 B2 JP3082301 B2 JP 3082301B2
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Description
特にディジット線と接地配線とが平行して走る構成の半
導体記憶装置に関する。
として図3(A),(B)に示すように、行方向列方向
にマトリクス状に配列された複数のメモリセル1と、こ
れらメモリセル1の列方向の各メモリセルとそれぞれ接
続し選択されたメモリセル1へのデータの伝達及び選択
されたメモリセル1からのデータの伝達を行う複数の対
をなすディジット線DL1,DL2と、これら各ディジ
ット線DL1,DL2に電源電位Vccを供給するディ
ジット線電位供給回路2と、ディジット線DL1,DL
2と平行に走り各メモリセル1に接地電位を供給する複
数の接地配線GLと、所定のディジット線DL1,DL
2と平行に走り各メモリセル1に電源電位Vccを供給
する電源配線PLとを有する構成となっていた。
に、駆動用のトランジスタQ1,Q2と高抵抗の負荷抵
抗R1,R2とから成るフリップフロップ回路と、この
フリップフロップ回路の2つの入出力端とディジット線
DL1,DL2との間にそれぞれ対応して接続しワード
線WLが高レベルのときオンとなるデータ転送用のトラ
ンジスタQ3,Q4とを備えたスタティック型となって
いる。なお図3(A)にはワード線WLは省略されてい
る。
に対し1本、電源配線PLはメモリセル32〜64個に
対し1本の割合で設けられている。
記憶装置は、ディジット線DL1,DL2の所定のもの
と接地配線GLとが近接して平行に走り、ディジット線
DL1,DL2は電源電位Vccにチャージアップされ
ているので、微細化が進みディジット線DL1,DL2
と接地配線GLとの間隔が狭くなると、これらの間の寄
生容量や、樹脂封止型の場合には樹脂を通して浸入する
不純物を含んだ水分等によりディジット線DL1,DL
2のレベルに対し接地配線GLの接地電位が悪影響を与
え、メモリセル1のデータの書込み,読出しにビット性
の不良が発生しやすいという問題点があった。
の不良が発生するのを防止することができる半導体記憶
装置を提供することにある。
は、行方向列方向にマトリクス状に配列された複数のメ
モリセルと、これらメモリセルの列方向の各メモリセル
とそれぞれ接続し選択された前記メモリセルへのデータ
の伝達及び選択された前記メモリセルからのデータの伝
達を行う複数のディジット線と、これら各ディジット線
に電源電位を供給するディジット線電位供給回路と、前
記ディジット線と平行に走り前記各メモリセルに接地電
位を供給する複数の接地配線と、互いに隣接する前記デ
ィジット線と前記接地配線との間に設けられた複数の電
源配線とを有し、前記複数の電源配線は、前記各メモリ
セルに前記電源電位を供給する第1の電源配線と、前記
メモリセルの形成層とは異なる層に形成された回路へ電
源電位を供給する第2の電源配線とを含んでいる。ま
た、本発明の別の半導体記憶装置は、接地配線と、前記
接地配線の一方の側に隣接して敷設された第1の電源配
線と、前記接地配線の他方の側に隣接して敷設された第
2の電源配線と、前記第1の電源配線の前記接地配線側
とは反対側に隣接して敷設された第1のディジット線対
と、前記第2の電源配線の前記接地配線側とは反対側に
隣接して敷設された第2のディジット線対とを備えてい
る。
説明する。
である。
た従来の半導体記憶装置と相違する点は、互いに隣接す
るディジット線DL1,DL2と接地配線GLとの間
に、各メモリセル1に電源電位Vccを供給する電源配
線PLを設けた点にある。
ット線DL1,DL2と近接し平行に走る配線は、共に
電源電位Vccの電源配線PLであるので、寄生容量や
水分等によるディジット線DL1,DL2のレベルに対
する悪影響がなくなり、メモリセルのデータの書込み,
読出しの不良をなくすことができる。
である。
の(PLa)はメモリセル1に対し電源電位Vccの供
給は行ないで、メモリセル1が形成されている層の下側
の層に形成されている回路へ電源電位Vccを供給する
ようにしたものである。
ccの供給をこの電源配線PLaで行うことができるの
で、従来の半導体チップの周辺を通して下層の回路への
電源電位Vccの供給を行っていた電源配線をなくすこ
とができるという利点がある。
ト線と接地配線との間に電源配線を設けた構成とするこ
とにより、ディジット線に対する接地配線の接地電位レ
ベルによる悪影響がなくなり、データの書込み,読出し
の不良発生を防止することができる効果がある。
この例のメモリセルの具体例を示す回路図である。
Claims (2)
- 【請求項1】 行方向列方向にマトリクス状に配列され
た複数のメモリセルと、これらメモリセルの列方向の各
メモリセルとそれぞれ接続し選択された前記メモリセル
へのデータの伝達及び選択された前記メモリセルからの
データの伝達を行う複数のディジット線と、これら各デ
ィジット線に電源電位を供給するディジット線電位供給
回路と、前記ディジット線と平行に走り前記各メモリセ
ルに接地電位を供給する複数の接地配線と、互いに隣接
する前記ディジット線と前記接地配線との間に設けられ
た複数の電源配線とを有し、前記複数の電源配線は、前
記各メモリセルに前記電源電位を供給する第1の電源配
線と、前記メモリセルの形成層とは異なる層に形成され
た回路へ電源電位を供給する第2の電源配線とを含むこ
とを特徴とする半導体記憶装置。 - 【請求項2】 接地配線と、前記接地配線の一方の側に
隣接して敷設された第1の電源配線と、前記接地配線の
他方の側に隣接して敷設された第2の電源配線と、前記
第1の電源配線の前記接地配線側とは反対側に隣接して
敷設された第1のディジット線対と、前記第2の電源配
線の前記接地配線側とは反対側に隣接して敷設された第
2のディジット線対とを備える半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03140537A JP3082301B2 (ja) | 1991-06-13 | 1991-06-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03140537A JP3082301B2 (ja) | 1991-06-13 | 1991-06-13 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04366494A JPH04366494A (ja) | 1992-12-18 |
JP3082301B2 true JP3082301B2 (ja) | 2000-08-28 |
Family
ID=15270981
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03140537A Expired - Lifetime JP3082301B2 (ja) | 1991-06-13 | 1991-06-13 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3082301B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11185476A (ja) | 1997-12-18 | 1999-07-09 | Toshiba Corp | 半導体記憶装置 |
-
1991
- 1991-06-13 JP JP03140537A patent/JP3082301B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH04366494A (ja) | 1992-12-18 |
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Legal Events
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