JP3082301B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3082301B2 JP3082301B2 JP03140537A JP14053791A JP3082301B2 JP 3082301 B2 JP3082301 B2 JP 3082301B2 JP 03140537 A JP03140537 A JP 03140537A JP 14053791 A JP14053791 A JP 14053791A JP 3082301 B2 JP3082301 B2 JP 3082301B2
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- Japan
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- power supply
- ground
- wiring
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にディジット線と接地配線とが平行して走る構成の半
導体記憶装置に関する。
特にディジット線と接地配線とが平行して走る構成の半
導体記憶装置に関する。
【０００２】
【従来の技術】従来、この種の半導体記憶装置は、一例
として図３（Ａ），（Ｂ）に示すように、行方向列方向
にマトリクス状に配列された複数のメモリセル１と、こ
れらメモリセル１の列方向の各メモリセルとそれぞれ接
続し選択されたメモリセル１へのデータの伝達及び選択
されたメモリセル１からのデータの伝達を行う複数の対
をなすディジット線ＤＬ１，ＤＬ２と、これら各ディジ
ット線ＤＬ１，ＤＬ２に電源電位Ｖｃｃを供給するディ
ジット線電位供給回路２と、ディジット線ＤＬ１，ＤＬ
２と平行に走り各メモリセル１に接地電位を供給する複
数の接地配線ＧＬと、所定のディジット線ＤＬ１，ＤＬ
２と平行に走り各メモリセル１に電源電位Ｖｃｃを供給
する電源配線ＰＬとを有する構成となっていた。
として図３（Ａ），（Ｂ）に示すように、行方向列方向
にマトリクス状に配列された複数のメモリセル１と、こ
れらメモリセル１の列方向の各メモリセルとそれぞれ接
続し選択されたメモリセル１へのデータの伝達及び選択
されたメモリセル１からのデータの伝達を行う複数の対
をなすディジット線ＤＬ１，ＤＬ２と、これら各ディジ
ット線ＤＬ１，ＤＬ２に電源電位Ｖｃｃを供給するディ
ジット線電位供給回路２と、ディジット線ＤＬ１，ＤＬ
２と平行に走り各メモリセル１に接地電位を供給する複
数の接地配線ＧＬと、所定のディジット線ＤＬ１，ＤＬ
２と平行に走り各メモリセル１に電源電位Ｖｃｃを供給
する電源配線ＰＬとを有する構成となっていた。
【０００３】メモリセル１は、図３（Ｂ）に示すよう
に、駆動用のトランジスタＱ１，Ｑ２と高抵抗の負荷抵
抗Ｒ１，Ｒ２とから成るフリップフロップ回路と、この
フリップフロップ回路の２つの入出力端とディジット線
ＤＬ１，ＤＬ２との間にそれぞれ対応して接続しワード
線ＷＬが高レベルのときオンとなるデータ転送用のトラ
ンジスタＱ３，Ｑ４とを備えたスタティック型となって
いる。なお図３（Ａ）にはワード線ＷＬは省略されてい
る。
に、駆動用のトランジスタＱ１，Ｑ２と高抵抗の負荷抵
抗Ｒ１，Ｒ２とから成るフリップフロップ回路と、この
フリップフロップ回路の２つの入出力端とディジット線
ＤＬ１，ＤＬ２との間にそれぞれ対応して接続しワード
線ＷＬが高レベルのときオンとなるデータ転送用のトラ
ンジスタＱ３，Ｑ４とを備えたスタティック型となって
いる。なお図３（Ａ）にはワード線ＷＬは省略されてい
る。
【０００４】また接地配線ＧＬは、メモリセル２〜８個
に対し１本、電源配線ＰＬはメモリセル３２〜６４個に
対し１本の割合で設けられている。
に対し１本、電源配線ＰＬはメモリセル３２〜６４個に
対し１本の割合で設けられている。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、ディジット線ＤＬ１，ＤＬ２の所定のもの
と接地配線ＧＬとが近接して平行に走り、ディジット線
ＤＬ１，ＤＬ２は電源電位Ｖｃｃにチャージアップされ
ているので、微細化が進みディジット線ＤＬ１，ＤＬ２
と接地配線ＧＬとの間隔が狭くなると、これらの間の寄
生容量や、樹脂封止型の場合には樹脂を通して浸入する
不純物を含んだ水分等によりディジット線ＤＬ１，ＤＬ
２のレベルに対し接地配線ＧＬの接地電位が悪影響を与
え、メモリセル１のデータの書込み，読出しにビット性
の不良が発生しやすいという問題点があった。
記憶装置は、ディジット線ＤＬ１，ＤＬ２の所定のもの
と接地配線ＧＬとが近接して平行に走り、ディジット線
ＤＬ１，ＤＬ２は電源電位Ｖｃｃにチャージアップされ
ているので、微細化が進みディジット線ＤＬ１，ＤＬ２
と接地配線ＧＬとの間隔が狭くなると、これらの間の寄
生容量や、樹脂封止型の場合には樹脂を通して浸入する
不純物を含んだ水分等によりディジット線ＤＬ１，ＤＬ
２のレベルに対し接地配線ＧＬの接地電位が悪影響を与
え、メモリセル１のデータの書込み，読出しにビット性
の不良が発生しやすいという問題点があった。
【０００６】本発明の目的は、データの書込み、読出し
の不良が発生するのを防止することができる半導体記憶
装置を提供することにある。
の不良が発生するのを防止することができる半導体記憶
装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体記憶装置
は、行方向列方向にマトリクス状に配列された複数のメ
モリセルと、これらメモリセルの列方向の各メモリセル
とそれぞれ接続し選択された前記メモリセルへのデータ
の伝達及び選択された前記メモリセルからのデータの伝
達を行う複数のディジット線と、これら各ディジット線
に電源電位を供給するディジット線電位供給回路と、前
記ディジット線と平行に走り前記各メモリセルに接地電
位を供給する複数の接地配線と、互いに隣接する前記デ
ィジット線と前記接地配線との間に設けられた複数の電
源配線とを有し、前記複数の電源配線は、前記各メモリ
セルに前記電源電位を供給する第１の電源配線と、前記
メモリセルの形成層とは異なる層に形成された回路へ電
源電位を供給する第２の電源配線とを含んでいる。ま
た、本発明の別の半導体記憶装置は、接地配線と、前記
接地配線の一方の側に隣接して敷設された第１の電源配
線と、前記接地配線の他方の側に隣接して敷設された第
２の電源配線と、前記第１の電源配線の前記接地配線側
とは反対側に隣接して敷設された第１のディジット線対
と、前記第２の電源配線の前記接地配線側とは反対側に
隣接して敷設された第２のディジット線対とを備えてい
る。
は、行方向列方向にマトリクス状に配列された複数のメ
モリセルと、これらメモリセルの列方向の各メモリセル
とそれぞれ接続し選択された前記メモリセルへのデータ
の伝達及び選択された前記メモリセルからのデータの伝
達を行う複数のディジット線と、これら各ディジット線
に電源電位を供給するディジット線電位供給回路と、前
記ディジット線と平行に走り前記各メモリセルに接地電
位を供給する複数の接地配線と、互いに隣接する前記デ
ィジット線と前記接地配線との間に設けられた複数の電
源配線とを有し、前記複数の電源配線は、前記各メモリ
セルに前記電源電位を供給する第１の電源配線と、前記
メモリセルの形成層とは異なる層に形成された回路へ電
源電位を供給する第２の電源配線とを含んでいる。ま
た、本発明の別の半導体記憶装置は、接地配線と、前記
接地配線の一方の側に隣接して敷設された第１の電源配
線と、前記接地配線の他方の側に隣接して敷設された第
２の電源配線と、前記第１の電源配線の前記接地配線側
とは反対側に隣接して敷設された第１のディジット線対
と、前記第２の電源配線の前記接地配線側とは反対側に
隣接して敷設された第２のディジット線対とを備えてい
る。
【０００８】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００９】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１０】この実施例が図３（Ａ），（Ｂ）に示され
た従来の半導体記憶装置と相違する点は、互いに隣接す
るディジット線ＤＬ１，ＤＬ２と接地配線ＧＬとの間
に、各メモリセル１に電源電位Ｖｃｃを供給する電源配
線ＰＬを設けた点にある。
た従来の半導体記憶装置と相違する点は、互いに隣接す
るディジット線ＤＬ１，ＤＬ２と接地配線ＧＬとの間
に、各メモリセル１に電源電位Ｖｃｃを供給する電源配
線ＰＬを設けた点にある。
【００１１】このような構成とすることにより、ディジ
ット線ＤＬ１，ＤＬ２と近接し平行に走る配線は、共に
電源電位Ｖｃｃの電源配線ＰＬであるので、寄生容量や
水分等によるディジット線ＤＬ１，ＤＬ２のレベルに対
する悪影響がなくなり、メモリセルのデータの書込み，
読出しの不良をなくすことができる。
ット線ＤＬ１，ＤＬ２と近接し平行に走る配線は、共に
電源電位Ｖｃｃの電源配線ＰＬであるので、寄生容量や
水分等によるディジット線ＤＬ１，ＤＬ２のレベルに対
する悪影響がなくなり、メモリセルのデータの書込み，
読出しの不良をなくすことができる。
【００１２】図２は本発明の第２の実施例を示す回路図
である。
である。
【００１３】この実施例は、電源配線のうちの所定のも
の（ＰＬａ）はメモリセル１に対し電源電位Ｖｃｃの供
給は行ないで、メモリセル１が形成されている層の下側
の層に形成されている回路へ電源電位Ｖｃｃを供給する
ようにしたものである。
の（ＰＬａ）はメモリセル１に対し電源電位Ｖｃｃの供
給は行ないで、メモリセル１が形成されている層の下側
の層に形成されている回路へ電源電位Ｖｃｃを供給する
ようにしたものである。
【００１４】この実施例は、下層の回路への電源電位Ｖ
ｃｃの供給をこの電源配線ＰＬａで行うことができるの
で、従来の半導体チップの周辺を通して下層の回路への
電源電位Ｖｃｃの供給を行っていた電源配線をなくすこ
とができるという利点がある。
ｃｃの供給をこの電源配線ＰＬａで行うことができるの
で、従来の半導体チップの周辺を通して下層の回路への
電源電位Ｖｃｃの供給を行っていた電源配線をなくすこ
とができるという利点がある。
【００１５】
【発明の効果】以上説明したように本発明は、ディジッ
ト線と接地配線との間に電源配線を設けた構成とするこ
とにより、ディジット線に対する接地配線の接地電位レ
ベルによる悪影響がなくなり、データの書込み，読出し
の不良発生を防止することができる効果がある。
ト線と接地配線との間に電源配線を設けた構成とするこ
とにより、ディジット線に対する接地配線の接地電位レ
ベルによる悪影響がなくなり、データの書込み，読出し
の不良発生を防止することができる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】従来の半導体記憶装置の一例を示す回路図及び
この例のメモリセルの具体例を示す回路図である。
この例のメモリセルの具体例を示す回路図である。
１ メモリセル ２ ディジット線電位供給回路 ＤＬ１，ＤＬ２ ディジット線 ＧＬ 接地配線 ＰＬ，ＰＬａ 電源配線
Claims (2)
- 【請求項１】 行方向列方向にマトリクス状に配列され
た複数のメモリセルと、これらメモリセルの列方向の各
メモリセルとそれぞれ接続し選択された前記メモリセル
へのデータの伝達及び選択された前記メモリセルからの
データの伝達を行う複数のディジット線と、これら各デ
ィジット線に電源電位を供給するディジット線電位供給
回路と、前記ディジット線と平行に走り前記各メモリセ
ルに接地電位を供給する複数の接地配線と、互いに隣接
する前記ディジット線と前記接地配線との間に設けられ
た複数の電源配線とを有し、前記複数の電源配線は、前
記各メモリセルに前記電源電位を供給する第１の電源配
線と、前記メモリセルの形成層とは異なる層に形成され
た回路へ電源電位を供給する第２の電源配線とを含むこ
とを特徴とする半導体記憶装置。 - 【請求項２】 接地配線と、前記接地配線の一方の側に
隣接して敷設された第１の電源配線と、前記接地配線の
他方の側に隣接して敷設された第２の電源配線と、前記
第１の電源配線の前記接地配線側とは反対側に隣接して
敷設された第１のディジット線対と、前記第２の電源配
線の前記接地配線側とは反対側に隣接して敷設された第
２のディジット線対とを備える半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03140537A JP3082301B2 (ja) | 1991-06-13 | 1991-06-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03140537A JP3082301B2 (ja) | 1991-06-13 | 1991-06-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04366494A JPH04366494A (ja) | 1992-12-18 |
| JP3082301B2 true JP3082301B2 (ja) | 2000-08-28 |
Family
ID=15270981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03140537A Expired - Lifetime JP3082301B2 (ja) | 1991-06-13 | 1991-06-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3082301B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11185476A (ja) | 1997-12-18 | 1999-07-09 | Toshiba Corp | 半導体記憶装置 |
-
1991
- 1991-06-13 JP JP03140537A patent/JP3082301B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04366494A (ja) | 1992-12-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000530 |
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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