JPH0217870B2 - - Google Patents
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- JPH0217870B2 JPH0217870B2 JP56098897A JP9889781A JPH0217870B2 JP H0217870 B2 JPH0217870 B2 JP H0217870B2 JP 56098897 A JP56098897 A JP 56098897A JP 9889781 A JP9889781 A JP 9889781A JP H0217870 B2 JPH0217870 B2 JP H0217870B2
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- 239000004065 semiconductor Substances 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 8
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4099—Dummy cell treatment; Reference voltage generators
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明は１ビツトの記憶単位を１個の
MOSFETと１個のMOSキヤパシタで構成する１
トランジスタ１セル方式の半導体記憶装置に関す
るものである。
MOSFETと１個のMOSキヤパシタで構成する１
トランジスタ１セル方式の半導体記憶装置に関す
るものである。
第１図は従来の半導体記憶装置を示すアレイ配
置図である。説明を簡単にするため、２個のセン
ス増幅器、４本のワード線、４本のビツト線を設
けた場合について説明する。同図において、１は
その詳細な断面構造を第２図に示すように、１個
のMOSFET２と１個のMOSキヤパシタ３から構
成される１トランジスタ１セル方式の１ビツトの
記憶単位、４ａおよび４ｂはセンス増幅器、５ａ
〜５ｄはワード線、６ａ〜６ｄはビツト線、７ａ
〜７ｄは記憶単位１のMOSキヤパシタ３に基準
電圧を与えるため、通常アルミニウムを用いた基
準電圧線、８ａ〜８ｄはこの基準電圧線７ａ〜７
ｄにそれぞれノード９で接続する接続線である。
置図である。説明を簡単にするため、２個のセン
ス増幅器、４本のワード線、４本のビツト線を設
けた場合について説明する。同図において、１は
その詳細な断面構造を第２図に示すように、１個
のMOSFET２と１個のMOSキヤパシタ３から構
成される１トランジスタ１セル方式の１ビツトの
記憶単位、４ａおよび４ｂはセンス増幅器、５ａ
〜５ｄはワード線、６ａ〜６ｄはビツト線、７ａ
〜７ｄは記憶単位１のMOSキヤパシタ３に基準
電圧を与えるため、通常アルミニウムを用いた基
準電圧線、８ａ〜８ｄはこの基準電圧線７ａ〜７
ｄにそれぞれノード９で接続する接続線である。
なお、図示してないが、各々のビツト線６ａ〜
６ｄには１個のMOSFETと１個のMOSキヤパシ
タからなるダミーセルが設けられていることはも
ちろんである。また、第２図に示す記憶単位１に
おいて、１０はＰ型シリコン基板、１１はP+半
導体領域、１２はビツト線に対応するN+半導体
領域、１３はその等価回路を第３図に示すように
前記MOSキヤパシタ３の一電極を形成する第１
層目の多結晶ポリシリコンであり、基準電圧線に
より、例えば系の最大電圧Vccが加わる。１４は
ゲート酸化膜、１５はこのゲート酸化膜１４の直
下に形成され、MOSキヤパシタ３の他方の電極
を形成するＮ型の反転層である。
６ｄには１個のMOSFETと１個のMOSキヤパシ
タからなるダミーセルが設けられていることはも
ちろんである。また、第２図に示す記憶単位１に
おいて、１０はＰ型シリコン基板、１１はP+半
導体領域、１２はビツト線に対応するN+半導体
領域、１３はその等価回路を第３図に示すように
前記MOSキヤパシタ３の一電極を形成する第１
層目の多結晶ポリシリコンであり、基準電圧線に
より、例えば系の最大電圧Vccが加わる。１４は
ゲート酸化膜、１５はこのゲート酸化膜１４の直
下に形成され、MOSキヤパシタ３の他方の電極
を形成するＮ型の反転層である。
なお、第３図は第１層目の多結晶ポリシリコン
１３の等価回路であり、この多結晶ポリシリコン
１３の抵抗が大きいため、抵抗１６とMOSキヤ
パシタ３とのπ型等価回路になる。
１３の等価回路であり、この多結晶ポリシリコン
１３の抵抗が大きいため、抵抗１６とMOSキヤ
パシタ３とのπ型等価回路になる。
次に、上記構成による半導体記憶装置の動作に
ついて説明する。ここで、説明を簡単にするた
め、ビツト線６ａおよび６ｂに接続するセンス増
幅器４ａを中心に説明する。まず、１層目の多結
晶ポリシリコン１３で形成されるMOSキヤパシ
タ３の一方の電極に系の最大電圧を印加している
ため、ゲート酸化膜１４の直下にＮ型の反転層１
５が存在できる。この反転層１５の存在により、
MOSFET２が導通状態になつたとき、ビツト線
６ａとの間の電荷のやりとりが可能になる。した
がつて、ワード線５ａに高電圧が印加したとき、
このワード線５ａに接続する記憶単位１の
MOSFET２が導通状態になり、MOSキヤパシタ
３に蓄積している電荷とビツト線６ａの浮遊容量
に前もつて蓄積している電荷との間に、電荷の転
送が起り、ビツト線６ａに電圧変化が生ずる。こ
のとき、センス増幅器４ａの反対側のビツト線６
ｂに接続するダミーセル（図示せず）の
MOSFETも導通し、前記と同様にMOSキヤパシ
タに蓄積している電荷とビツト線６ｂの浮遊容量
に前もつて蓄積している電荷との間に、電荷の転
送が起り、ビツト線６ｂに電圧変化が生ずる。こ
のダミーセル内のMOSキヤパシタには記憶単位
１内のMOSキヤパシタ３に蓄積される“Ｈ”電
荷（ロジツク“１”）と“Ｌ”電荷（ロジツク
“０”）の中間電荷量を蓄積することによつて、ビ
ツト線６ｂに誘起する電圧変化をビツト線６ａに
生ずる“Ｈ”レベルと“Ｌ”レベルに対応する電
圧変化の中間に設定する。例えば記憶単位１の
MOSキヤパシタ３に“Ｈ”レベルの電荷が蓄積
されていれば、ワード線５ａおよび図示せぬダミ
ーワード線が高電圧になつたとき、ビツト線６ａ
にはビツト線６ｂより高い電圧変化が生ずる。こ
の電圧変化をセンス増幅器４ａにより増幅し、図
示せぬ出力回路に伝達することができる。なお、
以上はビツト線６ａに接続する記憶単位１の内容
を読み出す場合について説明したが、他のビツト
線６ｂ〜６ｄに接続する記憶単位１の内容を読み
出す場合についても同様にできることはもちろん
である。
ついて説明する。ここで、説明を簡単にするた
め、ビツト線６ａおよび６ｂに接続するセンス増
幅器４ａを中心に説明する。まず、１層目の多結
晶ポリシリコン１３で形成されるMOSキヤパシ
タ３の一方の電極に系の最大電圧を印加している
ため、ゲート酸化膜１４の直下にＮ型の反転層１
５が存在できる。この反転層１５の存在により、
MOSFET２が導通状態になつたとき、ビツト線
６ａとの間の電荷のやりとりが可能になる。した
がつて、ワード線５ａに高電圧が印加したとき、
このワード線５ａに接続する記憶単位１の
MOSFET２が導通状態になり、MOSキヤパシタ
３に蓄積している電荷とビツト線６ａの浮遊容量
に前もつて蓄積している電荷との間に、電荷の転
送が起り、ビツト線６ａに電圧変化が生ずる。こ
のとき、センス増幅器４ａの反対側のビツト線６
ｂに接続するダミーセル（図示せず）の
MOSFETも導通し、前記と同様にMOSキヤパシ
タに蓄積している電荷とビツト線６ｂの浮遊容量
に前もつて蓄積している電荷との間に、電荷の転
送が起り、ビツト線６ｂに電圧変化が生ずる。こ
のダミーセル内のMOSキヤパシタには記憶単位
１内のMOSキヤパシタ３に蓄積される“Ｈ”電
荷（ロジツク“１”）と“Ｌ”電荷（ロジツク
“０”）の中間電荷量を蓄積することによつて、ビ
ツト線６ｂに誘起する電圧変化をビツト線６ａに
生ずる“Ｈ”レベルと“Ｌ”レベルに対応する電
圧変化の中間に設定する。例えば記憶単位１の
MOSキヤパシタ３に“Ｈ”レベルの電荷が蓄積
されていれば、ワード線５ａおよび図示せぬダミ
ーワード線が高電圧になつたとき、ビツト線６ａ
にはビツト線６ｂより高い電圧変化が生ずる。こ
の電圧変化をセンス増幅器４ａにより増幅し、図
示せぬ出力回路に伝達することができる。なお、
以上はビツト線６ａに接続する記憶単位１の内容
を読み出す場合について説明したが、他のビツト
線６ｂ〜６ｄに接続する記憶単位１の内容を読み
出す場合についても同様にできることはもちろん
である。
しかしながら、従来の半導体記憶装置では基準
電圧線と電気的に接続する多結晶ポリシリコンの
近傍すなわちノード９（第３図参照）では低イン
ピーダンスになつているが、多結晶ポリシリコン
の中間の近傍、すなわちノード１７（第３図参
照）の近傍では大きな抵抗とMOSキヤパシタの
ため、基準電圧線に対して高インピーダンス状態
になる。このため、第２図に示すＰ型シリコン基
板に加わる電圧に変動があると、この電圧変動は
MOSキヤパシタを経由して第１層目の多結晶ポ
リシリコンに伝達される。この電圧変動は第３図
に示す抵抗１６とMOSキヤパシタの容量による
時定数で減衰し、系の最大電圧Vccになる。この
種の電圧変動はバウンスないしバンプと言われ、
MOSキヤパシタに蓄積されている記憶内容を破
壊する危険性がある。すなわち、MOSキヤパシ
タの容量値をCs、反転層１５とＰ型シリコン基
板１０との間の容量をCd、第１層目の多結晶ポ
リシリコンからなるMOSキヤパシタの一電極に
誘起される変動電圧をΔVcとすると、反転層１
５の電圧変動ΔVdは(1)式で示すことができる。
電圧線と電気的に接続する多結晶ポリシリコンの
近傍すなわちノード９（第３図参照）では低イン
ピーダンスになつているが、多結晶ポリシリコン
の中間の近傍、すなわちノード１７（第３図参
照）の近傍では大きな抵抗とMOSキヤパシタの
ため、基準電圧線に対して高インピーダンス状態
になる。このため、第２図に示すＰ型シリコン基
板に加わる電圧に変動があると、この電圧変動は
MOSキヤパシタを経由して第１層目の多結晶ポ
リシリコンに伝達される。この電圧変動は第３図
に示す抵抗１６とMOSキヤパシタの容量による
時定数で減衰し、系の最大電圧Vccになる。この
種の電圧変動はバウンスないしバンプと言われ、
MOSキヤパシタに蓄積されている記憶内容を破
壊する危険性がある。すなわち、MOSキヤパシ
タの容量値をCs、反転層１５とＰ型シリコン基
板１０との間の容量をCd、第１層目の多結晶ポ
リシリコンからなるMOSキヤパシタの一電極に
誘起される変動電圧をΔVcとすると、反転層１
５の電圧変動ΔVdは(1)式で示すことができる。
ΔVd＝Cd／Cs＋Cd・ΔVc (1)
この変動した電圧が記憶した内容となるため、
次に読み出されるとき、誤動作を誘起するなどの
欠点があつた。
次に読み出されるとき、誤動作を誘起するなどの
欠点があつた。
したがつて、この発明の目的は基板電圧変動に
よつて誘起するメモリ内容の変動を小さくし、誤
動作を防止することができる半導体記憶装置を提
供するものである。
よつて誘起するメモリ内容の変動を小さくし、誤
動作を防止することができる半導体記憶装置を提
供するものである。
このような目的を達成するため、この発明は前
記基準電圧線に接続され、かつ前記多結晶シリコ
ンの中間の少なくとも１個所に接続された中間接
続線を設けたものであり、以下実施例を用いて詳
細に説明する。
記基準電圧線に接続され、かつ前記多結晶シリコ
ンの中間の少なくとも１個所に接続された中間接
続線を設けたものであり、以下実施例を用いて詳
細に説明する。
第４図はこの発明に係る半導体記憶装置の一実
施例を示すアレイ配置図である。同図において、
１８ａおよび１８ｂはそれぞれ接続線８ａ，８ｃ
……および８ｂ，８ｄ…とノード１７で接続する
アルミウムによる中間接続線であり、第５図に示
すように、第１層目の多層ポリシリコン１３の中
間ノード１７で接続する。したがつて、中間接続
線１８ａおよび１８ｂはそれぞれ接続線８ａおよ
び８ｂを通して低インピーダンスで最大電圧Vcc
が印加する基準電圧線７ａ，７ｂおよび７ｃ，７
ｄに接続する。
施例を示すアレイ配置図である。同図において、
１８ａおよび１８ｂはそれぞれ接続線８ａ，８ｃ
……および８ｂ，８ｄ…とノード１７で接続する
アルミウムによる中間接続線であり、第５図に示
すように、第１層目の多層ポリシリコン１３の中
間ノード１７で接続する。したがつて、中間接続
線１８ａおよび１８ｂはそれぞれ接続線８ａおよ
び８ｂを通して低インピーダンスで最大電圧Vcc
が印加する基準電圧線７ａ，７ｂおよび７ｃ，７
ｄに接続する。
なお、記憶単位１における読出し動作について
は第１図と同様であることはもちろんであるが、
第１層目の多結晶ポリシリコン１３が中間接続線
１８ａおよび１８ｂにより２分割されるので、こ
の多結晶ポリシリコン１３の中間の近傍すなわ
ち、ノード１７の近傍もノード９と同様に低イン
ピーダンスになる。このため、Ｐ型シリコン基板
に加わる電圧に変動があつても、多結晶ポリシリ
コンからなるMOSキヤパシタの一電極に誘起さ
れる変動電圧はΔVc／２となる。したがつて、
反転層１５の電圧変動もΔVd／２となり、メモ
リ内容の電圧変動を小さくすることができる。
は第１図と同様であることはもちろんであるが、
第１層目の多結晶ポリシリコン１３が中間接続線
１８ａおよび１８ｂにより２分割されるので、こ
の多結晶ポリシリコン１３の中間の近傍すなわ
ち、ノード１７の近傍もノード９と同様に低イン
ピーダンスになる。このため、Ｐ型シリコン基板
に加わる電圧に変動があつても、多結晶ポリシリ
コンからなるMOSキヤパシタの一電極に誘起さ
れる変動電圧はΔVc／２となる。したがつて、
反転層１５の電圧変動もΔVd／２となり、メモ
リ内容の電圧変動を小さくすることができる。
なお、以上の実施例では第１層目の多層ポリシ
リコン１３と中間接続線１８ａあるいは１８ｂと
はノード１７で接続したが、複数個所で接続して
もよいことはもちろんである。また、アルミニウ
ム配線による基準電圧線７ａ〜７ｄおよび中間接
続線１８ａ，１８ｂには系の最大電圧を低インピ
ーダンスで与える場合について説明したが、他の
低インピーダンス電源でも同様にできることはも
ちろんである。また、ゲート酸化膜直下に反転層
を形成する場合について説明したが、N+領域が
反転層の代りに存在する記憶単位の場合には
MOSキヤパシタの一電極への電圧を接地電圧と
してもよいことはもちろんであり、このときには
反転層の代りとなるN+領域がMOSキヤパシタの
一電極の電圧にかかわらず第２の電極を形成す
る。
リコン１３と中間接続線１８ａあるいは１８ｂと
はノード１７で接続したが、複数個所で接続して
もよいことはもちろんである。また、アルミニウ
ム配線による基準電圧線７ａ〜７ｄおよび中間接
続線１８ａ，１８ｂには系の最大電圧を低インピ
ーダンスで与える場合について説明したが、他の
低インピーダンス電源でも同様にできることはも
ちろんである。また、ゲート酸化膜直下に反転層
を形成する場合について説明したが、N+領域が
反転層の代りに存在する記憶単位の場合には
MOSキヤパシタの一電極への電圧を接地電圧と
してもよいことはもちろんであり、このときには
反転層の代りとなるN+領域がMOSキヤパシタの
一電極の電圧にかかわらず第２の電極を形成す
る。
以上、詳細に説明したように、この発明に係る
半導体記憶装置によれば基板電圧変動によつて誘
起するメモリ内容の変動を小さくすることがで
き、誤動作を防止することができる効果がある。
半導体記憶装置によれば基板電圧変動によつて誘
起するメモリ内容の変動を小さくすることがで
き、誤動作を防止することができる効果がある。
第１図は従来の半導体記憶装置を示すアレイ配
置図、第２図は第１図の記憶単位の断面構造を示
す図、第３図は第１図の第１層目の多結晶ポリシ
リコン層の等価回路図、第４図はこの発明に係る
半導体記憶装置の一実施例を示すアレイ配置図、
第５図は第４図の第１層目の多結晶ポリシリコン
層と中間接続線との関係を示す等価回路図であ
る。 １…記憶単位、２…MOSFET、３…MOSキヤ
パシタ、４ａおよび４ｂ…センス増幅器、５ａ〜
５ｄ…ワード線、６ａ〜６ｄ…ビツト線、７ａ〜
７ｄ…基準電圧線、８ａ〜８ｄ…接続線、９…ノ
ード、１０…Ｐ型シリコン基板、１１…P+半導
体領域、１２…N+半導体領域、１３…多結晶ポ
リシリコン層、１４…ゲート酸化膜、１５…反転
層、１６…抵抗、１７…ノード、１８ａおよび１
８ｂ…中間接続線、なお、図中、同一符号は同一
または相当部分を示す。
置図、第２図は第１図の記憶単位の断面構造を示
す図、第３図は第１図の第１層目の多結晶ポリシ
リコン層の等価回路図、第４図はこの発明に係る
半導体記憶装置の一実施例を示すアレイ配置図、
第５図は第４図の第１層目の多結晶ポリシリコン
層と中間接続線との関係を示す等価回路図であ
る。 １…記憶単位、２…MOSFET、３…MOSキヤ
パシタ、４ａおよび４ｂ…センス増幅器、５ａ〜
５ｄ…ワード線、６ａ〜６ｄ…ビツト線、７ａ〜
７ｄ…基準電圧線、８ａ〜８ｄ…接続線、９…ノ
ード、１０…Ｐ型シリコン基板、１１…P+半導
体領域、１２…N+半導体領域、１３…多結晶ポ
リシリコン層、１４…ゲート酸化膜、１５…反転
層、１６…抵抗、１７…ノード、１８ａおよび１
８ｂ…中間接続線、なお、図中、同一符号は同一
または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 第１の半導体基板上にキヤパシタのマイナス
側電極形成用半導体層およびMOSFET形成用半
導体層を形成して１個のMOSキヤパシタとゲー
ト電極、第１および第２の電極を有する１個の
MOSFETを直列接続してなる１ビツトのメモリ
セルを複数行および複数列アレイ状に配列すると
ともに、 それぞれの列方向におけるMOSFETのゲート
はその列に割り当てられたワード線に共通に接続
し、 それぞれの行方向におけるMOSFETの第１の
電極はその行に割り当てられたビツト線に共通に
接続し、第２の電極はその行における各
MOSFETに割り当てられたキヤパシタのプラス
側電極に接続し、 キヤパシタのマイナス側電極は基準電圧線に接
続して構成した半導体記憶装置において、 各行における一方の端部に相当するMOSFET
が位置する部分に対応するキヤパシタのマイナス
電極部分を共通接続して基準電圧に接続する第１
の基準電圧線と、 各行における他方の端部に相当するMOSFET
が位置する部分に対応するキヤパシタのマイナス
側電極部分を共通接続して基準電圧に接続する第
２の基準電圧線と、 第１および第２の基準電圧線が接続された中間
位置に相当するキヤパシタのマイナス側電極部分
を共通に接続して基準電圧に接続する中間接続線
とを備えたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56098897A JPS57212692A (en) | 1981-06-22 | 1981-06-22 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56098897A JPS57212692A (en) | 1981-06-22 | 1981-06-22 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57212692A JPS57212692A (en) | 1982-12-27 |
| JPH0217870B2 true JPH0217870B2 (ja) | 1990-04-23 |
Family
ID=14231916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56098897A Granted JPS57212692A (en) | 1981-06-22 | 1981-06-22 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57212692A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0831272B2 (ja) * | 1986-09-25 | 1996-03-27 | 三菱電機株式会社 | 半導体記憶装置 |
-
1981
- 1981-06-22 JP JP56098897A patent/JPS57212692A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57212692A (en) | 1982-12-27 |
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