JPS61208253A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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- JPS61208253A JPS61208253A JP60048840A JP4884085A JPS61208253A JP S61208253 A JPS61208253 A JP S61208253A JP 60048840 A JP60048840 A JP 60048840A JP 4884085 A JP4884085 A JP 4884085A JP S61208253 A JPS61208253 A JP S61208253A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高集積化に適した半導体メモリセルに関するも
のである。
のである。
（従来技術）
高集積半導体メモリ用メモリセルとして１つのトランジ
スタと１つのコンデンサから構成されるメモリセル（以
下、ＩＴＩＣセルという。）は、＊成要素が少なく、セ
ル面積の微小化が容易なため広く使われている。
スタと１つのコンデンサから構成されるメモリセル（以
下、ＩＴＩＣセルという。）は、＊成要素が少なく、セ
ル面積の微小化が容易なため広く使われている。
ＩＴＩｃセルでは、各メモリセルにあるコンデンサの貯
蔵電荷を直接読み出す形式を取るのが普通である。この
場合、センスアンプへの出力電圧は各メモリセルのコン
デンサ容量とディジット線の浮遊容量とで分割される。
蔵電荷を直接読み出す形式を取るのが普通である。この
場合、センスアンプへの出力電圧は各メモリセルのコン
デンサ容量とディジット線の浮遊容量とで分割される。
一般に、メモリの高集積化は、微細加工によるメモリセ
ルの微小化と１つのアドレス線又はディジット線あたり
のメモリセル数の増大とを伴なって行なわれる。そのた
め、１’ｒ１ｃセルを用いたメモリを高集積化すると、
メモリセルのコンデンサ容量は減り、ディジット線の浮
遊容量は増える傾向にある。その結果。
ルの微小化と１つのアドレス線又はディジット線あたり
のメモリセル数の増大とを伴なって行なわれる。そのた
め、１’ｒ１ｃセルを用いたメモリを高集積化すると、
メモリセルのコンデンサ容量は減り、ディジット線の浮
遊容量は増える傾向にある。その結果。
一般にセンスアンプへの出力電圧は小さくなる。
高集積化によってメモリセルが微小化され麩場合、それ
に伴りてセンスアンプの幅もメモリセルのピッチに合う
ように小さくされなければならない。ところが、従来の
１’ｒ１ｃセルではセンスアンプへの出力電圧は小さく
なる傾向があるので。
に伴りてセンスアンプの幅もメモリセルのピッチに合う
ように小さくされなければならない。ところが、従来の
１’ｒ１ｃセルではセンスアンプへの出力電圧は小さく
なる傾向があるので。
その分センスアンプの感度を増大する必要がｈりた。そ
のためセンスアンプは複雑化し大型化せざるを得ない傾
向となり、集積化に際してセンスアンプが占める幅はメ
モリセルのピッチ程小さくすることができなかった。こ
のように出力電圧とセンスアンプピッチとの板ばさみ的
な状況となる結果、ついにはメモリの高集積化そのもの
にすら多大の影響が生じてきていた。
のためセンスアンプは複雑化し大型化せざるを得ない傾
向となり、集積化に際してセンスアンプが占める幅はメ
モリセルのピッチ程小さくすることができなかった。こ
のように出力電圧とセンスアンプピッチとの板ばさみ的
な状況となる結果、ついにはメモリの高集積化そのもの
にすら多大の影響が生じてきていた。
同様に高集積半導体メモリ用メモリセルとして３つのト
ランジスタから構成されるメモリセル（以下、３Ｔセル
という。）も使われている。このメモリセルでは、各メ
モリセルにあるトランジスタの浮遊容量に貯められた貯
蔵電荷をトランジスタ電流を介して読み出す形式を取る
。そのため、読み出し信号はセル中のトランジスタによ
り一段増幅されることになる。この増幅された読み出し
信号はメモリセルの大きさやディジット線の浮遊容量の
影響が少ないため、３Ｔセルには、メモリを高集積化し
ても読み出し信号の低下が少ないという特長がある。と
ころが、３Ｔセルでは１つのメモリセルあたり３つのト
ランジスタが必要な上。
ランジスタから構成されるメモリセル（以下、３Ｔセル
という。）も使われている。このメモリセルでは、各メ
モリセルにあるトランジスタの浮遊容量に貯められた貯
蔵電荷をトランジスタ電流を介して読み出す形式を取る
。そのため、読み出し信号はセル中のトランジスタによ
り一段増幅されることになる。この増幅された読み出し
信号はメモリセルの大きさやディジット線の浮遊容量の
影響が少ないため、３Ｔセルには、メモリを高集積化し
ても読み出し信号の低下が少ないという特長がある。と
ころが、３Ｔセルでは１つのメモリセルあたり３つのト
ランジスタが必要な上。
配線数も多いため、どうしてもセル自体を微小化するこ
とが難しく、３Ｔ七ルを用いたメモリを高集積化するこ
とは困難であった。
とが難しく、３Ｔ七ルを用いたメモリを高集積化するこ
とは困難であった。
（発明の目的）
本発明の目的は、３Ｔセルと同様にメモリセル中に貯蔵
信号を増幅する機能を持ち、メモリを高集積化しても読
み出し信号が低下することが少なく、且つＩＴＩＣセル
同様にメモリセル自体を微小化することができるように
した。高集積メモリに適した半導体メモリセルを与える
ことである。
信号を増幅する機能を持ち、メモリを高集積化しても読
み出し信号が低下することが少なく、且つＩＴＩＣセル
同様にメモリセル自体を微小化することができるように
した。高集積メモリに適した半導体メモリセルを与える
ことである。
（発明の構成）
本発明によねば、書き込み専用ゲートとなる第１のトラ
ンジスタと読み出し専用ゲートとなる第２のトランジス
タを含む半導体メモリセルにおいて、前記第１．第２の
トランジスタが縦方向に積み憲ねられていることを特徴
とする半導体メモリセルが得られる。
ンジスタと読み出し専用ゲートとなる第２のトランジス
タを含む半導体メモリセルにおいて、前記第１．第２の
トランジスタが縦方向に積み憲ねられていることを特徴
とする半導体メモリセルが得られる。
（実施例）
以下１本発明の実施例について図面を参照して説明する
。
。
８ｇ１図＜８）及び（ｂ）はそれぞれ本発明の一実施例
の構造を示す断面図及び平面図で、第１図（ａ）はｗ、
１図（ｂ）のＡ−Ａ／断面図である。第１図（ａ）、
（ｂ）において、１１はＰ型シリコン承結晶基板、１２
．１３はＮ型領域、１４，１５．２０はＭＯＳＦＥＴの
ゲート酸化膜、１６．１９．２１．２３は導電体膜。
の構造を示す断面図及び平面図で、第１図（ａ）はｗ、
１図（ｂ）のＡ−Ａ／断面図である。第１図（ａ）、
（ｂ）において、１１はＰ型シリコン承結晶基板、１２
．１３はＮ型領域、１４，１５．２０はＭＯＳＦＥＴの
ゲート酸化膜、１６．１９．２１．２３は導電体膜。
１７．２２は眉間絶縁体膜、１８１，１８２，１８３．
１８４．１８５はレーザーアニールによってポリシリコ
ンを再結晶化した再結晶化シリコン膜で１８１，１８３
，１８５はそのＮ型領域、１８２．１８４はＰ型領域、
２４．２５はコンタクト孔、をそれぞれ示す。
１８４．１８５はレーザーアニールによってポリシリコ
ンを再結晶化した再結晶化シリコン膜で１８１，１８３
，１８５はそのＮ型領域、１８２．１８４はＰ型領域、
２４．２５はコンタクト孔、をそれぞれ示す。
第２図は第１図の構造に対応する等価回路図である。第
１図のＰ型シリコン結晶基板１１．Ｎ型領域１２，１３
．ゲート酸化膜１４．導電体膜１６はＮ型チャネルＭＯ
８）ランジスタを構成し、第２図の書き込み用トランジ
スタ３１と対応する。第１図の再結晶化ポリシリコン膜
１８２，１８１゜１８３、ゲート酸化膜２０．導電体層
２１はＮ型チャネルＭＯＳトランジスタを構成し第２図
の読み出し用トランジスタ３２と対応する。第１図の再
結晶化ポリシリコン膜１８４，１８３，１８５゜ゲート
酸化膜１５．Ｎ型領域１３はＮ型チャネル板１１とＮ型
領域１３間のＰＮ接合容量は第２図の容量３４と対応す
る。第１図の導電体膜１６゜２１．２３はそれぞれ第２
図の第１アドレス線３５゜ｓｌ！２アドレス線３６．デ
ィジット線３７に対応する。第１図のＰ型シリコン結晶
基板１１．導電体膜１９は電源につながれており、それ
ぞれ第２図の第１の電源３８．＃ｒ２の電源３９に対応
する。
１図のＰ型シリコン結晶基板１１．Ｎ型領域１２，１３
．ゲート酸化膜１４．導電体膜１６はＮ型チャネルＭＯ
８）ランジスタを構成し、第２図の書き込み用トランジ
スタ３１と対応する。第１図の再結晶化ポリシリコン膜
１８２，１８１゜１８３、ゲート酸化膜２０．導電体層
２１はＮ型チャネルＭＯＳトランジスタを構成し第２図
の読み出し用トランジスタ３２と対応する。第１図の再
結晶化ポリシリコン膜１８４，１８３，１８５゜ゲート
酸化膜１５．Ｎ型領域１３はＮ型チャネル板１１とＮ型
領域１３間のＰＮ接合容量は第２図の容量３４と対応す
る。第１図の導電体膜１６゜２１．２３はそれぞれ第２
図の第１アドレス線３５゜ｓｌ！２アドレス線３６．デ
ィジット線３７に対応する。第１図のＰ型シリコン結晶
基板１１．導電体膜１９は電源につながれており、それ
ぞれ第２図の第１の電源３８．＃ｒ２の電源３９に対応
する。
第１図の半導体メモリセルの構造は１図に示されるよう
に、書き込み用トランジスタ３１と読み出し用トランジ
スタ３２が縦方向に積み重なった形になっている。
に、書き込み用トランジスタ３１と読み出し用トランジ
スタ３２が縦方向に積み重なった形になっている。
次に本実施例の動作について説明する。
第３図は本実施例を動作させるときの信号′１圧の一例
を示す波形図である。この例ではトランジスタ３１，３
２．３３のしきい値電圧が全てＩＶ。
を示す波形図である。この例ではトランジスタ３１，３
２．３３のしきい値電圧が全てＩＶ。
第１の電源電位がＱＶ、第２の電源電位が３ｖの場合を
考える。
考える。
書き込み動作時には、！＄１アドレス線電圧４１を３ｖ
にし、ディジット線電圧を書き込む情報に従い２例えば
′１”情報では４４のように３ＶＫ。
にし、ディジット線電圧を書き込む情報に従い２例えば
′１”情報では４４のように３ＶＫ。
′０”情報では４３のようにＯｖにする。このとき書き
込み用トランジスタ３１は導通状態のため、節点４０の
電位はディジット線電圧に対応し、″′１′情報を書き
込んだ場合は約２ｖに、″′０′情報を書き込んだ場合
は約□Ｖになる。書き込み動作中。
込み用トランジスタ３１は導通状態のため、節点４０の
電位はディジット線電圧に対応し、″′１′情報を書き
込んだ場合は約２ｖに、″′０′情報を書き込んだ場合
は約□Ｖになる。書き込み動作中。
第２アドレス線電圧４２をＱＶに保つので、読み出し用
トランジスタ３２は非導通のままである。
トランジスタ３２は非導通のままである。
読み出し動作時には、ディジット線３７をセンスアンプ
につなぎ、これをＱＶにプリチャージしたのち、第２ア
ドレス線電圧４２を３ｖにし、読み出し用トランジスタ
３２を導通状態にする。メモリセルに″ＩＯ″清報が貯
蔵されている場合は節点４０が約□Ｖのため、感知用ト
ランジスタ３３は非導通状態にあり、ディジット線電圧
４３はＱＶのままである。メモリセルに″′Ｉ′′情報
が貯蔵されている場合は節点４０が約２ｖのため、感知
用トランジスタ３３は導通状態にあり、ディジット線電
圧は算２の電源電位である３■に近づく。この０”、′
″１″間のディジット線電圧４３と４４の差をセンスア
ンプで感知増幅して、読み出し動作を行なう。この間、
第１アドレス線電圧４１は□Ｖに保つので、書き込み用
トランジスタ３１は非導通状態にあり、節点４０に貯蔵
さねた電荷は保存される。すなわちメモリセル中の記憶
内容を破壊しないで読み出し動作ができる。
につなぎ、これをＱＶにプリチャージしたのち、第２ア
ドレス線電圧４２を３ｖにし、読み出し用トランジスタ
３２を導通状態にする。メモリセルに″ＩＯ″清報が貯
蔵されている場合は節点４０が約□Ｖのため、感知用ト
ランジスタ３３は非導通状態にあり、ディジット線電圧
４３はＱＶのままである。メモリセルに″′Ｉ′′情報
が貯蔵されている場合は節点４０が約２ｖのため、感知
用トランジスタ３３は導通状態にあり、ディジット線電
圧は算２の電源電位である３■に近づく。この０”、′
″１″間のディジット線電圧４３と４４の差をセンスア
ンプで感知増幅して、読み出し動作を行なう。この間、
第１アドレス線電圧４１は□Ｖに保つので、書き込み用
トランジスタ３１は非導通状態にあり、節点４０に貯蔵
さねた電荷は保存される。すなわちメモリセル中の記憶
内容を破壊しないで読み出し動作ができる。
読み出しも書き込みも行なわない非選択メモリセルでは
両アドレス線をＱＶに保つ。このとき。
両アドレス線をＱＶに保つ。このとき。
書き込み、読み出し両トランジスタ３１．３２とも非導
通状態のため、メモリセルはディジット線電圧に影響を
与えず、′−！たメモリセルに貯蔵された情報はディジ
ット線の影響を受けない。
通状態のため、メモリセルはディジット線電圧に影響を
与えず、′−！たメモリセルに貯蔵された情報はディジ
ット線の影響を受けない。
以上説明してきたように１本実施例のメモリセルでは、
従来の３Ｔセル同様に読み出し信号がメモリセル中の感
知用トランジスタ３３により一段増幅されるため、メモ
リを高集積化しても読み出し信号電圧の低下が少ない。
従来の３Ｔセル同様に読み出し信号がメモリセル中の感
知用トランジスタ３３により一段増幅されるため、メモ
リを高集積化しても読み出し信号電圧の低下が少ない。
ＩＥＩ図（ａｌ、 （ｂ）に示さ ・れるように、読
み出し用トランジスタと書き込み用トランジスタが縦方
向に積層されており、且つ容量と感知用トランジスタも
縦方向に積層されているため、１メモリセルの大きさが
ＩＴＩＣセル並みに小さい。
み出し用トランジスタと書き込み用トランジスタが縦方
向に積層されており、且つ容量と感知用トランジスタも
縦方向に積層されているため、１メモリセルの大きさが
ＩＴＩＣセル並みに小さい。
取上説明の便宜上、第１図から第３図の構造。
動作の実施例を用いたが１本発明はこれに限るものでは
ない。導電型、しきい値電圧、電源電圧は他の適当な値
でも構わない。再結晶化シリコン膜は他の適当な半導体
膜でも構わない。読み出し時の電流は第２の電源からデ
ィジット線へ流す例を用いて説明したが、逆の場合も可
能である。
ない。導電型、しきい値電圧、電源電圧は他の適当な値
でも構わない。再結晶化シリコン膜は他の適当な半導体
膜でも構わない。読み出し時の電流は第２の電源からデ
ィジット線へ流す例を用いて説明したが、逆の場合も可
能である。
（発明の効果）
以上詳細説明したように本発明の半導体メモリセルは、
メモリセル中に信号増幅機能をもつため。
メモリセル中に信号増幅機能をもつため。
メモリを高集積化しても読み出し信号電圧の低下が少な
く、積層化しているためその寸法が小さいという効果を
有する。従って本発明によれば、高集積化に適した半導
体メモリセルが得られる。
く、積層化しているためその寸法が小さいという効果を
有する。従って本発明によれば、高集積化に適した半導
体メモリセルが得られる。
第１図（ａ）及び（ｂ）はそｈそれ本発明の一実施例の
構造を示す断面図及び平面図、ＩＥ２図はその等価回路
図、第３図はその動作における信号電圧の一例を示す波
形図である。 １１・・・・・・Ｐ型シリコン結晶基板、１２，１３゜
１８１．１８３．１８５・・・・・・Ｎ型領域、１４，
１５゜２０・・・・・・ゲート酸化膜、１６．１９．２
１，２３・・・・・・導電体膜、１７．２２・・・・・
・層間絶縁体膜、２４゜２５・・・・・・コンタクト孔
、３１・・・・・・書き込み用トランジスタ、３２・・
・・・・読み出し用トランジスタ、３３・・・・−感知
用トランジスタ、３４・・・・・・容量、３５・・・・
・・第１アドレス線、３６・・・・・・第２アドレス線
、３７・・・・・・ディジット線、３８・・・・・・第
１の電源、３９・・・・・・第２の電源、４０・・・・
・・節点、１８１，１８３゜１８５・・・・・・再結晶
化シリコン膜（Ｎ型）ｂ １８２゜１８４・・・・・・
再結晶化シリコン膜（Ｐ型）。 ）１制 ｉ１２．１１Ｍ” ：：１ｉｅｆｊ晶７ヒシリコンＷｅ
（Ｐ”１ｌ）１ｚ、 ｔ５ ； Ｎ￥磯域 をＺ頂 子３≦ Ｊｙ１δｋ 蓼たとシし
構造を示す断面図及び平面図、ＩＥ２図はその等価回路
図、第３図はその動作における信号電圧の一例を示す波
形図である。 １１・・・・・・Ｐ型シリコン結晶基板、１２，１３゜
１８１．１８３．１８５・・・・・・Ｎ型領域、１４，
１５゜２０・・・・・・ゲート酸化膜、１６．１９．２
１，２３・・・・・・導電体膜、１７．２２・・・・・
・層間絶縁体膜、２４゜２５・・・・・・コンタクト孔
、３１・・・・・・書き込み用トランジスタ、３２・・
・・・・読み出し用トランジスタ、３３・・・・−感知
用トランジスタ、３４・・・・・・容量、３５・・・・
・・第１アドレス線、３６・・・・・・第２アドレス線
、３７・・・・・・ディジット線、３８・・・・・・第
１の電源、３９・・・・・・第２の電源、４０・・・・
・・節点、１８１，１８３゜１８５・・・・・・再結晶
化シリコン膜（Ｎ型）ｂ １８２゜１８４・・・・・・
再結晶化シリコン膜（Ｐ型）。 ）１制 ｉ１２．１１Ｍ” ：：１ｉｅｆｊ晶７ヒシリコンＷｅ
（Ｐ”１ｌ）１ｚ、 ｔ５ ； Ｎ￥磯域 をＺ頂 子３≦ Ｊｙ１δｋ 蓼たとシし
Claims (1)
- 書き込み専用ゲートとなる第１のトランジスタと読み出
し専用ゲートとなる第２のトランジスタを含む半導体メ
モリセルにおいて、前記第１、第２のトランジスタが縦
方向に積み重ねられていることを特徴とする半導体メモ
リセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60048840A JPS61208253A (ja) | 1985-03-12 | 1985-03-12 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60048840A JPS61208253A (ja) | 1985-03-12 | 1985-03-12 | 半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61208253A true JPS61208253A (ja) | 1986-09-16 |
Family
ID=12814442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60048840A Pending JPS61208253A (ja) | 1985-03-12 | 1985-03-12 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61208253A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02299263A (ja) * | 1989-05-15 | 1990-12-11 | Sanyo Electric Co Ltd | 半導体記憶装置 |
| US5243203A (en) * | 1991-11-04 | 1993-09-07 | Motorola, Inc. | Compact transistor pair layout and method thereof |
| US5606186A (en) * | 1993-12-20 | 1997-02-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit including opposed substrates of different semiconductor materials and method of manufacturing the semiconductor integrated circuit |
-
1985
- 1985-03-12 JP JP60048840A patent/JPS61208253A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02299263A (ja) * | 1989-05-15 | 1990-12-11 | Sanyo Electric Co Ltd | 半導体記憶装置 |
| US5243203A (en) * | 1991-11-04 | 1993-09-07 | Motorola, Inc. | Compact transistor pair layout and method thereof |
| US5606186A (en) * | 1993-12-20 | 1997-02-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit including opposed substrates of different semiconductor materials and method of manufacturing the semiconductor integrated circuit |
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