JP2563803B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2563803B2 JP62163497A JP16349787A JP2563803B2 JP 2563803 B2 JP2563803 B2 JP 2563803B2 JP 62163497 A JP62163497 A JP 62163497A JP 16349787 A JP16349787 A JP 16349787A JP 2563803 B2 JP2563803 B2 JP 2563803B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMOSトランジスタから成る半導体記憶装置に
おけるメモルセルアレイ及び選択回路の構成に関する。
〔従来の技術〕
MOSトランジスタから成る半導体記憶装置は例えば第
２図に示すような構成であり、11、12はアドレス入力端
子、13はデータ出力端子、14、16はアドレス入力バッフ
ァ回路、15はＸデコーダ、17はＹデコーダ、18はメモリ
セルアレイ、19は断線選択回路、20はデータ出力回路で
ある。第２図においてあるアドレスが指定されるＸデコ
ーダ17によりワード線の選択がなされ１本のＸデコーダ
出力線、すなわちワード線が選択レベルとなり、又Ｙデ
コーダ15によりビット線の選択がなされて１本のＹデコ
ーダ出力線が選択レベルとなりビット線選択回路19によ
ってメモリセルに接続するビット線を選択し、ワード線
及びビット線の選択により１本の出力端子に対応するメ
モリセルアレイ内より１コのメモリセルを選択し、デー
タ出力回路にてメモリセルを選択し、データ出力回路に
てメモリセルに書き込まれているデータを検出し、出力
端子にデータを出力するものである。ここでMOSトラン
ジスタから成るメモリセルとして、製造工程中のフォト
エッチング用マスクにてデータを書き込むマスクROM、
フローティングゲート構造のEPROM、EEPROMがあるが、
ここでは構造が簡単でわかりやすいマスクROMについて
説明する。このマスクROMのメモリセルは、電子材料198
6年１月、ページ104〜108の「4MビットマスクROMとその
応用」内の105ページ図２に記載されているような構成
であり、（１）コンタクト窓方式及び（２）拡散層方式
はビット線（論文中ではビットアルムミ線）と接地間に
メモリセルが並列に接続される構成である。拡散層方式
のメモリセルを第３図に示す。１はMOSトランジスタの
ゲート材でありＸ方向の選択を行うワード、４はビート
線である配線に用いられる金属、10は拡散層及びMOSト
ランジスタを形成するための酸化膜の段差を表わす、６
はメモリセルであるMOSトランジスタドレインの端子と
ビット線４を接続するコンタクトホールである。第３図
の構成でメモリセルでトランジスタはワード線１と酸化
膜10により、自己整合でソース、ドレインの拡散層が作
られ、１と10の重なる部分がMOSトランジスタのチャネ
ル部として形成される。この構成でデータを書き込む場
合、ワード線１をはさんで図中に破線で示す酸化膜をマ
スクにより厚くし、MOSトランジスタを形成しない状態
を作ることでMOSトランジスタ有無によって、ビット線
から接地線（図中で10を示す部分が接地端子に接続され
る、反対側も同様である。）に対してメモリセルである
MOSトランジスタを介して経路を作るか否かによって２
値の情報を記憶するものである。又前記論文の図３はビ
ット線に第１ゲート電極及び第２ゲート電極によるMOS
トランジスタが接地線に対して直列に接続され、その直
列となったメモリセル群がビット線に並列に接続される
直並列のものである。これらはいずれもビット線と接地
間のインピーダンスを、コンタクトホール、拡散層、イ
オン注入の有無によって変化し、ビット線及びビット線
選択回路を通してそのインピーダンスの比較を行うこと
でデータを取り出すものである。
〔発明が解決しようとする問題点〕
通常デザインルールは製造工程中のフォトエッチング
精度によって決定され、従って例えば２μｍルールの場
合はゲート材の幅が２μｍ、コンタクトホールが２μｍ
と、基本寸法が２μｍに決定される。しかし、フォトエ
ッチング工程が重なる部分、例えば第３図におけるコン
タクトホール６と酸化膜の段差10、さらにビット線とな
る金属４の重なる部分については先に形成された酸化膜
及びゲート材１に対してコンタクトホールを合せる、又
コンタクトホールに金属を合せる等、合せ精度の問題が
発生する。従って第３図に示すように酸化膜10及びゲー
ト材１とコンタクトホールの間には合せ精度又、酸化膜
形成時の寸法変化を考慮した余裕が必要となり、その結
果、デザインルールが２μｍであってもコンタクトホー
ル部の酸化膜の段差、すなわち拡散層の寸法は２μｍよ
り大きくなり、その合せ精度から５μｍ程度と２倍以上
となってしまう。又、コンタクトホール形成後、イオン
注入により拡散層を作りコンタクトホールと酸化膜の合
せを無視できる方法であっても、コンタクトホールと金
属の合せ精度が同様に発生してしまう。この金属として
一般的にAlが用いられるが、この場合Alの粒子が大きい
ことも加味し、コンタクト部のALは酸化膜同様大きくな
ってしまう。又前記論文の図３に示される直並列型は前
記並列型より面積が小さくなることで大容量化の方法と
して用いられているが、図３に示されるように直列とな
るメモリセル群を選択回路（図中では選択線）を介して
ビット１線に並列接続される。従って各直列群に必ず選
択回路が必要であり、又、図３のように第１ゲート電
極、第２ゲート電極の二層ゲートとしてもデータとして
イオン注入する（図中の斜線部）マスクとゲート電極部
の合せ余裕が必要であり、デザインルールの最小値で配
置することができない。コンタクト部は直列群４つを１
つのコンタクトで接続することで、メモリセル部の酸化
膜、すなわちチャネル幅は最小幅で作ることが可能であ
るが、前述のように２本の選択線により２つの直列群の
１つを選択するため必ずいずれかの選択線下にイオン注
入を行ないデプレション型のMOSトランジスタとする必
要がある。前記論文の図３は２つの直列群を表わす図で
あるか、反対側にも同様に直列群が選択回路を介して２
つ接続され、従ってビット線にはコンタクト部の拡散層
の容量と２つのデプレション型MOSトランジスタが接続
される形となる。さらに片側２つの直列群を接続するた
め、コンタクト部には２つの直列群の分離部を合せデザ
インルールの最小寸法の３倍以上の面積の拡散層ができ
上り、前述のMOSトランジスタ部を合せビット線の負荷
は大きくなってしまう。直並列型はMOSトランジスタが
直列になることで、ビット線から接地線までのインピー
ダンスが高いため一般的に並列型より動作速度が遅くな
ってしまうが、前述のようにビット線負荷が大きくなる
ことで、さらに動作速度の低下を招いてしまう。又並列
型でも第３図のような構成ではビット線に接続するメモ
リセルの1/2の数のコンタクト下部が負荷容量として接
続されるため、大容量化によって動作速度の低下となっ
てしまう。
本発明はこのようなメモリセル面積、ビット線の負荷
容量の改善を行ない、より集積度の高上した低コスト
の、又、動作速度の早い半導体集積回路を得ることを目
的とする。
〔問題点を解決するための手段〕
本発明の半導体記憶装置は、 第１に、マトリクス状に配置されたメモリセルをワー
ド線により選択し、該メモリセルを構成するトランジス
タに記憶された記憶データをビット線を介して読み出す
半導体記憶装置において、 前記ビット線は前記メモリセルを構成する複数のトラン
ジスタのドレイン又はソース端子と接続する第１のビッ
ト線と、複数の該第１のビット線が第１の選択回路を介
して選択的に電気的に接続される第２のビット線より成
り、 複数の該第２のビット線が第２の選択回路により選択
され、選択された前記第１及び第２のビット線を介して
前記記憶データが読み出される ことを特徴とする。
第２に、前記第１及び第２のビット線が絶縁膜を介し
て２層で構成されて成ることを特徴とする。
第３に、前記第１及び第２のビット線が金属より成る
ことを特徴とする。
第４に、前記第１のビット線が多結晶シリコンより成
り、前記トランジスタのドレイン又はソース端子と埋め
込みコンタクトで接続されることを特徴とする。
〔実施例〕
第１図は本発明の実施例である第１のビット線が多結
晶シリコン材の構成であり、１は第３図と同様のゲート
材からなるワード線、２は多結晶シリコン材から成る第
１のビット線、３はメモリセルである。MOSトランジス
タのソースに接続するための多結晶シリコン材から成る
第１の電源線、４は第２のビット線である金属、５は同
様にソースに接続する金属から成る第２の電源線、６は
多結晶シリコン材と金属を接続するためのコンタクトホ
ール、７は多結晶シリコン材と拡散層を埋め込みコンタ
クトで接続するためのホール、８は第１のビット線を選
択する選択回路を作る酸化膜の段差、９は第１のビット
線の選択線であるゲート材、10はメモリセルであるMOS
トランジスタ形成用の酸化膜の段差である。第１図はメ
モリセルアレイの一部を表わす平面図であるが、第４図
にその断面を表わす図を示す。第４図において、21は保
護膜、22は第１図の４、５に相当する金属、23は金属22
と第１図の２、３に相当する多結晶シリコン材24の層間
絶縁膜、25は多結晶シリコン材24とゲート材26の層間絶
縁膜、27はMOSトランジスタを形成するゲート酸化膜、2
8は多結晶シリコン材24と拡散層30を埋め込みコンタク
トで接続するホールの段差、29は拡散層、31はシリコン
基板である、ここで埋め込みコンタクトの作成方法の一
例について簡単に説明すると、MOSトランジスタ形成用
の酸化膜形成後、ゲート酸化膜をつけ、次にゲート材を
全面につけ、さらにゲート材上に酸化膜をつける。次に
ゲート材のフォトエッチングを行い、その後ソース、ド
レインを熱拡散又はイオン注入により行なう。そして全
面に酸化膜をつけると、ゲート材の上は前述の酸化膜が
残っているための拡散層の上より厚くなっている。この
状態で、微細MOSトランジスタ技術で用いられるLDD構造
を作る際ゲート材の側壁に酸化膜を残す技術と同様に埋
め込み用ホールにてフォトエッチングを行い、その上に
多結晶シリコン材をつけフォトエッチングにてパターン
形成する。その後は通常MOSトランジスタ構造と同様層
間絶縁膜、コンタクトホール、金属へと続く。このよう
な埋め込みコンタクトは、前述のようにゲート材上に厚
く酸化膜をつけ、しかもゲート材側壁に酸化膜残してホ
ールをあけるためのゲート材及び拡散層に対して自己整
合で穴あけされることになる。従ってゲート材及び拡散
層との合せ余裕を全く必要とせず、デザインルールの最
小値でゲート材、拡散層、多結晶シリコン材のパターン
形成することができる。しかし多結晶シリコン材は金属
に比べ抵抗が高いため形状比が大きくなってしまうとそ
の抵抗値が無視できなくなる。そこで第１図８、９で表
わされる第１の行の選択回路を介して金属である第２の
行線に接続する。この選択回路は前述のように多結晶シ
リコン材の抵抗値とメモリセルであるMOSトランジスタ
のインピーダンスを考慮して配置すれば良く、直並列型
に比べ面積的に充分無視できる程度で可能である。さら
に第１図に示すように選択回路は左側の２つのMOSトラ
ンジスタ形成用の酸化膜８によって２本の第１ビットを
選択して第２のビット線に接続される。従って金属と第
１のビット線選択回路の接続時のコンタクトホール部の
大きさ、又金属の配線幅がメモリセルの大きさに影響す
ることはない。さらに第２のビット線の負荷容量は、第
２のビット線である金属と拡散層、基板及びゲート材と
の寄生容量と、第１のビット線で分割され選択された１
つの第１のビット線につくメモリセルの拡散層の寄生容
量及びその配線部の拡散層及びゲート材との寄生容量
と、第１のビット線選択回路の拡散層と基板間の寄生容
量となる。ここで第１のビット線である金属の負荷容量
は層間絶縁膜23が厚いことから小さく、又従来のものと
同じかそれ以下であり、従ってメモリセルの拡散層と基
板間の負荷か分割によって小さくなることで分割に近い
形で第２のビット線の負荷が小さくなる。選択回路の拡
散層と基板間の容量が加わるか、従来のものに比して大
幅な負荷容量の低下を実現できる。さらに第１及び第２
のゲート材を用いた直並列型に比べメモリセルサイズで
は、前述のようにデータ書き込みのイオン注入との合せ
精度、選択回路及びコンタクト部から同等のメモリセル
サイズとなる、又本発明は自己整合型でメモリセル部が
作られており、微細化に対しては、前述の２層ゲート材
より有用であり、メモリセルサイズも小さくすることが
可能である。第１図及び第４図にて大発明を設定してき
たが、もう少し全体が見えるよ回路図の構成で第５図に
その実施例を示す、第５図において、32はビット線から
のデータを検出するセンスアンプの一例、36、37、38は
ＰチャネルMOSトランジスタ、39、40、41はＮチャネルM
OSトランジスタ、43は第２のビット線56を選択するＮチ
ャネルMOSトランジスタ、43はＹデコーダ出力信号、48
〜50は第１のビット線選択用のチャネルMOSトランジス
タ、44〜47は同様に選択信号、54、55はメモリセルであ
るＮチャネルMOSトランジスタ、52、53はワード線であ
る。例えばアドレス信号によってＹデコーダ出力信号43
が高レベルになると第２のビット線56が選択され、同様
にワード線52が高レベル、選択線44が高レベルになると
メモリセル54が選択される。この時、例えばメモリセル
54がMOSトランジスタとして働いているようにデータと
して作り込まれている場合、ＰチャネルMOSトランジス
タ38からＮチャネルMOSトランジスタ41を通して第２の
ビット線56の負荷容量に電流が流れデータ検出付近まで
電位が上昇する。ここで、34は読み出し動作を制御する
信号であり、読み出し時は低レベルとなっている。そし
てＰチャネルMOSトランジスタ37とＮチャネルMOSトラン
ジスタ40でデータ検出点の第２のビット線の電位が決定
され、56が低い場合にはＮチャネルMOSトランジスタ41
のゲート電位が高くなり第２のビット線56を充電する。
第２のビット線56が検出電位付近に達するとＰチャネル
MOSトランジスタ38にはメモリセル54に流れる電流が流
れ、この電流を比較回路であるＰチャネルMOSトランジ
スタ36で基準電流を表わす入力信号33及びＮチャネルMO
Sトランジスタ39により比較し、前述のようにメモリセ
ルがMOSトランジスタとして働いている場合、センスア
ンプ出力35は高レベルとなる。又メモリセルMOSトラン
ジスタとして動作しないデータの書き込みではＰチャネ
ルMOSトランジスタ38、36は電流が流れず、基準電流に
よりセンスアンプ出力35は低レベルになることによって
２値のデータを記憶及び読み出すものである。第５図で
は説明を簡単にするため、第２のビット線が１本、第１
のビット線が４本の回路について説明したが、これらが
増加した場合についても動作は理解できるであろう。簡
単にデータに対するセンサアンプ及び行線の動作を説明
したが、データの読み出しはメモリセルの状態によって
ビット線の電位が検出電位付近で変化し、そしてメモリ
セルの電流を検出するものであり、センスアンプの動作
速度はビット線の電位変化時間でほぼ決定されてしま
う。従って本発明のようにビット線の負荷が大幅に小さ
くしかも並列型であることによるメモリセルのインピー
ダンスの低さにより高速度なデータ読み出し動作が実現
できることは明らかである。又、この読み出し動作に対
してもメモリセルが小さくなることは効果があり、すな
わちワード線及びビット線の長さが短くなることにより
抵抗、負荷容量の低下によってワード線は選択動作の速
度向上、ビット線は読み出し動作の速度向上と、より高
速度な半導体記憶装置を実現できる。これまでビット線
について説明したが、第１図の実施例のように第２のビ
ット線を第１のビット線に対して絶縁膜を介して金属で
あるAl等で形成し、メモリセルであるＮチャネルMOSト
ランジスタのソースも第１のビット線と同様に多結晶シ
リコン材で埋め込みコンタクトをとることにより、又ワ
ード線であるゲート材は通常多結晶シリコン材で形成さ
れることから、メモリセルに直接接続する部分は全て多
結晶シリコン材で形成することが可能であり、さらに前
述の製造工程例のように自己整合的にメモリセルのソー
ス、ドレインに埋め込みコンタクトによって接続するこ
とにより合せ余裕を考えることなく、多結晶シリコン材
の最小幅、最小間隔にてワード線及び第１のビット線、
ソースに接続する電源供給線を配置することが可能であ
る。ここで通常デザイン寸法の最小値で多結晶シリコン
材は形成され、従ってメモリアレイはこの多結晶シリコ
ン材の最小寸法、すなわちデザイン寸法の最小寸法で作
られることになり、平面的には最小のメモリセルサイズ
が得られることになる。本発明によれば第２のビット線
は第１のビット線と絶縁膜介して形成することも可能で
あり、例えば通常配線材として用いられるAlがその粒子
が大きいこと又製造上の問題等からデザイン寸法より一
般に大きい寸法で作られるが、ワード線方向の第１のビ
ット線を複数本、第１図及び第５図では２本の第１のビ
ット線を選択回路を介して第２のビット線に接続するた
め、メモリセルサイズに影響を与えることなく作ること
ができる。
ソースに接続する電源供給は第１図のようにソースが
拡散層にて横方向に接続されるため第１のビット線が複
数本、例えば16本に１本程度で良いため、前述の第１の
ビット線選択回路と同様にメモリセルの面積に対して非
常に小さい面積増で良く、その結果メモリセルアレイの
面積は、デザイン寸法の最小寸法にワード線数、第１の
ビット線数をかけた寸法とほとんど同じ面積の平面的に
は最小の面積で実現できる。これまで、多結晶シリコン
材と表現してきたが、多結晶シリコンでも良く、又高融
点金属を多結晶シリコン上に形成するポリサイド構造で
も良く、又ゲート材をポリサイ構造、第１のビット線を
ポリシリコン、又その逆でも良い。又第１のビット線を
金属で作るこのも可能である。この場合であってもメモ
リセルであるMOSトランジスタのソース、ドレインへの
接続は前述のようにソース、ドレインへが熱拡散もしく
はイオン注入により形成された後に行なわれるため、同
様に自己整合的に接続することが可能であり、第１のビ
ット線をこの金属の最小寸法で作ることができる。又第
１図及び第５図に示す本発明の実施例は、ワード線方向
の第１のビット線を２本選択回路を介して第２のビット
線に接続する例であるが、４本の第１のビット線もしく
はそれ以上でも良い。又ビット線方向の第１のビット線
選択回路を２組同一場所に配置し、第２のビット線の負
荷を減らすことも可能である。又第１のビット線の中間
に選択回路を配して第１のビット線のインピーダンスを
下げることも可能である。又ソースへの電源供給線のイ
ンピーダンスを下げるため第１のビット線に対して短い
長さで金属に接続する事も可能である。
〔発明の効果〕
以上、本発明によれば、第１のビット線を選択回路を
介して第２のビット線に接続することで、ビット線の負
荷容量を面積をほとんど増加することなく大幅に減少す
ることができ、さらには、チップサイズの縮小と合わせ
て選択系及び読み出し系での時間の短縮が行なえ、高速
な半導体記憶装置を得ることができる。
【図面の簡単な説明】
第１図は本発明を表わすメモリセルアレイの平面図の一
部、第２図は半導体記憶装置の構成を示すブロック図、
第３図は従来のメモリセルの平面図、第４図は本発明の
メモリセルの断面図、第５図は本発明のメモリセルから
データ検出回路に至る実施回路図である。 １、26、52、53……ゲート材であるワード線。 ２、３、24……多結晶シリコン、 ４、５、22……配線用金属、 ６……コンタクトホール、 ７、28……埋め込みコンタクト用ホール、 ８、10……MOSトランジスタを形成する配化膜の段差、 ９、44、45、46、47……第１のビット線選択線、 11、12……アドレス入力端子、 13……出力端子、 14、16……入力バッファ 15、17……デコーダ、 18……メモリセルアレイ、 19……ビット線選択回路、 20……データ出力回路 21……保護膜 23、25……層間絶縁膜、 27……ゲート酸化膜、 29、30……拡散層、 31……シリコン基板、 32……センスアンプ、 39、40、42……ＮチャネルMOSトランジスタ、 36〜38……ＰチャネルMOSトランジスタ、 48〜51……第１のビット線選択用ＮチャネルMOSトラン
ジスタ、 54、55……メモリセルであるＮチャネルMOSトランジス
タ。

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】マトリクス状に配置されたメモリセルをワ
    ード線により選択し、該メモリセルを構成するトランジ
    スタに記憶された記憶データをビット線を介して読み出
    す半導体記憶装置において、 前記ビット線は前記メモリセルを構成する複数のトラン
    ジスタのドレイン又はソース端子と接続する第１のビッ
    ト線と、複数の該第１のビット線が第１の選択回路を介
    して選択的に電気的に接続される第２のビット線より成
    り、 複数の該第２のビット線が第２の選択回路により選択さ
    れ、選択された前記第１及び第２のビット線を介して前
    記記憶データが読み出される ことを特徴とする半導体記憶装置。
  2. 【請求項２】前記第１及び第２のビット線が絶縁膜を介
    して２層で構成されて成ることを特徴とする特許請求の
    範囲第１項記載の半導体記憶装置。
  3. 【請求項３】前記第１及び第２のビット線が金属より成
    ることを特徴とする特許請求の範囲第２項記載の半導体
    記憶装置。
  4. 【請求項４】前記第１のビット線が多結晶シリコンより
    成り、前記トランジスタのドレイン又はソース端子と埋
    め込みコンタクトで接続されることを特徴とする特許請
    求の範囲第１項記載の半導体記憶装置。
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