JPS58161362A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58161362A JPS58161362A JP57043748A JP4374882A JPS58161362A JP S58161362 A JPS58161362 A JP S58161362A JP 57043748 A JP57043748 A JP 57043748A JP 4374882 A JP4374882 A JP 4374882A JP S58161362 A JPS58161362 A JP S58161362A
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- Japan
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- semiconductor device
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- bit
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置の改良に関するものである。
（ｂ） 技術の背景
Ｓｉ （シリコン）基板に素子形成用の不純物を導入し
てＭＯ８型半導体素子を多数規則的に形成し、該基板上
に絶縁膜を介してポリシリコンより域と接続するだめの
ビットラインを形成し、該ドレイン領域の所定の位置と
ビットラインとを接続してなるＭＯＳ型の読み出し専用
の半導体装置はすでに周知である。
てＭＯ８型半導体素子を多数規則的に形成し、該基板上
に絶縁膜を介してポリシリコンより域と接続するだめの
ビットラインを形成し、該ドレイン領域の所定の位置と
ビットラインとを接続してなるＭＯＳ型の読み出し専用
の半導体装置はすでに周知である。
このような読み出し専用の半導体装置（ＲＯＭ）の回路
図を第１図に示す。第１図は前記半導体装置の回路全模
式的に示すもので、Ｓｉ基板上にはＭｏ５ｓの半導体素
子ｌ、２．８・・・・・・および１１．１２．１３・・
・・・・がそれぞれ所定の位置に規則正しく多数形成さ
れている。一方該ＭＯ８型半導体素子上には絶縁膜を介
して前記ＭＯ８型半導体素子のゲート電極と接続するポ
リシリコンよりなるワードライン２１．２２．２８・・
・・・・が多数段けられ、一方該ワードライン上には該
ワードラインと交差して絶縁膜を介してＭＯ８型半導体
素子のドレイン領域と接続をとるためのアルミニウム（
Ａｌ）！りなるビットライン３１，３２．８３・・・・
・・が形成されている。ここでＭＯＳ型トランジスタ１
１．１２．１３のドレイン領域とビットライン３２とこ
の状態においてビットツイン３１．８２．３３・・・・
・・には高レベルの電圧を印加しワードラインｔ２■、
２２．２３には低レベルの電圧を印加しておく。そして
例えばワードライン２２には高レベルの電圧を印加する
と、トランジスタ２．トランジスタ１２はＯＮＬトラン
ジスタ２に接続されているビットライン３１は低レベル
に彦りトランジスタ１２に接続されていないビットライ
ン３２は高レベルのままである。この低レベル状Ｂを例
えば０、高レベル状態を例えばｌとすれば、０、■の情
報が半導体装置内（例えばＣＰＵ）内に読み込まれるよ
うになるう ところで従来トランジスタのドレイン領域とビットライ
ンとを選択的に接続あるいは非接続の状態にするために
は、ドレイン領域上に選択的にビットラインと接続をと
るためのヌル−ホールを開孔する方式や、あるいはビッ
トラインと接続を取らないドレイン領域を有するトラン
ジスタをあらかじめ形成しない方式等がとられている。
図を第１図に示す。第１図は前記半導体装置の回路全模
式的に示すもので、Ｓｉ基板上にはＭｏ５ｓの半導体素
子ｌ、２．８・・・・・・および１１．１２．１３・・
・・・・がそれぞれ所定の位置に規則正しく多数形成さ
れている。一方該ＭＯ８型半導体素子上には絶縁膜を介
して前記ＭＯ８型半導体素子のゲート電極と接続するポ
リシリコンよりなるワードライン２１．２２．２８・・
・・・・が多数段けられ、一方該ワードライン上には該
ワードラインと交差して絶縁膜を介してＭＯ８型半導体
素子のドレイン領域と接続をとるためのアルミニウム（
Ａｌ）！りなるビットライン３１，３２．８３・・・・
・・が形成されている。ここでＭＯＳ型トランジスタ１
１．１２．１３のドレイン領域とビットライン３２とこ
の状態においてビットツイン３１．８２．３３・・・・
・・には高レベルの電圧を印加しワードラインｔ２■、
２２．２３には低レベルの電圧を印加しておく。そして
例えばワードライン２２には高レベルの電圧を印加する
と、トランジスタ２．トランジスタ１２はＯＮＬトラン
ジスタ２に接続されているビットライン３１は低レベル
に彦りトランジスタ１２に接続されていないビットライ
ン３２は高レベルのままである。この低レベル状Ｂを例
えば０、高レベル状態を例えばｌとすれば、０、■の情
報が半導体装置内（例えばＣＰＵ）内に読み込まれるよ
うになるう ところで従来トランジスタのドレイン領域とビットライ
ンとを選択的に接続あるいは非接続の状態にするために
は、ドレイン領域上に選択的にビットラインと接続をと
るためのヌル−ホールを開孔する方式や、あるいはビッ
トラインと接続を取らないドレイン領域を有するトラン
ジスタをあらかじめ形成しない方式等がとられている。
ここで一般にこのような半導体装置（ＥＯＭ）’に形成
する場合ユーザーより独自に所望のＲＯＭ情報を受けて
から生産する場合が多く、ユーザーの注文後出来るだけ
短い工程で製造して短納期でユーザーに納入することが
肝要とされている。
する場合ユーザーより独自に所望のＲＯＭ情報を受けて
から生産する場合が多く、ユーザーの注文後出来るだけ
短い工程で製造して短納期でユーザーに納入することが
肝要とされている。
（Ｃ） 従来技術と問題点
このような方法を実現するための従来の半導体装置の構
造を第２図、第３図、第４図に示す、第２図は従来の半
導体装置の構造の平面図で第８図はそのＡ −Ａ’断面
図であり、第４図はそのＢ −Ｂ’断面図である。図示
するように例えばＰ型の８１基板４１には素子間分離用
の二酸化シリコン膜（Ｓｊ−Ｏｇ ）膜４２が熱酸化法
によって形成されている。
造を第２図、第３図、第４図に示す、第２図は従来の半
導体装置の構造の平面図で第８図はそのＡ −Ａ’断面
図であり、第４図はそのＢ −Ｂ’断面図である。図示
するように例えばＰ型の８１基板４１には素子間分離用
の二酸化シリコン膜（Ｓｊ−Ｏｇ ）膜４２が熱酸化法
によって形成されている。
また該５１０２膜で画定された領域にはＮ型の例えばり
ん（Ｐ）等の不純物が拡散あるいはイオン注入法によっ
て導入されてソース領域４３、およびドレイン領域４４
がそれぞれ形成されている。そしてこの基板上にはゲー
ト酸化膜４６となる薄いＳｉＣ２膜を介してゲート電極
と接続するポリシリコンよりなるワードライン４６Ａ、
４６Ｂ、４６Ｃ，４６Ｄがそれぞれ形成されている。図
では４本しか示していないが多数本形成されているもの
とする。更に該基板上には絶縁膜を介してアルミニウム
よりなるビットライン４？Ａ、４７Ｂ、４７０．４７Ｄ
が前述したワードラインと交差するようにして走って
いる。図では４本しか示していないが多数本形成されて
いるものとする。
ん（Ｐ）等の不純物が拡散あるいはイオン注入法によっ
て導入されてソース領域４３、およびドレイン領域４４
がそれぞれ形成されている。そしてこの基板上にはゲー
ト酸化膜４６となる薄いＳｉＣ２膜を介してゲート電極
と接続するポリシリコンよりなるワードライン４６Ａ、
４６Ｂ、４６Ｃ，４６Ｄがそれぞれ形成されている。図
では４本しか示していないが多数本形成されているもの
とする。更に該基板上には絶縁膜を介してアルミニウム
よりなるビットライン４？Ａ、４７Ｂ、４７０．４７Ｄ
が前述したワードラインと交差するようにして走って
いる。図では４本しか示していないが多数本形成されて
いるものとする。
ところで従来の構造においてはドレイン領域上はすべて
窓開きを行ってヌル−ホー／ｌ／１０１を形成し、その
上と素子間分離用５１０２膜上に巾の広いアルミニウム
配線よりなるビットライン４？Ａ、４７Ｂ、 ４７０．
４７Ｄ Ｉそれぞれ形成したのちドレイン領域と接続を
しない部分のビットツインのＡｌ配線膜をレーザ光を用
いて焼き切ったり、あるいはエツチング等を用いてＡｌ
配線膜を切断してドレイン領域と導通を取らないように
している。第８図で４８はこのようにして形成したＡ［
配線の切断部分を示している。このようにすればあらか
じめビットラインのＡｌ配線までの工程を終了した状態
で待機し、ユーザーの受註後直ちに前記ド切断すること
で容易に短手番でユーザーに所望の回路構成を有する半
導体装置を提供することが可能となる。
窓開きを行ってヌル−ホー／ｌ／１０１を形成し、その
上と素子間分離用５１０２膜上に巾の広いアルミニウム
配線よりなるビットライン４？Ａ、４７Ｂ、 ４７０．
４７Ｄ Ｉそれぞれ形成したのちドレイン領域と接続を
しない部分のビットツインのＡｌ配線膜をレーザ光を用
いて焼き切ったり、あるいはエツチング等を用いてＡｌ
配線膜を切断してドレイン領域と導通を取らないように
している。第８図で４８はこのようにして形成したＡ［
配線の切断部分を示している。このようにすればあらか
じめビットラインのＡｌ配線までの工程を終了した状態
で待機し、ユーザーの受註後直ちに前記ド切断すること
で容易に短手番でユーザーに所望の回路構成を有する半
導体装置を提供することが可能となる。
しかし上述したような構造の半導体装置においては切断
する部分のＡｌ配線の部分をあらかじめ余裕を見越して
形成しなければならずその余裕を見越す分だけＡｌ配線
膜の巾寸法が増大し、形成される半導体装置が高密度に
集積化されない欠点を生じていた。
する部分のＡｌ配線の部分をあらかじめ余裕を見越して
形成しなければならずその余裕を見越す分だけＡｌ配線
膜の巾寸法が増大し、形成される半導体装置が高密度に
集積化されない欠点を生じていた。
（ｄ、） 発明の目的
本発明は上述した欠点を除去し、前述したドレイン領域
と接続をとらない方式の半導体装置の製造において、前
記ビットラインを形成するアルミニウム配線の巾寸法が
増大せず、もって高密度に集積化された半導体装置が容
易に形成され得るよう彦半導体装置の構造を提供するこ
とを目的とするものである。
と接続をとらない方式の半導体装置の製造において、前
記ビットラインを形成するアルミニウム配線の巾寸法が
増大せず、もって高密度に集積化された半導体装置が容
易に形成され得るよう彦半導体装置の構造を提供するこ
とを目的とするものである。
（ｅ） 発明の構成
かかる目的を達成するための本発明の半導体装入されて
、ＭＯＳ型の半導体素子が形成され、該半導体素子上に
絶縁膜を介してワードフィンとビットラインとがそれぞ
れ形成され、前記ビットラドラインが絶縁膜を介して二
層構造に形成されていることを特徴とするものである。
、ＭＯＳ型の半導体素子が形成され、該半導体素子上に
絶縁膜を介してワードフィンとビットラインとがそれぞ
れ形成され、前記ビットラドラインが絶縁膜を介して二
層構造に形成されていることを特徴とするものである。
（ｆ） 発明の実施例
以下図面を用いて本発明の一実施例につき詳細に説明す
る、 第５図は本発明に係る半導体装置の平面図を示し、第６
図はそのｃｌ−ｃ′断面図を示し、第７図はそのＤ −
Ｄ’断面図を示す。
る、 第５図は本発明に係る半導体装置の平面図を示し、第６
図はそのｃｌ−ｃ′断面図を示し、第７図はそのＤ −
Ｄ’断面図を示す。
第５、第６、第７図に示すように本発明の半導体装置は
、Ｐ型のＳｉ基板５１内に所定パターンの素子間分離用
のＳ：１０２膜５２が形成されている、前記素子間分離
用５ｉ−０２膜５２で画定された領域内にはＮ型の不純
物のＰ等が拡散あるいはイオン注入法によって導入され
てＭＯＳ ）ランジスタのソース領域５８およびドレイ
ン領域５４が形成されている。そしてこの基板上には、
薄いゲート５１０２膜５５を介してポリシリコンよりな
るゲート電極と接続するためのポリシリコンより彦るワ
ードライン５６Ａ、５６Ｂ が形成されている。そして
更にワードフィンが形成された該基板上にはその上に形
成されるアルミニウム（Ａ４）よりなるビットラインと
絶縁するための５ｉｎ２膜が図示しないが形成されてい
る。その後すべてのドレイン領域５４上にはビットライ
ンと接続をとるためのスルーホー／ｌ／１０２が開孔さ
れている。その後該基板上には第１層のビットラインと
なるＡＩ配線用金属膜が蒸着されたのち写真蝕刻法およ
びプラズマエツチング法等を用いて所定のパターンに成
形される。図で５７Ａ、５７Ｂ ・・・・・・はこのよ
うにして形成された第１層のＡＪＩ’よりなるビットフ
ィンである。その後該基板上にその上に形成する第２層
のｉ よりなるビットフィンを絶縁するためのりんシリ
ケートガラス（ＰＳＧ）膜よりなる絶縁膜５８が形成さ
れたのちドレイン領域と接続をとるためのスルーホー）
ｖ５９が写真蝕刻法、プラズマエツチング法等を用いて
形成される。その後該基板上にＡｌ金属膜が蒸着によっ
て形成された後、写真蝕刻法およびプラズマエツチング
法等を用いて所定のパターンに第２層目のビットライン
６０Ａ、６０Ｂとして形成される。その後ビットフィン
でドレイン領域と接続を必要としない部分をレーザビー
ムを照射したりあるいはエツチング液等を用いて切断し
て切断口６１を形成してユーザーの所望の回路構成を形
成する。
、Ｐ型のＳｉ基板５１内に所定パターンの素子間分離用
のＳ：１０２膜５２が形成されている、前記素子間分離
用５ｉ−０２膜５２で画定された領域内にはＮ型の不純
物のＰ等が拡散あるいはイオン注入法によって導入され
てＭＯＳ ）ランジスタのソース領域５８およびドレイ
ン領域５４が形成されている。そしてこの基板上には、
薄いゲート５１０２膜５５を介してポリシリコンよりな
るゲート電極と接続するためのポリシリコンより彦るワ
ードライン５６Ａ、５６Ｂ が形成されている。そして
更にワードフィンが形成された該基板上にはその上に形
成されるアルミニウム（Ａ４）よりなるビットラインと
絶縁するための５ｉｎ２膜が図示しないが形成されてい
る。その後すべてのドレイン領域５４上にはビットライ
ンと接続をとるためのスルーホー／ｌ／１０２が開孔さ
れている。その後該基板上には第１層のビットラインと
なるＡＩ配線用金属膜が蒸着されたのち写真蝕刻法およ
びプラズマエツチング法等を用いて所定のパターンに成
形される。図で５７Ａ、５７Ｂ ・・・・・・はこのよ
うにして形成された第１層のＡＪＩ’よりなるビットフ
ィンである。その後該基板上にその上に形成する第２層
のｉ よりなるビットフィンを絶縁するためのりんシリ
ケートガラス（ＰＳＧ）膜よりなる絶縁膜５８が形成さ
れたのちドレイン領域と接続をとるためのスルーホー）
ｖ５９が写真蝕刻法、プラズマエツチング法等を用いて
形成される。その後該基板上にＡｌ金属膜が蒸着によっ
て形成された後、写真蝕刻法およびプラズマエツチング
法等を用いて所定のパターンに第２層目のビットライン
６０Ａ、６０Ｂとして形成される。その後ビットフィン
でドレイン領域と接続を必要としない部分をレーザビー
ムを照射したりあるいはエツチング液等を用いて切断し
て切断口６１を形成してユーザーの所望の回路構成を形
成する。
このようにすれば第１層のビットライン５７Ａ。
５７Ｂ と第２層のビットライン６０Ａ、６０Ｂ
とはＰＳＧよりなる層間絶縁膜５８を介して二層構造に
形成されており従来のビットラインの占める面積の約１
７２で済むことになり形成される半導体装置の集積度が
大巾に向上する利点を生じる。
とはＰＳＧよりなる層間絶縁膜５８を介して二層構造に
形成されており従来のビットラインの占める面積の約１
７２で済むことになり形成される半導体装置の集積度が
大巾に向上する利点を生じる。
（２）発明の効果
以上述べたように本発明の半導体装置の構造によればビ
ットフィンの占有面積が従来の約１／２となり形成され
る半導体装置の集積度が大巾に向上
ットフィンの占有面積が従来の約１／２となり形成され
る半導体装置の集積度が大巾に向上
第１図は半導体装置の回路の模式図、第２図、第３図、
第４図は従来の半導体装置の平面図およびそのＡ−Ａ′
、Ｂ−Ｂ’断面図、第５図、第６図、第７図は本発明の
半導体装置の平面図およびそのＣ−Ｃ’、Ｄ−Ｄ’断面
図である。 図において、１．２．８．１１，１２．１３は半導体素
子、２■、２２．２３．４６Ａ、 ４８Ｂ％４６Ｃ，４
６Ｄ、５６Ａ、５６Ｂはワードライン、８１． 〆３
２．８８．４７Ａ、４７Ｂ、４７０，４７Ｄ はビット
ライン、４１．５１は８１基板、４２．５２は素子間分
離用Ｓｉ、’０２膜、４８．６８はソース領域、倉＋４
．５４はドレイン領域、４５．５５はゲートＳｉ。 ０２膜、４８．６１は切断部、５７Ａ、５７Ｂ は第１
層のビットライン、６８はＰＳＧ膜、６０Ａ、 ６０Ｂ
は第２層のビットライン、５９１．１０１％ン１０２は
スルーホーμを示す。
第４図は従来の半導体装置の平面図およびそのＡ−Ａ′
、Ｂ−Ｂ’断面図、第５図、第６図、第７図は本発明の
半導体装置の平面図およびそのＣ−Ｃ’、Ｄ−Ｄ’断面
図である。 図において、１．２．８．１１，１２．１３は半導体素
子、２■、２２．２３．４６Ａ、 ４８Ｂ％４６Ｃ，４
６Ｄ、５６Ａ、５６Ｂはワードライン、８１． 〆３
２．８８．４７Ａ、４７Ｂ、４７０，４７Ｄ はビット
ライン、４１．５１は８１基板、４２．５２は素子間分
離用Ｓｉ、’０２膜、４８．６８はソース領域、倉＋４
．５４はドレイン領域、４５．５５はゲートＳｉ。 ０２膜、４８．６１は切断部、５７Ａ、５７Ｂ は第１
層のビットライン、６８はＰＳＧ膜、６０Ａ、 ６０Ｂ
は第２層のビットライン、５９１．１０１％ン１０２は
スルーホーμを示す。
Claims (1)
- 半導体基板に所定のパターンで不純物が導入されてＭ
ＯＳ型の半導体素子が形成され、該半導体素子上に絶縁
膜を介してワードラインとビットフィンがそれぞれ形成
され、前記ビットラインと素子間を導通あるいは非導通
とすることで２値情報を得る半導体装置の前記ビットラ
インが絶縁膜を介して二層構造に形成されていることを
特徴とする半導体装＠う
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57043748A JPS58161362A (ja) | 1982-03-18 | 1982-03-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57043748A JPS58161362A (ja) | 1982-03-18 | 1982-03-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58161362A true JPS58161362A (ja) | 1983-09-24 |
Family
ID=12672377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57043748A Pending JPS58161362A (ja) | 1982-03-18 | 1982-03-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58161362A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63226060A (ja) * | 1986-10-27 | 1988-09-20 | Seiko Epson Corp | 半導体記憶装置 |
-
1982
- 1982-03-18 JP JP57043748A patent/JPS58161362A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63226060A (ja) * | 1986-10-27 | 1988-09-20 | Seiko Epson Corp | 半導体記憶装置 |
| JP2563803B2 (ja) * | 1986-10-27 | 1996-12-18 | セイコーエプソン株式会社 | 半導体記憶装置 |
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