JPS60160653A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60160653A JPS60160653A JP59015114A JP1511484A JPS60160653A JP S60160653 A JPS60160653 A JP S60160653A JP 59015114 A JP59015114 A JP 59015114A JP 1511484 A JP1511484 A JP 1511484A JP S60160653 A JPS60160653 A JP S60160653A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- contact hole
- shaped
- psg
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は高集積度のＭＯＳ ＬＳＩに用いて好適な半導
体装置の製造方法に関するものでるる。
体装置の製造方法に関するものでるる。
半導体装置の集積度を高めるにしたがって、ＭＯＳ Ｆ
ＥＴのチャンネル長が短かくなり、また信号配線間、例
へばダイナミックＲＡＭにおけるワード線間の距離も小
さくなる傾向がるるか、このために種々の問題が生じる
。
ＥＴのチャンネル長が短かくなり、また信号配線間、例
へばダイナミックＲＡＭにおけるワード線間の距離も小
さくなる傾向がるるか、このために種々の問題が生じる
。
第１図は従来の１つのＭＯＳ ＦＥＴ と１つのキャパ
シタとで構成されるダイナミックメモリ素子の断面図を
示す。図において、１はＰ形シリコン基板、２はＮ形不
純物を拡散して形成された即“領域、３はワード線とな
るポリシリコンからなるトランスファゲート電極、４は
ゲート酸化膜、６は電源に接続されるポリシリコンから
なるメモリゲート電極、７け燐ガラス（ＰＳＧ）膜、８
はアルミニウムからなるデータ線、９鉱コンタクトホー
ルでるる。データ線８はＰＳＧ膜７にエツチングで形成
されたコンタクトホール９を介してＮ＋領域２に接続さ
れている。Ｎ＋領域２の図でみて中心から左右でそれぞ
れ１ビツトの１対のメモリ素子が構成される。
シタとで構成されるダイナミックメモリ素子の断面図を
示す。図において、１はＰ形シリコン基板、２はＮ形不
純物を拡散して形成された即“領域、３はワード線とな
るポリシリコンからなるトランスファゲート電極、４は
ゲート酸化膜、６は電源に接続されるポリシリコンから
なるメモリゲート電極、７け燐ガラス（ＰＳＧ）膜、８
はアルミニウムからなるデータ線、９鉱コンタクトホー
ルでるる。データ線８はＰＳＧ膜７にエツチングで形成
されたコンタクトホール９を介してＮ＋領域２に接続さ
れている。Ｎ＋領域２の図でみて中心から左右でそれぞ
れ１ビツトの１対のメモリ素子が構成される。
コンタクトホール９の幅は、トランスファゲート電極３
の端の直下のＮ”Ｐ接合とデータ線８との間の短絡を防
ぐために、ＰＳＧ Ｍγの幅と同程度の余裕＋１１ｉ１
ｆＲ（例えば０．５−１．０μｍ）ｋもって形成さ扛る
。
の端の直下のＮ”Ｐ接合とデータ線８との間の短絡を防
ぐために、ＰＳＧ Ｍγの幅と同程度の余裕＋１１ｉ１
ｆＲ（例えば０．５−１．０μｍ）ｋもって形成さ扛る
。
しかしなから、集８ｆ度が高くなると、左右のトランス
ファゲート電極間の間隔が小さくなるため、コンタクト
ホールをエツチングする際の余裕幅Ｒを確保するとコン
タクトホールの幅が小さくな９、エツチングが事笑止で
きなくなる。
ファゲート電極間の間隔が小さくなるため、コンタクト
ホールをエツチングする際の余裕幅Ｒを確保するとコン
タクトホールの幅が小さくな９、エツチングが事笑止で
きなくなる。
また、層間絶縁膜としてのＰＳＧ膜は、データ線とワー
ド線としてのトランスファゲート電極との間の電気的容
量結合を小さくするために、最小限の値（例えば０．５
μｍ）以上は必要である。従って、余裕幅としては例え
ば０．３．〜０．５μｍ以上が必要となる。
ド線としてのトランスファゲート電極との間の電気的容
量結合を小さくするために、最小限の値（例えば０．５
μｍ）以上は必要である。従って、余裕幅としては例え
ば０．３．〜０．５μｍ以上が必要となる。
一方、製造工程においてエツチング可能な最小のコンタ
クトホールの幅は、例えばサブミクロンのオーダでｂる
が、プロセスマージンから見ればできるだけ大きい力、
がよく、例えば１．０〜１．５μｍ程度とることが好ま
しい。この場合、高集積化のためもし左右のトランスフ
ァゲート電極間の距離として１．０〜１．５μｍが要求
されると、余裕幅Ｒとして０．３〜０．５がとれなくな
り、生産性のよい製造ができなくなる。
クトホールの幅は、例えばサブミクロンのオーダでｂる
が、プロセスマージンから見ればできるだけ大きい力、
がよく、例えば１．０〜１．５μｍ程度とることが好ま
しい。この場合、高集積化のためもし左右のトランスフ
ァゲート電極間の距離として１．０〜１．５μｍが要求
されると、余裕幅Ｒとして０．３〜０．５がとれなくな
り、生産性のよい製造ができなくなる。
このような問題を解決するものとして、自己整合コンタ
クトホールエツチング技術が提案されている（Ｍ、Ｓａ
ｋａｍｏｔｏ ｅｔ ａｌ、Ｐｒｏｃ、１３ｔｈＣｏｎ
ｆ、５ｏｌｉｄ ５ｔａｔｅ Ｄｅｖｉｃｅ、 Ｔｏｋ
ｙｏ 。
クトホールエツチング技術が提案されている（Ｍ、Ｓａ
ｋａｍｏｔｏ ｅｔ ａｌ、Ｐｒｏｃ、１３ｔｈＣｏｎ
ｆ、５ｏｌｉｄ ５ｔａｔｅ Ｄｅｖｉｃｅ、 Ｔｏｋ
ｙｏ 。
１９８１）。
第２図（ａ）＋（ｆ）はこのような方法によってダイナ
ミックメモリ素子のコンタクトホールを形成する際の各
工程の断面図を示す。第２図（ａ）において１１はＰ形
のシリコン基板、１２はＮ＋領領域１３はポリシリコン
からなるトランス７アグート電極、１４はゲート酸化膜
でるる。シリコン基板１１上にゲート酸化膜１４となる
５ｉＯＪｉ：Ｑ形成した後、この上にポリシリコン層を
形成する。次いで、ポリシリコン層と５ｔ（ｈ膜を選択
的にエツチング除去して開口を形成し、残ったトランス
７アゲート電極１３をマスクにしてＮ形不純物を注入し
、Ｎ＋領域１２を形成するとともに、トランスファゲー
ト電極１３をＮ形化する。
ミックメモリ素子のコンタクトホールを形成する際の各
工程の断面図を示す。第２図（ａ）において１１はＰ形
のシリコン基板、１２はＮ＋領領域１３はポリシリコン
からなるトランス７アグート電極、１４はゲート酸化膜
でるる。シリコン基板１１上にゲート酸化膜１４となる
５ｉＯＪｉ：Ｑ形成した後、この上にポリシリコン層を
形成する。次いで、ポリシリコン層と５ｔ（ｈ膜を選択
的にエツチング除去して開口を形成し、残ったトランス
７アゲート電極１３をマスクにしてＮ形不純物を注入し
、Ｎ＋領域１２を形成するとともに、トランスファゲー
ト電極１３をＮ形化する。
次に、表面を酸化してＳ ｉ Ｃｈ膜１５．１５ａを形
成する。このときトランスファゲート電極１３上の５ｉ
Ｏｚ膜１５はＮ＋領域１２上のＳ ｉ Ｏｘ膜１５ａ
より厚くなる（第２図（ｂ））。
成する。このときトランスファゲート電極１３上の５ｉ
Ｏｚ膜１５はＮ＋領域１２上のＳ ｉ Ｏｘ膜１５ａ
より厚くなる（第２図（ｂ））。
次に、Ｓｉｎｇ 膜１５ 、１５ａ ｆニー”ツチング
して、薄いＮ＋領域１２上の Ｓ ｉ Ｏｘ膜１５ａ
のみ除去する（第２図（Ｃ））。
して、薄いＮ＋領域１２上の Ｓ ｉ Ｏｘ膜１５ａ
のみ除去する（第２図（Ｃ））。
次に、熱窒化によりＮ＋領域１２上にＳ ｉ ｓ Ｎａ
膜１６全形成する（第２図（ｄ））。
膜１６全形成する（第２図（ｄ））。
次に、再酸化によりポリシリコンのトランス７アゲート
電極１３上の５ｔＯ２膜１５を厚くする（第２ Ｅ（ｅ
） ）。トランスファゲート電極１３の側面、すなわち
開口内壁の８１０Ｆ膜１５も厚くなる。
電極１３上の５ｔＯ２膜１５を厚くする（第２ Ｅ（ｅ
） ）。トランスファゲート電極１３の側面、すなわち
開口内壁の８１０Ｆ膜１５も厚くなる。
次に、アルミニウム膜を形成しパターニングしてデータ
線１Ｔを形成し、Ｎ＋領域１２と接続する。
線１Ｔを形成し、Ｎ＋領域１２と接続する。
このように、以上の製造方法ではコンタクトホール全ホ
トリソグラフィの工程によって作る必要がないため、前
記第１図で説明した余裕幅Ｒに関係なくコンタクトホー
ルを形成することができる。
トリソグラフィの工程によって作る必要がないため、前
記第１図で説明した余裕幅Ｒに関係なくコンタクトホー
ルを形成することができる。
しかしながら、このような製造方法によると、ポリシリ
コンのトランス７アグート電極とアルミニウムのデータ
線との間の層絶縁膜は、ポリシリコンの自己酸化によっ
て形成するため、この膜厚をろまｐ厚くできないという
欠点がろる。例えば、両配線の容量結合を要求される最
小限にするために膜厚が０．５〜１．０μｍ程度必要で
めったとすると、この厚さを得るために消費されるポリ
シリコンの厚さは ０．２５〜０．５μｍ程度となり、
最初に形成するポリシリコン層の厚さは、例えば０．７
５〜１．０μｍ程度になる。このように厚くなると、ポ
リシリコン層を高精度に微細加工することが離しくなる
。また、ワード線となるトランスファゲート電極として
ポリシリコンでなくモリブデン。
コンのトランス７アグート電極とアルミニウムのデータ
線との間の層絶縁膜は、ポリシリコンの自己酸化によっ
て形成するため、この膜厚をろまｐ厚くできないという
欠点がろる。例えば、両配線の容量結合を要求される最
小限にするために膜厚が０．５〜１．０μｍ程度必要で
めったとすると、この厚さを得るために消費されるポリ
シリコンの厚さは ０．２５〜０．５μｍ程度となり、
最初に形成するポリシリコン層の厚さは、例えば０．７
５〜１．０μｍ程度になる。このように厚くなると、ポ
リシリコン層を高精度に微細加工することが離しくなる
。また、ワード線となるトランスファゲート電極として
ポリシリコンでなくモリブデン。
タンタル、タングステン等のり７ラクトリー金属を使用
した場合は、事実上絶縁膜の形成は不可能となる。
した場合は、事実上絶縁膜の形成は不可能となる。
本発明はこのような従来の欠点を解消するためになされ
たものでろり、その目的とするところは、ワード線とな
るトランスファゲート電極等の第１層配線がどのような
材料であっても、その上に形成されるデータ線等の第２
層配線との間に所望の■ 厚さの層絶縁膜が形成でき、シフ０１もコンタクトホー
ルを生産性よく高精度に形成することができる半導体装
置の製造方法を提供することにめる。
たものでろり、その目的とするところは、ワード線とな
るトランスファゲート電極等の第１層配線がどのような
材料であっても、その上に形成されるデータ線等の第２
層配線との間に所望の■ 厚さの層絶縁膜が形成でき、シフ０１もコンタクトホー
ルを生産性よく高精度に形成することができる半導体装
置の製造方法を提供することにめる。
本発明はこのような目的を達成するために、基板上に所
定領域をはさんで第１層配線を形成し、この上に表面が
平坦になるように眉間絶縁膜を形成し、この上に第１の
絶縁膜のマスクパターンを作って所定領域上の層間絶縁
膜を所定深さ除去して凹部を形成し、全面に第２の絶縁
膜を形成した後、凹部の側壁部のみ残してエツチング除
去し、残った第２の絶縁膜と第１の絶縁膜をマスクにし
て層間絶縁膜をエツチングして所定領域上にコンタクト
ホールを形成し、眉間絶縁膜上に第２層配線を形成して
コンタクトホールを介して所定領域と接続するようにし
たものでるる。
定領域をはさんで第１層配線を形成し、この上に表面が
平坦になるように眉間絶縁膜を形成し、この上に第１の
絶縁膜のマスクパターンを作って所定領域上の層間絶縁
膜を所定深さ除去して凹部を形成し、全面に第２の絶縁
膜を形成した後、凹部の側壁部のみ残してエツチング除
去し、残った第２の絶縁膜と第１の絶縁膜をマスクにし
て層間絶縁膜をエツチングして所定領域上にコンタクト
ホールを形成し、眉間絶縁膜上に第２層配線を形成して
コンタクトホールを介して所定領域と接続するようにし
たものでるる。
以下、実施例にもとづいて本発明の詳細な説明する。
第３図（ａ）〜（ｆ）は本発明に係る牛導体＠懺の製造
方法ｔＭＯｓダイナミックメモリ累子に適用した一実施
例における各工程の断面図でるる。
方法ｔＭＯｓダイナミックメモリ累子に適用した一実施
例における各工程の断面図でるる。
先ず、Ｐ形シリコン基板２１の主表面にポリシリコンま
たはモリブデン、タングステン等の高耐熱性金属筒を形
成し、ホトリソグラフィ技術によってバターニングして
ワード線となるトランス７アゲート電極２２を形成する
。そして、このトランス７アゲート電極２２をＳＤ （
ソースドレイン）マスクとしてＮ形不純物を注入し、ソ
ース、ドレイン領域となるＮ＋領域２３を形成するとと
もに、トランス７アゲート電極２２をＮ形化する。しか
る後、トランスファゲート電極２２の上面およびクリ面
にＳｉＯ２膜２４全２４する。この状態全第３図（ａ）
に示す。
たはモリブデン、タングステン等の高耐熱性金属筒を形
成し、ホトリソグラフィ技術によってバターニングして
ワード線となるトランス７アゲート電極２２を形成する
。そして、このトランス７アゲート電極２２をＳＤ （
ソースドレイン）マスクとしてＮ形不純物を注入し、ソ
ース、ドレイン領域となるＮ＋領域２３を形成するとと
もに、トランス７アゲート電極２２をＮ形化する。しか
る後、トランスファゲート電極２２の上面およびクリ面
にＳｉＯ２膜２４全２４する。この状態全第３図（ａ）
に示す。
次に、この表面に層間絶縁膜となる低燐濃度の燐ガラス
（ＰＳＧ）膜ｚ５ｅ例えば０．５〜１．０μｍの厚さに
形成する。次いで、この上に高燐濃度のＰＳＧ膜２６′
に形成した後、アニールまたは周知の平坦化処理により
表面を平坦化する。この場合、ＰＳＧ膜２６の厚さは平
坦化が可能な厚さにする。
（ＰＳＧ）膜ｚ５ｅ例えば０．５〜１．０μｍの厚さに
形成する。次いで、この上に高燐濃度のＰＳＧ膜２６′
に形成した後、アニールまたは周知の平坦化処理により
表面を平坦化する。この場合、ＰＳＧ膜２６の厚さは平
坦化が可能な厚さにする。
この状態を第３図（ｂ）に示す。
次に、この上に例えばそれぞれ１００〜５００λ程度の
厚さの薄い絶縁膜でめるＳ ｉｓ Ｎ４ ［２７。
厚さの薄い絶縁膜でめるＳ ｉｓ Ｎ４ ［２７。
Ｓｉｇｈ膜２ Ｂ 、 ５ｉａＮ４膜２９を順次形成す
る。
る。
しかる後、隣接するトランスファゲート電極２２の間隔
Ｓと同程度またはこれよりやや小さい寸法径の凹部を形
成するため、ホトマスクを用いてマスク合せを行ないホ
トリソグラフィ技術により５ｉｓＮｉ膜２７ ＋ Ｓ
ｉ０２膜２ Ｂ 、 Ｓｉ３Ｎ４膜２９のホーＡ／全形
成する部分をエツチング除去する。この場合、目合わせ
精度は±０．２μｍ以下でるることが望ましい。次いで
、これら絶縁膜をマスクにして自己整合的に高燐濃度Ｐ
ＳＧ膜２６をエツチングし凹部３０を形成する。この場
合、ＰＳＧ膜２６は高濃度の燐を含むため、低燐濃度の
ＰＳＧ換２５よｐもエツチング速度が早く、それらの界
面でエツチングが急激に遅くなり凹状のエツチングが可
能となる。ｌた、５ｉｓＮ４膜２８は上記エツチングの
際にその下の５ｉＯｚ膜２８がエツチングされるのを防
ぐ作用をなす。この状態を第３図（ｃ）に示す。
Ｓと同程度またはこれよりやや小さい寸法径の凹部を形
成するため、ホトマスクを用いてマスク合せを行ないホ
トリソグラフィ技術により５ｉｓＮｉ膜２７ ＋ Ｓ
ｉ０２膜２ Ｂ 、 Ｓｉ３Ｎ４膜２９のホーＡ／全形
成する部分をエツチング除去する。この場合、目合わせ
精度は±０．２μｍ以下でるることが望ましい。次いで
、これら絶縁膜をマスクにして自己整合的に高燐濃度Ｐ
ＳＧ膜２６をエツチングし凹部３０を形成する。この場
合、ＰＳＧ膜２６は高濃度の燐を含むため、低燐濃度の
ＰＳＧ換２５よｐもエツチング速度が早く、それらの界
面でエツチングが急激に遅くなり凹状のエツチングが可
能となる。ｌた、５ｉｓＮ４膜２８は上記エツチングの
際にその下の５ｉＯｚ膜２８がエツチングされるのを防
ぐ作用をなす。この状態を第３図（ｃ）に示す。
次に、この上にプラズマＣＶＤ法によジ比較的厚い（例
えば０．３〜０．７ μｍ ） Ｓｉ３Ｎ４膜を全面的
に形成した後、反応性イオンエツチングにより凹部３０
の内壁面の部分のみ残して、側壁Ｓ ｉ ｓ Ｎ４膜３
１を形成する。なお、Ｓｉ３Ｎ２膜の厚さは余裕幅Ｒを
規定するものでめり、所望の余裕幅Ｒに応じて所定の厚
さが設定される。上記エツチング時に５ＬｌＮ４膜２９
はエツチング除去されるが、Ｓｉｇｈ膜２８がめるため
にその下の５ｉｓＮ４膜２７は残る。この状態を第３図
（ｄ）に示す。なお、第３図（ｄ）の点線はプラズマＣ
ＶＤ法で形成されその後エツチング除去される５ｉｓＮ
４膜を示している。
えば０．３〜０．７ μｍ ） Ｓｉ３Ｎ４膜を全面的
に形成した後、反応性イオンエツチングにより凹部３０
の内壁面の部分のみ残して、側壁Ｓ ｉ ｓ Ｎ４膜３
１を形成する。なお、Ｓｉ３Ｎ２膜の厚さは余裕幅Ｒを
規定するものでめり、所望の余裕幅Ｒに応じて所定の厚
さが設定される。上記エツチング時に５ＬｌＮ４膜２９
はエツチング除去されるが、Ｓｉｇｈ膜２８がめるため
にその下の５ｉｓＮ４膜２７は残る。この状態を第３図
（ｄ）に示す。なお、第３図（ｄ）の点線はプラズマＣ
ＶＤ法で形成されその後エツチング除去される５ｉｓＮ
４膜を示している。
次に、５ｉｓＮ４膜２Ｔと側壁５ｉｓＮ４膜３１をマス
クにしてＰＳＧ膜２１エツチングしてコンタクトホール
３２を形成する。このとき、Ｓｉｎｇ膜２８は除去され
る。コンタクトホール３２はＮ＋領域２３の中央部上に
形成される。この状態を第３図（ｅ）に示す。
クにしてＰＳＧ膜２１エツチングしてコンタクトホール
３２を形成する。このとき、Ｓｉｎｇ膜２８は除去され
る。コンタクトホール３２はＮ＋領域２３の中央部上に
形成される。この状態を第３図（ｅ）に示す。
次に、燐酸処理によフＳ ｉｓ Ｎ４膜２７と側壁Ｓ
ｉ ｓ Ｎ４膜３１を除去する。しかる後、この表面に
アルミニウムを被着しパターニングしてデータ線３３の
配Ｍを形成する。このデータ線３３はコンタクトホール
３２を介してＮ＋領域２３と接続される。この状態を第
３図（ｆ）に示す。
ｉ ｓ Ｎ４膜３１を除去する。しかる後、この表面に
アルミニウムを被着しパターニングしてデータ線３３の
配Ｍを形成する。このデータ線３３はコンタクトホール
３２を介してＮ＋領域２３と接続される。この状態を第
３図（ｆ）に示す。
このように構成したダイナミックメモリ素子によると１
１例えば±０．２μｍ程度のマスクの目合わせ精度によ
って、０．８〜１．３μｍ程度のコンタクトホールをホ
トエツチングすることができるため、トランス７アゲー
ト電極間の距ｙＩｓＳが１０〜１．５μｍ程度の設計の
微細パターンを有するメモリ素子でめっでも、実質的に
サブミクロンのコンタクトホールエツチングが可能とな
る。すなわち、Ｓ＝１．５μｍ設計のものにおいて、０
．５μｍの余裕幅Ｒｔ−有する径０．５μｍのコンタク
トホー／Ｉ／全容易に形成することができる。
１例えば±０．２μｍ程度のマスクの目合わせ精度によ
って、０．８〜１．３μｍ程度のコンタクトホールをホ
トエツチングすることができるため、トランス７アゲー
ト電極間の距ｙＩｓＳが１０〜１．５μｍ程度の設計の
微細パターンを有するメモリ素子でめっでも、実質的に
サブミクロンのコンタクトホールエツチングが可能とな
る。すなわち、Ｓ＝１．５μｍ設計のものにおいて、０
．５μｍの余裕幅Ｒｔ−有する径０．５μｍのコンタク
トホー／Ｉ／全容易に形成することができる。
以上の実施例では、凹部３０に形成する側壁絶縁膜とし
てＳ ｉ ｓ Ｎ４を用いたが、このかわりにポリシリ
コンを用いることもてきる。この場合、高濃度ＰＳＧ膜
の上に形成する薄い絶縁膜は、５ｉｓＮ４膜、５ｉｏ−
膜、 ５ｉａＮｎ膜の３層にする必要はな（，５ｉｓＮ
４膜２７の１層でよい。また、ポリシリコンの側壁絶縁
膜は除去することなくそのま萱残し、この状態でアルミ
ニウムを被着することができる。
てＳ ｉ ｓ Ｎ４を用いたが、このかわりにポリシリ
コンを用いることもてきる。この場合、高濃度ＰＳＧ膜
の上に形成する薄い絶縁膜は、５ｉｓＮ４膜、５ｉｏ−
膜、 ５ｉａＮｎ膜の３層にする必要はな（，５ｉｓＮ
４膜２７の１層でよい。また、ポリシリコンの側壁絶縁
膜は除去することなくそのま萱残し、この状態でアルミ
ニウムを被着することができる。
また、シリコン基板をＰ形、ソース、ドレイン領域をＮ
形にしたが、これと反対の導電形でも全く同様でめる。
形にしたが、これと反対の導電形でも全く同様でめる。
以上述べたように、本発明に係る半導体装置の製造方法
によると、第１層配線と第２Ｎ配線との間の層絶縁膜の
厚さが第１層配線の材料に関係なく十分にとれるため、
両配線間の容量結合を小さくすることが可能となり、ま
た、層絶縁膜に生産性よくかつ高精度にコンタクトホー
ルを形成することができるという優れた効果がめる。
によると、第１層配線と第２Ｎ配線との間の層絶縁膜の
厚さが第１層配線の材料に関係なく十分にとれるため、
両配線間の容量結合を小さくすることが可能となり、ま
た、層絶縁膜に生産性よくかつ高精度にコンタクトホー
ルを形成することができるという優れた効果がめる。
第１図は従来のダイナミックメモリ素子の断面図、＠２
図（ａ）〜（ｆ）は従来の他のダイナミックメモリ素子
の各製造工程における断面図、第３図は本発明に係る半
導体装置の製造方法をダイナミックメモリ素子に適用し
た一実施例の各工程における断面図である。 ２１・・・・シリコン基板、２２−−・・トランスファ
ゲート電極、２３・・・・Ｎ＋領領域２５・・・・低燐
濃度のＰＳＧ膜、２６・・・・高燐濃度のＰＳＧ膜、２
７ ＋ ２９−・＊咎５１ｇＮ４膜、２８・会・・ ５
１０２膜、３０ ・−・・凹部、３１・・・・ 側壁Ｓ
ｉ３Ｎ４膜、３２ 拳・・・コンタクトホール、３３・
−・・ｙ’−１線。 第１図 （Ｃ１） （ｄ） （ｂ） （ｅ） （ｃ） （ｆ） 第３図
図（ａ）〜（ｆ）は従来の他のダイナミックメモリ素子
の各製造工程における断面図、第３図は本発明に係る半
導体装置の製造方法をダイナミックメモリ素子に適用し
た一実施例の各工程における断面図である。 ２１・・・・シリコン基板、２２−−・・トランスファ
ゲート電極、２３・・・・Ｎ＋領領域２５・・・・低燐
濃度のＰＳＧ膜、２６・・・・高燐濃度のＰＳＧ膜、２
７ ＋ ２９−・＊咎５１ｇＮ４膜、２８・会・・ ５
１０２膜、３０ ・−・・凹部、３１・・・・ 側壁Ｓ
ｉ３Ｎ４膜、３２ 拳・・・コンタクトホール、３３・
−・・ｙ’−１線。 第１図 （Ｃ１） （ｄ） （ｂ） （ｅ） （ｃ） （ｆ） 第３図
Claims (1)
- 第１導電形の半導体基板の表面に第２導電形の領域を形
成する工程と、この領域をはさんで前記半導体基板上に
第１層配線を形成する工程と、全面に表面が平坦になる
ように層間絶縁膜を形成する工程と、この層間絶縁膜の
上に第１の絶縁膜を形成する工程と、この第１の絶縁膜
の前記領域上の部分を除去する工程と、この部分的に除
去されたＭｌの絶縁膜をマスクにして前記層間絶縁膜を
所定深さまでエツチング除去して凹部な形成する工程と
、全面に第２の絶縁膜を形成する工程と、この第２の絶
縁膜を前記凹部の側壁部のみ残してエツチング除去する
工程と、この残った第２の絶縁膜と前記第１の絶縁膜を
マスクにして前記層間絶縁膜をエツチングして前記領域
上にコンタクトホールを形成する工程と、前記層間絶縁
膜上に第２層配線を形成するとともにこのコンタクトホ
ール會介して前記領域と接続する工程とを有する半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015114A JPS60160653A (ja) | 1984-02-01 | 1984-02-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015114A JPS60160653A (ja) | 1984-02-01 | 1984-02-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60160653A true JPS60160653A (ja) | 1985-08-22 |
Family
ID=11879796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59015114A Pending JPS60160653A (ja) | 1984-02-01 | 1984-02-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60160653A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62224068A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS6484735A (en) * | 1987-09-28 | 1989-03-30 | Toshiba Corp | Manufacture of semiconductor device |
| JPH0215632A (ja) * | 1988-04-08 | 1990-01-19 | American Teleph & Telegr Co <Att> | 半導体集積回路の製造方法 |
| EP0380327A2 (en) * | 1989-01-25 | 1990-08-01 | Nec Corporation | Structure of semiconductor device with funnel-shaped inter-level connection |
| JPH04364034A (ja) * | 1991-06-11 | 1992-12-16 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH06216125A (ja) * | 1992-10-24 | 1994-08-05 | Hyundai Electron Ind Co Ltd | 高集積半導体素子のコンタクトホール形成方法 |
| JPH06244129A (ja) * | 1992-10-06 | 1994-09-02 | Hyundai Electron Ind Co Ltd | 半導体素子の微細コンタクトホール形成方法 |
| JPH06260442A (ja) * | 1992-11-27 | 1994-09-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100367495B1 (ko) * | 1995-12-22 | 2003-03-06 | 주식회사 하이닉스반도체 | 반도체소자의콘택홀형성방법 |
| US6731008B1 (en) | 1996-04-22 | 2004-05-04 | Renesas Technology Corp. | Semiconductor device with conductive contact layer structure |
-
1984
- 1984-02-01 JP JP59015114A patent/JPS60160653A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62224068A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS6484735A (en) * | 1987-09-28 | 1989-03-30 | Toshiba Corp | Manufacture of semiconductor device |
| JPH0215632A (ja) * | 1988-04-08 | 1990-01-19 | American Teleph & Telegr Co <Att> | 半導体集積回路の製造方法 |
| EP0380327A2 (en) * | 1989-01-25 | 1990-08-01 | Nec Corporation | Structure of semiconductor device with funnel-shaped inter-level connection |
| JPH04364034A (ja) * | 1991-06-11 | 1992-12-16 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH06244129A (ja) * | 1992-10-06 | 1994-09-02 | Hyundai Electron Ind Co Ltd | 半導体素子の微細コンタクトホール形成方法 |
| JPH06216125A (ja) * | 1992-10-24 | 1994-08-05 | Hyundai Electron Ind Co Ltd | 高集積半導体素子のコンタクトホール形成方法 |
| JPH06260442A (ja) * | 1992-11-27 | 1994-09-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6097052A (en) * | 1992-11-27 | 2000-08-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and a method of manufacturing thereof |
| US6586329B1 (en) | 1992-11-27 | 2003-07-01 | Mitsubishi Denki Kabshiki Kaisha | Semiconductor device and a method of manufacturing thereof |
| KR100367495B1 (ko) * | 1995-12-22 | 2003-03-06 | 주식회사 하이닉스반도체 | 반도체소자의콘택홀형성방법 |
| US6731008B1 (en) | 1996-04-22 | 2004-05-04 | Renesas Technology Corp. | Semiconductor device with conductive contact layer structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3175188B2 (ja) | 位置合わせマークの形成方法 | |
| JPH05206451A (ja) | Ｍｏｓｆｅｔおよびその製造方法 | |
| JPH01175260A (ja) | 絶縁ゲート電界効果トランジスタの製造方法 | |
| JPS60160653A (ja) | 半導体装置の製造方法 | |
| JPH04348077A (ja) | 薄膜トランジスタ | |
| JPS6015944A (ja) | 半導体装置 | |
| JPS59188141A (ja) | 半導体集積回路 | |
| JPS6286715A (ja) | 半導体装置の製造方法 | |
| JPH0346346A (ja) | 半導体集積回路装置 | |
| JPS63229747A (ja) | 半導体装置の製造方法 | |
| JPS60117658A (ja) | Ｍｏｓダイナミツクメモリ装置の製造方法 | |
| JPH0287621A (ja) | 半導体装置の製造方法 | |
| JPS61214537A (ja) | 半導体装置の製造方法 | |
| JPS6431453A (en) | Manufacture of semiconductor device | |
| JPS5994457A (ja) | 半導体装置 | |
| JPH04315454A (ja) | 半導体装置の製造方法 | |
| JPS62273773A (ja) | 半導体装置の製造方法 | |
| JPS5943832B2 (ja) | 半導体装置の製造方法 | |
| JPS6032355A (ja) | 半導体装置とその製造方法 | |
| JPS61185974A (ja) | 半導体装置の製造方法 | |
| JPS6065544A (ja) | 半導体装置の製造方法 | |
| JPH03145729A (ja) | 半導体装置の製造方法 | |
| JPH05114713A (ja) | 半導体装置およびその製造方法 | |
| JPS6112031A (ja) | 半導体装置の製造方法 | |
| JPS6126224A (ja) | 微細穴の加工方法 |