KR880005618A - 반도체 기억 장치 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명을 나타내는 메모리 셀 어레이의 평면도의 일부.
제2도는 반도체 기억 장치의 구성을 도시하는 블럭도.
제3도는 본 발명의 메모리 셀의 단면도.
Claims (18)
- 메모리 셀이 접속되는 비트선, 및 상기 메모리 셀을 선택하기 위한 워드선을 매트릭스 형상으로 배치하고 선택된 상기 메모리 셀의 기억 데이타로 판독해내는 반도체 기억 장치에 있어서, 복수의 MOS 트랜지스터의 드레인(또는 소오스)이 접속되는 제1비트선과 복수의 상기 제1비트선이 선택으로 접속되는 제2비트선과 복수의 상기 제1비트선 중에서 1개를 선택하여 상기 제2비트선에 접속하기 위한 제1비트선 선택 회로와, 상기 제2비트선을 선택하여 센스 증폭기에 접속하기 위한 제2비트선 선택회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
- 제1항에 있어서, 상기 워드선은 메모리 셀을 구성하는 MOS 트랜지스터의 게이트 전극이 되는 것을 특징으로 하는 반도체 기억 장치.
- 제1항에 있어서, 상기 제1비트선은 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
- 제1항에 있어서, 상기 제1비트선은 금속으로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
- 제3항에 있어서, 상기 제1비트선은 메모리 셀을 구성하는 MOS 트랜지스터의 드레인(또는 소오스)과 매장 콘덕트에 의해 접속하는 것을 특징으로 하는 반도체 기억 장치.
- 제4항에 있어서, 상기 제1의 비트선은 메모리 셀을 구성하는 MOS 트랜지스터의드레인(또는 소오스)과 매장 콘덕트에 의해 접속하는 것을 특징으로 하는 반도체 기억 장치.
- 제5항에 있어서, 상기 제2비트선은 금속으로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
- 제1항에 있어서, 상기 제1비트선과 상기 제2비트선은 절연막을 개재하여 2층으로 구성되는 것을 특징으로 하는 반도체 기억 장치.
- 제7항에 있어서, 상기 제1비트선과 상기 제2비트선은 절연막을 개재하여 2층으로 구성되는 것을 특징으로 하는 반도체 기억 장치.
- 제1항에 있어서, 상기 비트선에 평행으로 배치되고 복수의 상기 MOS 트랜지스터의 소오스(또는 드레인)에 접속되는 전원선을 구비하는 것을 특징으로 하는 반도체 기억 장치.
- 제10항에 있어서, 상기 전원선은 복수의 상기 MOS 트랜지스터의 소오스(또는 드레인)에 접속되는 제1전원선과 그 제1전원선에 콘덕트 홀을 개재하여 접속되는 제2전원선을 구비하는 것을 특징으로 하는 반도체 기억 장치.
- 제11항에 있어서, 상기 제1비트선과 상기 제1전원선은 동일 층에 구성되는 것을 특징으로 하는 반도체 기억 장치.
- 제12항에 있어서, 상기 제2비트선과 상기 제2전원선은 동일 층에 구성되는 것을 특징으로 하는 반도체 기억 장치.
- 제12항에 있어서, 상기 제1비트선 및 상기 제1전원선은 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
- 제11항에 있어서, 상기 제1전원선은 MOS 트랜지스터의 소오스 또는 드레인과 매장 콘덕트에 의해 접속하는 것을 특징으로 하는 반도체 기억 장치.
- 제13항에 있어서, 상기 제2비트선 및 상기 제2전원선은 금속으로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
- 제1항에 있어서, 상기 제1비트선 선택회로는 소오스(또는 드레인)에 상기 제1비트선이 접속되는 한편, 게이트 전극에 비트선의 선택 신호가 공급되는 복수의 MOS 트랜지스터로 이루어지고 그 복수의 MOS 트랜지스터로 이루어지고 그 복수의 MOS 트랜지스터의 드레인(또는 소오스)은 공통 접속되어서 상기 제2비트선에 접속되는 것을 특징으로 하는 반도체 기억 장치.
- 제1항에 있어서, 상기 메모리 셀은 판독 전용 메모리의 셀인 것을 특징으로 하는 반도체 기억 장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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