KR960030408A - 반도체 기억장치 - Google Patents

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Abstract

〔목적〕
종래와 동등 혹은 그 이상의 독출신호량을 확보하면서 대폭적인 저소비전력화, 고신뢰성, 고속화를 실현할 수 있는 DRAM을 제공하는 것을 목적으로 한다.
〔구성〕
이를 위해 본 발명은, 복수이 비트선쌍과 복수의 워드선이 교차하여 배치되고, 이들 각 교차부에 메모리셀이 설치된 메모리셀 어레이를 구비한 DRAM에 있어서, 메모리셀(MC)은 각 1개의 트랜지스터(QM)와 1개의 캐패시터(CM)로 이루어지고, 트랜지스터(QM)의 게이트가 워드선(WL)에 접속되며, 드레인이 쌍을 이루는 비트선의 한쪽 BL1에 접속되고, 소오스가 캐패시터(CM)의 제1단자에 접속되며, 캐패시터(CM)의 제2단자가 쌍을 이루는 비트선의 다른쪽 BL2에 접속된 구성을 취하고, 또한 감지시에 있어서, 메모리셀(MC)의 기억노드(SN)의 전위 변동이 Vcc와 Vss의 범위내이도록 비트선전위의 진폭을 Vcc와 Vss의 차의 1/3이하로 설정한 것을 특징으로 한다.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 제1실시예에 따른 반도체 기억장치의 메모리셀을 나타낸 회로구성도.

Claims (6)

  1. 복수의 비트선쌍과 복수의 워드선이 교차하여 배치되고, 이들 각 교차부에 메모리셀이 설치된 메모리셀 어레이를 구비하여 이루어지고, 상기 메모리셀은 1개의 트랜지스터와 1개의 캐패시터로 이루어지고, 트랜지스터의 게이트가 워드선에 접속되며, 드레인이 쌍을 이루는 비트선의 한쪽에 접속되고, 소오스가 캐패시터의 제1단자에 접속되며, 캐패시터의 제2단자가 쌍을 이루는 비트선의 다른쪽에 접속된 구성을 취하고, 또한 감지시에 있어서, 메모리셀의 기억노드의 전위변동이 제1전위와 제2전위의 범위내이도록 비트선전위의 진폭을 제1전위와 제2전위의 차의 1/3이하로 설정하여 이루어진 것을 특징으로 하는 반도체 기억장치.
  2. 복수의 비트선쌍과 복수의 워드선이 교차하여 배치되고, 이들 각 교차부에 메모리셀이 설치된 메모리셀 어레이와, 상기 비트선쌍의 한쪽에 제1트랜스퍼 게이트를 매개하여 접속된 제1비트선 및 그 비트선쌍의 다른쪽에 제2트랜스퍼 게이트를 매개해서 접속된 제2비트선으로 이루어진 센스앰프측 비트선쌍 및, 상기 센스앰프측 비트선쌍의 사이에 배치되고,게이트가 공통접속된 제1의 p형 트랜지스터 및 제1의 n형 트랜지스터의 각 드레인이 제1비트선에 접속되며, 게이트가 공통접속된 제2의 p형 트랜지스터 및 제2의 n형 트랜지스터의 각 드레인이 제2비트선에 접속되고, 제1 및 제2의 p형 트랜지스터의 각 소오스가 제1센스앰프 구동선에 접속되며, 제1 및 제2의 n형 트랜지스터의 각 소오스가 제2센스앰프 구동선에 접속되고, 제1의 p형 트랜지스터의 게이트가 제3트랜스퍼 게이트를 매개해서 제2비트선에 접속되며, 제2의 p형 트랜지스터의 게이트가 제4트랜스퍼 게이트를 매개해서 제1비트선에 접속된 플립플롭형 센스앰프회로를 구비한 것을 특징으로 하는 반도체 기억장치.
  3. 복수의 비트선쌍과 복수의 워드선이 교차하여 배치되고, 이들 각 교차부에 메모리셀이 설치된 메모리셀 어레이와, 상기 비트선쌍의 한쪽에 제1트랜스퍼 게이트를 매개하여 접속된 제1비트선 및 그 비트선쌍의 다른쪽에 제2트랜스퍼 게이트를 매개해서 접속된 제2비트선으로 이루어진 센스앰프측 비트선쌍 및, 상기 센스앰프측 비트선쌍의 사이에 배치되고, 게이트가 공통접속된 제1의 p형 트랜지스터 및 제1의 n형 트랜지스터의 각 드레인이 제1비트선에 접속되며, 게이트가 공통접속된 제2의 p형 트랜지스터 및 제2의 n형 트랜지스터의 각 드레인이 제2비트선에 접속되고, 제1 및 제2의 p형 트랜지스터의 각 소오스가 제1센스앰프 구동선에 접속되며, 제1 및 제2의 n형 트랜지스터의 각 소오스가 제2센스앰프 구동선에 접속되고, 제1의 p형 트랜지스터의 게이트가 제3트랜스퍼 게이트를 매개해서 제2비트선에 접속되며, 제2의 p형 트랜지스터의 게이트가 제4트랜스퍼 게이트를 매개해서 제1비트선에 접속된 플립플롭형 센스앰프회로를 구비한 반도체 기억장치로서, 제1의 n형 트랜지스터와 제2의 n형 트랜지스터를 비트선방향으로 분리하여 배치하고, 그들 사이에 제3트랜스퍼 게이트와 제4트랜스퍼 게이트를 비트선방향으로 분리하여 배치하며, 더욱이 그들 사이에 제1, 제2의 p형 트랜지스터를 배치하는 것을 특징으로 하는 반도체 기억장치.
  4. 복수의 비트선쌍과 복수의 워드선이 교차하여 배치되고, 이들 각 교차부에 메모리셀이 설치된 메모리셀 어레이와, 상기 비트선쌍의 한쪽에 제1트랜스퍼 게이트를 매개하여 접속된 제1비트선 및 그 비트선쌍의 다른쪽에 제2트랜스퍼 게이트를 매개해서 접속된 제2비트선으로 이루어진 센스앰프측 비트선쌍 및, 상기 센스앰프측 비트선쌍의 사이에 배치되고,게이트가 공통접속된 제1의 p형 트랜지스터 및 제1의 n형 트랜지스터의 각 드레인이 제1비트선에 접속되며, 게이트가 공통접속된 제2의 p형 트랜지스터 및 제2의 n형 트랜지스터의 각 드레인이 제2비트선에 접속되고, 제1 및 제2의 p형 트랜지스터의 각 소오스가 제1센스앰프 구동선에 접속되며, 제1 및 제2의 n형 트랜지스터의 각 소오스가 제2센스앰프 구동선에 접속되고, 제1의 p형 트랜지스터의 게이트가 제3트랜스퍼 게이트를 매개해서 제2비트선에 접속되며, 제2의 p형 트랜지스터의 게이트가 제4트랜스퍼 게이트를 매개해서 제1비트선에 접속된 플립플롭형 센스앰프회로를 구비한 반도체 기억장치로서, 제1의 p형 트랜지스터와 제2의 p형 트랜지스터를 비트선방향으로 분리하여 배치하고, 그들 사이에 제3트랜스퍼 게이트와 제4트랜스퍼 게이트를 비트선방향으로 분리하여 배치하며, 더욱이 그들 사이에 제1, 제2의 n형 트린지스터를 배치하는 것을 특징으로 하는 반도체 기억장치.
  5. 복수의 비트선쌍과 복수의 워드선이 교차하여 배치되고, 이들 각 교차부에 메모리셀이 설치된 메모리셀 어레이와, 상기 메모리셀 어레이부의 비트선쌍의 한쪽에 제1트랜스퍼 게이트를 매개하여 접속된 제1비트선 및 그 비트선쌍의 다른쪽에 제2트랜스퍼 게이트를 매개해서 접속된 제2비트선으로 이루어진 센스앰프측 비트선쌍 및, 상기 센스앰프측 비트선쌍의 사이에 배치되고, 게이트가 제2비트선에 공통접속된 제1의 p형 트랜지스터 및 제1의 n형 트랜지스터의 각 드레인이 제1비트선에 접속되며, 게이트가 제1비트선에 공통접속된 제2의 p형 트랜지스터 및 제2의 n형 트랜지스터의 각 드레인이 제2비트선에 접속되고, 제1 및 제2의 p형 트랜지스터의 각 소오스가 제1센스앰프 구동선에 접속되며, 제1 및 제2의 n형 트랜지스터의 각 소오스가 제2센스앰프 구동선에 접속된 플립플롭형 센스앰프 회로 및, 상기 제1트랜스퍼 게이트를 매개해서 제1비트선에 접속되어 있는 메모리셀 어레이부의 비트선에 드레인이 공통접속되고 게이트가 제2비트선에 공통접속된 제3의 p형 트랜지스터 및 제3의 n형 트랜지스터와, 상기 제2트랜스퍼 게이트를 매개해서 제2비트선에 접속되어 있는 메모리셀 어레이부의 비트선에 드레인이 공통접속되고 게이트가 제1비트선에 공통접속된 제4의 p형 트랜지스터 및 제4의 n형 트랜지스터로 이루어지고, 제3 및 제4의 p형 트랜지스터의 각 소오스는 제3센스앰프 고동선에 접속되며, 제3 및 제4의 n형 트랜지스터의 각 소오스는 제4센스앰프 구동선에 접속된 인버터회로를 구비한 것을 특징으로 하는 반도체 기억장치.
  6. 복수의 비트선쌍과 복수의 워드선이 교차하여 배치되고, 이들 교차부에 1개의 트랜지스터와 1개의 캐패시터로 이루어지고 트랜지스터의 게이트가 워드선에 접속되며 드레인이 쌍을 이루는 비트선의 한쪽에 접속되고소오스가 캐패시터의 제1단자에 접속되며 캐패시터의 제2단자가 쌍을 이루는 비트선의 다른쪽에 접속된 구성을취하는 메모리셀이 설치된 메모리셀 어레이와, 상기 비트선싸의 한쪽에 제1트랜스퍼 게이트를 매개해서 접속된제1비트선 및 그 비트선쌍의 다른쪽에 제2트랜스퍼 게이트를 매개해서 접속된 제2비트선으로 이루어진 센스앰프측 비트선쌍 및, 상기 센스앰프측 비트선쌍의 사이에 배치되고, 게이트가 공통접속된 제1의 p형 및 n형 트랜지스터의 각 드레인이 제1비트선에 접속되며, 게이트가 공통접속된 제2의 p형 및 n형 트랜지스터의 각 드레인이 제2비트선에 접속되고, 제1 및 제2의 p형 트랜지스터의 각 소오스가 제1센스앰프 구동선에 접속되며, 제1 및 제2의 n형 트랜지스터의 각 소오스가 제2센스앰프 구동선에 접속되고, 제1의 p형 트랜지스터의 게이트가 제3센스앰프 구동선을 매개해서 제2비트선에 접속되며, 제2의 p형 트랜지스터의 게이트가 제4센스앰프 구동선을 매개해서 제1비트선에 접속된 구성을 취하는 플립플롭형 센스앰프회로를 구비한 것을 특징으로 하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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