KR960002349A - 반도체 메모리 디바이스 - Google Patents

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KR960002349A
KR960002349A KR1019950019423A KR19950019423A KR960002349A KR 960002349 A KR960002349 A KR 960002349A KR 1019950019423 A KR1019950019423 A KR 1019950019423A KR 19950019423 A KR19950019423 A KR 19950019423A KR 960002349 A KR960002349 A KR 960002349A
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다께히또 하마다
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가네꼬 히사시
니뽄 덴끼 가부시끼가이샤
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Abstract

반도체 메모리 디바이스에선, 다수의 직선형 워드 라인(WL1, WL2,…)이 서로 병렬로 배열되고, 다수의 계단형 비트 라인(BL1, BL2,…)은 워드 라인에 대략 수직으로 배열된다. 한-트랜지스터, 한-캐패시터형의 다수의 메모리 셀(CL11, CL13, …)은 워드 라인과 비트 라인간에 접속된다.

Description

반도체 메모리 디바이스
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명을 따른 DRAM 디바이스의 제1실시예를 도시한 평면도,
제6도는 제5도의 DRAM 디바이스의 등가 회로도,
제8도는 본 발명에 따른 DRAM 디바이스의 제2실시예를 도시한 평면도,
제9도는 제8도의 DRAM 디바이스의 등가 회로도.

Claims (15)

  1. 제1방향으로 서로 병렬로 배열된 다수의 직선형 워드 라인(WL1, WL2,…)과; 상기 제1방향에 대략 수직한 제2방향을 따라 배열된 다수의 계단형 비트 라인(BL1, BL2,…)및; 상기 워드 라인중 한 워드 라인과 상기 비트라인중 한 비트 라인에 각각 접속된 다수의 메모리 셀(CL11, CL13, …)을 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  2. 제1항에 있어서, 상기 비트 라인은 상기 제1방향과 병렬이며, 상기 메모리 셀의 각각의 메모리 셀에 접속되어진 제1부분(P1) 및; 상기 제2방향과 병렬인 제2부분(P2)을 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  3. 제1항에 있어서, 상기 비트 라인은 상기 제1방향과 경사져 있으며, 상기 메모리 셀의 각각의 메모리 셀에 접속되어진 제1부분(P1')및; 상기 제2방향과 병렬인 제2부분(P2')을 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  4. 제1항에 있어서, 상기 비트 라인은 엇갈리는 것을 특징으로 하는 반도체 메모리 디바이스.
  5. 제1항에 있어서, 상기 비트 라인은 오프 비트 라인형인 것을 특징으로 하는 반도체 메모리 디바이스.
  6. 제1항에 있어서, 각각의 상기 메모리 셀은 상기 비트 라인중 한 비트 라인에 접속된 드레인과, 상기 워드 라인중 한 워드 라인에 접속된 게이트 및, 소스를 구비한 셀 트랜지스터(Qij) 및; 상기 소스에 접속된 캐패시터(Cij)를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  7. 서로 병렬로 배열된 다수의 직선형 워드 라인(WL1, WL2,…)과; 상기 워드 라인데 대략 수직한 다수의 계단형 비트 라인(BL1, BL2,…)및; 상기 워드 라인중 한 워드 라인과 상기 비트 라인중 한 비트 라인의 일부(상기 워드 라인과 대략 병렬임)에 각각 접속되어진 한-트랜지스터, 한-트랜지스터형의 다수의 메모리 셀(CL11, CL13, …)을 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  8. 제7항에 있어서, 상기 비트 라인은 엇갈리는 것을 특징으로 하는 반도체 메모리 디바이스.
  9. 제7항에 있어서, 상기 비트 라인은 오드 비트 라인형인 것을 특징으로 하는 반도체 메모리 디바이스.
  10. 제1방향으로 배열된 다수의 감지 증폭기(SA1,SA2,…)와; 상기 제1방향을 따라 서로 병렬로 상기 감지 증폭기의 제1측에 배열된 제1그룹의 직선형 워드 라인(WL1, WL2,…)과; 상기 제1방향을 따라 서로 병렬로 상기 감지 증폭기의 한쪽에 대향된 상기 감지 증폭기의 제2측상에 배열된 제2그룹의 직선형 워드 라인(WL1', WL2',…)과; 상기 제1방향에 대략 수직한 제2방향을 따라 상기 감지 증폭기의 상기 제1측상에 배열되고 상기 감지 증폭기에 접속되어진 제1그룹의 계단형 비트 라인(BL1, BL2,…)과; 상기 제2방향을 따라 감지 증폭기의 상기 제2측상에 배열되고 상기 감지 증폭기에 접속되어진 제2그룹의 계단형 비트 라인(BL1', BL2',…)과; 상기 제1그룹의 직선형 워드 라인중 한 워드 라인과 상기 제1그룹의 계단형 비트 라인중 한 비트 라인에 각각 접속된 제1그룹의 메모리 셀(CL11, CL13, …)및; 상기 제2그룹의 직선형 워드 라인중 한 워드 라인과 상기 제2그룹의 계단형 비트 라인중 한 비트 라인에 각각 접속된 제2그룹의 메모리 셀(CL11, CL13, …)을 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  11. 제10항에 있어서, 상기 비트 라인은 상기 제1방향과 병렬이며, 상기 메모리 셀의 각각의 메모리 셀에 각각 접속되어진 제1부분(P1)및; 상기 제2방향과 병렬인 제2부분(P2)을 포함하느 것을 특징으로 하는 반도체 메모리 디바이스.
  12. 제10항에 있어서, 상기 비트 라인은 상기 제1방향에 대해 경사져 있으며, 상기 메모리 셀의 각각의 메모리 셀에 각각 접속되어진 제1부분(P1') 및; 상기 제2방향과 병렬인 제2부분(P2')을 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  13. 제10항에 있어서, 상기 비트 라인은 엇갈리는 것을 특징으로 하는 반도체 메모리 디바이스.
  14. 제10항에 있어서, 상기 비트 라인은 오프 비트 라인형인 것을 특징으로 하는 반도체 메모리 디바이스.
  15. 제10항에 있어서, 각각의 상기 메모리 셀은 상기 비트 라인중 한 비트 라인에 접속된 드레인과, 상기 워드 라인중 한 워드 라인에 접속된 게이트 및, 소스를 구비한 셀 트랜지스터(Qij) 및 상기 소스에 접속된 캐패시터(Cij)를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950019423A 1994-06-30 1995-06-30 반도체 메모리 디바이스 KR100195845B1 (ko)

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