KR970067369A - 반도체 메모리 장치 - Google Patents

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KR970067369A
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다까노 야스아끼
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Abstract

SRAM의 메모리셀로 소프트 에러가 발생하기 어렵도록 한다.
전원 라인으로 이루어진 제1알루미늄 배선(33)과 접지 라인으로 이루어진 제4알루미늄 배선(40)을 워드선 방향으로 평행하게 배치하고, 그들 사이에 부가 트랜지스터(P1,P2) 및 구동 트랜지스터(N1,N2)를 배치한다. 부가 트랜지스터(P1,P2) 를 반도체 기판(1)의 N형 영역에 배치되고, 구동 트랜지스터(N1,N2)를 P-Well영역(2)에 배치한다. N형 영역과 P-Well영역(2)과의 경계 부분에 활성 영역(51)을 형성하고, 이 활성 영역(51)과 부가 트랜지스터(P1,P2)의 게이트와 구동 트랜지스터(N1,N2)의 게이트를 접속하는 접속부 사이에 용량을 형성하여 게이트 용량을 크게 한다.

Description

반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 반도체 메모리 장치의 구조를 도시한 평면도.

Claims (2)

  1. 서로 독립하여 배치되고, 각각 다른 전위가 부여되는 제1 및 제2전력 라인과, 상기 제1 및 제2전력 라인 사이에서 상기 제1전력 라인에 대하여 병렬로 배치되는 제1 및 제2부하 트랜지스터와; 상기 제1 및 제2전력라인 사이에서 상기 제2전원 라인에 대하여 병렬로 배치되는 제1 및 제2구동 트랜지스터와; 상기 제1 및 제2전력 라인에 교차하고 서로 평행하게 배치되는 한쌍의 비트선과; 상기 한쌍의 비트선에 각각 접속되는 제1 및 제2선택 트랜지스터를 반도체 기판 상에 형성하여 이루어진 스태틱형의 반도체 메모리 장치에 있어서, 상기 제1부하 트랜지스터 및 상기 제1구동 트랜지스터의 게이트가 상기 제2부하 트랜지스터, 상기 제2구동 트랜지스터 및 상기 제1선택 트랜지스터의 드레인에 공통으로 접속됨과 동시에, 상기 제2부하 트랜지스터 및 상기 제2구동 트랜지스터의 게이트가 상기 제1부하 트랜지스터, 상기 제1구동 트랜지스터 및 상기 제2선택 트랜지스터의 드레인에 공통적으로 접속되고, 상기 제1부하 트랜지스터 및 상기 제1구동 트랜지스터의 게이트의 접속 라인 또는 상기 제2부하 트랜지스터 및 상기 제2구동 트랜지스터의 게이트의 접속 라인의 적어도 한쪽에, 반도체 기판과의 사이에 용량이 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1 및 제2부하 트랜지스터가 반도체 기판의 제1도전형 영역에 형성되고, 상기 제1 및 제2구동 트랜지스터가 반도체 기판의 제2도전형 영역에 형성되고, 반도체 기판의 제1도전형 영역과 제2도전형의 영역과의 경제 영역에서, 상기 제1부하 트랜지스터 및 상기 제1구동 트랜지스터의 게이트의 접속 라인 또는 상기 제2부하 트랜지스터 및 상기 제2구동 트랜지스터의 게이트의 접속 라인에 용량이 형성되는 것을 특징으로 하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970011197A 1996-03-29 1997-03-28 반도체메모리장치 KR100388868B1 (ko)

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