KR950010093A - 다이나믹형 반도체 기억장치 - Google Patents

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Abstract

본 발명은 접힘형 비트선 방식이면서 메모리 셀의 사이즈를 작게 할 수 있고, 메모리 셀의 고집적화와 더불어 노이즈의 저감을 도모할 수 있는 다이나믹형 반도체 기억장치를 제공하기 위한 것이다.
이를 위해 본 발명은, 복수의 제1비트선과, 상기 제1비트선의 위에 배치되고, 상기 제1비트선과 비트선쌍을 이루어 접힘형 비트선 구성을 이루는 복수의 제2비트선, 상기 제1비트선 및 제2비트선에 교차하는 방향으로 배치된 워드선, 상기 제1비트선에 접속된 복수의 메모리 셀이 매트릭스형상으로 배치된 적어도 1개의 메모리 셀 어레이를 구비하고 있다. 이러한 구성에 있어서, 상기 메모리 셀 어레이는 상기 워드선과 평행으로 소정수(所定數)의 워드선을 포함하고, 복수의 메모리 셀이 배치된 복수의 제1영역과, 상기 제1영역과 번갈아 배치되고, 메모리 셀을 포함하지 않는 복수의 제2영역을 포함한다. 또한, 상기 제2영역은 소정수의 상기 비트선쌍의 상기 제1비트선이 상기 제2비트선에, 상기 제2비트선이 상기 제1비트선에 접속되는 영역을 포함한다.
선택도 : 제2도

Description

다이나믹형 반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 제1실시예에 관한 다이나믹형 반도체 기억장치의 구성을 나타낸 도면,
제3도는 제2도의 2A(8A)-2A'(8A') 부분의 단면도,
제4도는 사용하는 메모리 셀의 예를 나타낸 도면,
제5도는 제1실시예에 관한 제1, 제2비트선의 접속전환부 및 트위스트부의 레이아웃 예를 나타낸 도면,
제6도는 제5도의 6E-6E′부분의 단면을 나타낸 도면,
제7도는 제1, 제2비트선의 접속전환부 및 트위스트부의 다른 레이아웃 예를 나타낸 도면.
제8도 (A)~제8도 (D)는 제1실시예에 있어서의 비트선간의 커플링 용량을 나타낸 도면.
제9도는 비트선간의 커플링 용량을 나타낸 도면.
제10도는 제1실시예에 변형례를 나타낸 도면.
제11도는 제1실시예에 다른 변형례를 나타낸 도면.

Claims (16)

  1. 복수의 제1비트선과, 상기 제1비트선의 위에 배치되고, 상기 제1비트선과 비트선쌍을 이루어 접힘형 비트선 구성을 이루는 복수의 제2비트선, 상기 제1비트선 및 상기 제2비트선에 교차하는 방향으로 배치된 워드선, 상기 제1비트선에 접속된 복수의 메모리 셀이 매트릭스형상으로 배치된 적어도 1개의 메모리 셀 어레이를 구비하고, 상기 메모리 셀 어레이는 상기 워드선과 평행으로 소정수의 워드선을 포함하고, 복수의 메모리 셀이 배치된 복수의 제1영역과, 상기 제1영역과 번갈아 배치되고, 메모리 셀을 포함하지 않는 복수의 제2영역을 포함하고, 상기 제2영역은 소정수의 상기 비트선쌍의 상기 제1비트선이 상기 제2비트선에, 상기 제2비트선이 상기 제1비트선에 접속되는 영역을 포함하는 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  2. 제1항에 있어서, 상기 제2영역은, 반수의 상기 비트선쌍의 상기 제1비트선과 상기 제2비트선이 입체교차하고, 다른 반수의 상기 비트선상의 상기 제1비트선의 상기 제2비트선에, 상기 제2비트선이 상기 제1비트선에 접속되는 제3영역과, 상기 제1영역을 사이에 두고 상기 제3영역에 인접하고, 상기 제3영역에 있어서 상기 비트선쌍의 상기 제1비트선이 상기 제2비트선에, 상기 제2비트선이 상기 제1비트선에 접속된 상기 비트선쌍의 상기 제1비트선과 상기 제2비트선이 교차접속되고, 다른 반수의 상기 비트선상의 상기 제1비트선이 상기 제2비트선에, 상기 제2비트선이 상기 제1비트선에 접속되는 제4영역을 포함하는 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  3. 복수의 제1비트선과, 상기 제1비트선의 위에 배치되고, 상기 제1비트선과 비트선쌍을 이루어 접힘형 비트선 구성을 이루는 복수의 제2비트선, 상기 제1비트선 및 제2비트선에 교차하는 방향으로 배치된 워드선, 상기 제1비트선에 접속된 복수의 메모리 셀이 매트릭스형상으로 배치된 적어도 1개의 메모리 셀 어레이를 구비하고 ,상기 메모리 셀 어레이는 상기 워드선과 평행으로 소정수의 워드선을 포함하고, 복수의 메모리 셀이 배치된 복수의 제1영역과, 상기 제1영역과 번갈아 배치되고, 메모리 셀을 포함하지 않는 복수의 제2영역을 포함하고, 상기 제2영역은 반수의 상기 비트선쌍의 상기 제1비트선과 상기 제2비트선이 입체교차하는 제3영역과, 나머지 반수의 상기 비트선쌍의 상기 제1비트선과 상기 제2비트선이 입체교차하는 상기 제1영역을 사이에 두고 상기 제3영역에 인접하는 제4영역을 포함하는 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  4. 제1항 또는 제3항에 있어서, 상기 메모리 셀과 상기 제1비트선의 사이에 배치되고, 상기 각 제1비트선에 접속된 복수의 트랜스퍼 게이트와, 상기 복수의 메모리 셀에 접속되고, 상기 트랜스퍼 게이트를 매개하여 상기 제1비트선에 접속된 복수의 제3비트선을 더욱이 구비한 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  5. 제2항, 제3항 또는 제4항중 어느 한 항에 있어서, 상기 제1비트선과 상기 제2비트선의 사이에 배치되고, 상기 제3영역 및 제4영역에 있어서, 일단이 제1콘택트를 매개하여 상기 제1비트선에, 타단이 제2콘택트를 매개하여 상기 제2비트선에 접속된 배선을 더 구비한 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  6. 제5항에 있어서, 상기 제1 및 제2콘택트의 한쪽과 상기 배선의 거리 P1가 제1비트선, 제2비트선의 폭과 간격을 각각 L1과 S1및 L2과 S2로 한다면, 근사적으로 P1=S1, S2이고, 또한 S2≤P1<2S1, S2≤P1<2S2인 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  7. 복수의 메모리 셀이 매트릭스형상으로 배치된 적어도 1개의 메모리 셀어레이와, 상기 메모리 셀에 접속되고, 상기 메모리 셀의 정보를 독출기입하는 복수의 비트선, 상기 비트선과 교차해서 배치되고, 상기 비트선으로 정보를 독출하는 메모리 셀의 선택을 행하는 복수의 워드선, 상기 비트선에 접속되고, 상기 비트선으로 독출된 메모리 셀의 정보를 검지 증폭하는 센스 앰프를 갖추고 있으며, 적어도 2개가 상기 비트선 방향으로 인접배치되는 복수의 센스 앰프 블록, 상기 비트선과 그 비트선에 접속해야 할 상기 센스 앰프 블록을 상기 비트선과 상기 센스 앰프 블록의 사이에 배치된 센스 앰프 블록을 통과시켜서 접속하는 배선을 구비하여 구성된 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  8. 제7항에 있어서, 상기 배선을 형성하는 층은 상기 비트선을 형성하는 층과 다른 층에 형성되는 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  9. 제7항에 있어서, 상기 센스 앰프 블록은 제1및 제2노드를 갖추고, 해방형 비트선 구성으로 되도록 상기 비트선에 접속되며, 비트선 방향으로 2개 인접배치되고, 상기 제1노드는 비트선쌍의 한쪽에 직접접속되며, 상기 제2노드는 비트선과는 상기 배선을 매개하여 비트선쌍의 다른쪽에 접속되는 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  10. 제7항에 있어서, 상기 센스 앰프 블록은 제1및 제2노드를 갖추고, 릴렉스 해방형 비트선 구성으로 되도록 상기 비트선에 접속되며, 비트선 방향으로 2개 인접배치되며, 상기 제1노드는 비트선쌍의 한쪽에 직접접속되고, 상기 제2노드는 비트선과는 상기 배선을 매개하여 비트선쌍의 다른쪽에 접속되는 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  11. 제7항에 있어서, 상기 센스 앰프 블록은 접힘형 비트선 구성으로 되도록 상기 비트선에 접속되고, 비트선 방향으로 2개 인접배치되며, 접속해야 할 비트선에 가까운 쪽의 센스 앰프 블록은 비트선에 직접접속되고, 접속해야 할 비트선에서 먼 쪽의 센스 앰프 블록은 비트선과 상기 배선을 매개하여 비트선과 접속되는 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  12. 제7항에 있어서, 상기 센스 앰프 블록은 접힘형 비트선 구성으로 되도록 상기 비트선에 접속되고, 비트선 방향으로 2개 인접배치되며, 상기 비트선은 제1비트선과, 상기 제1비트선상에 배치된 제2비트선을 포함하고, 상기 제1비트선 및 제2비트선의 한쪽이 상기 센스 앰프의 통과배선으로, 다른쪽이 상기 센스 앰프의 배선으로 이용되는 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  13. 제12항에 있어서, 상기 메모리 셀 어레이는 상기 워드선과 평행으로 소정수의 워드선을 포함하고, 복수의 메모리 셀이 배치된 복수의 제1영역과, 상기 제1영역과 번갈아 배치되고 메모리 셀을 포함하지 않는 복수의 제2영역을 포함하고, 상기 제2영역은 소정수의 상기 비트선쌍의 상기 제1비트선과 상기 제2비트선에, 상기 제2비트선이 상기 제1비트선에 접속되는 영역을 포함하는 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  14. 제13항에 있어서, 상기 제2영역은, 반수의 상기 비트선쌍의 상기 제1비트선과 상기 제2비트선이 입체교차하고, 다른 반수의 상기 비트선쌍의 상기 제1비트선이 상기 제2비트선에, 상기 제2비트선이 상기 제1비트선에 접속되는 제3영역과, 상기 제2영역을 사이에 두고 상기 제3영역에 인접하고, 상기 제3영역에 있어서, 상기 비트선쌍의 상기 제1비트선이 상기 제2비트선에 상기 제2비트선이 상기 제1비트선에 접속된 상기 비트선쌍의 상기 제1비트선과 상기 제2비트선이 입체교차하며, 다른 반수의 상기 비트선쌍의 상기 제1비트선이 상기 제2비트선에, 상기 제2비트선이 상기 제1비트선에 접속되는 제4영역을 포함하는 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  15. 제12항에 있어서, 상기 메모리 셀 어레이는 상기 워드선과 평행으로 소정수의 워드선을 포함하고, 복수의 메모리 셀이 배치된 복수의 제1영역과, 상기 제1영역과 번갈아 배치되고 메모리 셀을 포함하지 않는 복수의 제2영역을 포함하며, 상기 제2영역은 반수의 상기 비트선쌍의 상기 제1비트선과 상기 제2비트선이 입체교차하는 제3영역과, 나머지 반수의 상기 비트선상의 상기 제1비트선이 상기 제2비트선이 입체교차하는 상기 제2영역을 사이에 두고 상기 제3영역에 인접하는 제4영역을 포함하는 것을 특징으로 하는 다이나믹형 반도체 기억장치.
  16. 제12항에 있어서, 인접하는 상기 센스 앰프 블록에 포함되는 상기 센스앰프는 그 사이에 설치된 PMOS트랜지스터를 설치하기 위한 웰 영역을 공유하도록 인접배치되는 것을 특징으로 하는 다이나믹형 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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