KR950002042A - 서로 분리된 제 1 및 제 2 입출력선 그룹을 가지는 다이나믹랜덤 엑세스 메모리장치 - Google Patents
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Abstract
다이나믹 RAM은 비트선과 평행한 제1방향으로 분할된 제1메모리셀 어레이부 및 제2메모리셀 어레이부를 포함하는 메모리셀 어레이와, 비트선의 각각에 하나씩 설치된 복수의 컬럼 스위치와, 연결된 하나의 컬럼 스위치를 통해 상이한 하나의 비트선에 각각 접속된 복수의 입출력선과, 제1 및 제2메모리셀 어레이부의 각각에서 비트선에 의해 적어도 2개의 메모리셀을 어드레스 신호로 동시에 액세스하는 것에 대해 하나의 워드선에 인가되는 워드선 선택신호를 발생하기 위해 어드레스 신호의 제1부를 디코딩하는 로우 어드레스 디코더 및 적어도 하나의 컬럼 스위치에 인가되는 비트선 선택신호를 발생하기 위해 어드레스 신호에 제2부를 디코딩하는 컬럼 어드레스 디코더를 구비한다. 워드선과 평행한 제2방향으로 연장하는 입출력선은 제1메모리셀 어레이부의 비트선에 접속된 제1입출력선 그룹 및 제2메모리셀 어레이부의 비트선에 접속된 제2입출력선 그룹으로 분할되어, 제1입출력선 그룹과 제2입출력선 그룹이 분리된다. 제1입출력 게이트 회로는 제1입출력선 그룹에 접속되고, 제2입출력 게이트 회로는 제2입출력선 그룹에 접속되어, 제1 및 제2입출력 게이트 회로가 메모리셀 어레이에서 적어도 2개의 메모리셀에 대해 동시에 판독 또는 기록되는 데이터를 메인앰프와 제1입출력선 그룹 사이를 통해 선택적으로 전송한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명자에 의행 고안되어 종래의 DRAM에서 사용할 수 있는 입출력선의 기하학적인 레이아웃도, 제2도는 본 발명의 일실시예인 DRAM의 구조도, 제3도는 제1도의 종래 DRAM에서 입출력선의 기하학적인 레이아웃도.
Claims (5)
- 실질적으로 수직으로 연장하는 워드선과 비트선 사이의 교점에 설치된 복수의 메모리셀을 포함하고, 상기 비트선과 평행한 제 1 방향으로 분할된 제1 및 제 2 메모리셀 어레이부를 포함하는 메모리셀 어레이와, 상기 비트선의 각각에 하나씩 설치된 복수의 컬럼 스위치와, 컬럼 스위치중 연결된 것을 통하여 상기 비트선중 서로 다른 비트선에 각각 접속되고, 상기 제 1 메모리셀 어레이부의 비트선에 접속된 제 1 입출력선 그룹과 상기 제 2 메모리셀 어레이부의 비트선에 접속된 제 2 입출력선 그룹으로 분할되고, 상기 워드선과 평행한 제 2 방향으로 연장하는 상기 제1 및 제 2 입출력선 그룹이 서로 분리된 복수의 입출력선과, 상기 제1 및 제 2 메모리셀 어레이부의 각각에서 비트선에 의해 어드레스 신호로 적어도 2개의 메모리셀을 액세스하는 것에 대해 상기 워드선의 하나에 인가되는 워드선 선택신호를 발생하기 위해 어드레스 신호의 제 1 부를 디코딩하는 로우 어드레스 디코더 및 적어도 상기 컬럼 스위치의 하나에 인가되는 비트선 선택회로를 발생하기 위해 상기 어드레스 신호의 제 2 부를 디코딩하는 컬럼 어드레스 디코더와, 상기 제 1 입출력선 그룹에 접속된 제 1 입출력 게이트회로 및 상기 제 2 입출력선 그룹에 접속된 제 2 입출력 게이트 회로와, 상기 메모리셀 어레이에서 상기 적어도 2개의 메모리셀에 대해 동시에 판독 또는 기록되는 데이터 신호를 증폭하는 메인앰프를 구비하고, 상기 어드레스 신호에서 발생된 제어신호에 대응하는 상기 제 1 및 제2입출력 게이트 회로를 통해 상기 메인앰프와 상기 제1 및 제2 입출력선 그룹 사이에서 상기 동시에 판독 또는 기록되는 데이터 신호를 선택적으로 전송하는 다이나믹 RAM.
- 제 1 항에 있어서, 상기 어드레스 신호에서 상기 제1 및 제 2 입출력 게이트회로를 제어하는 상기 제어신호를발생하는 스위치 제어회로와, 상기 스위치 제어신호를 상기 스위치 제어회로에서 상기 제1 및 제2 입출력 게이트 회로로 전송하는 제어신호선을 더 구비하는 다이나믹 RAM.
- 제 1 항에 있어서, 상기 제1 및 제 2 입출력 게이트 회로는 상기 제1 및 제 2 입출력선 그룹과 각각 접속하기 위해 상기 메모리셀 어레이의 양측에 배열되는 것을 특징으로 하는 다이나믹 RAM.
- 거의 수직으로 연장하는 워드선과 비트선 사이의 교점에 설치된 복수의 메모리셀을 각각 포함하고, 상기 비트선과 평행한 제 1 방향으로 분할된 제 1 메모리 블럭부와 제 2 메모리 블럭부를 각각 포함하며, 어떤 하나의 상기 메모리 블럭에서의 비트선이 다른 메모리 블럭에서의 비트선과 분리된 복수의 메모리 블럭과, 상기 메모리 블럭의 각각에서 상기 비트선의 각각에 하나씩 설치된 복수의 컬럼 스위치와, 상기 메모리 블럭의 각각에서 상기 제1 및 제 2 메모리 블럭부의 각각에 설치되고, 상기 메모리 블럭의 각각에서 상기 컬럼 스위치중 연결된 것을 통해 상기 비트선중 서로 다른 것들과 각각 접속되며, 상기 워드선 방향과 평행한 제 2 방향으로 연장하는 상기 제1 및 제2 메모리 블럭부가 상기 메모리 블럭의 각각에서 서로 분리된 소정수의 입출력선과, 상기 하나의 메모리 블럭에서 적어도 2개의 메모리셀을 동시에 억세스하고, 또 동시에 액세스되는 상기 메모리셀의 수가 상기 입출력선의 소정수와 동일하도록, 상기 메모리 블럭중 하나의 상기 제 1 메모리부와 상기 제 2 메모리부의 각각에서, 워드선중 하나에 인가되는 워드선 선택신호를 발생하기 위해 어드레스 신호의 제 1 부를 디코딩하기 위한 로우 어드레스 디코더와 비트선용 컬럼 스위치의 적어도 하나에 인가되는 비트선 선택신호를 발생하기 위해 상기 어드레스 신호의 제 2 부를 디코딩하기 위한 컬럼 어드레스 디코더와, 상기 메모리 블럭의 각각에 하나씩 설치된 복수의 제 1 입출력 게이트를 포함하고, 상기 메모리 블럭의 각각 용의 제 1 입출력 게이트는 메모리 블럭의 제 1 메모리 블럭부용 입출력선의 소정수에 접속된 제 1 입출력 게이트회로와 상기 메모리 블럭의 각각에 하나씩 설치된 복수의 제 2 입출력 게이트를 포함하며, 상기 제 2 입출력 게이트가 상기 메모리 블럭의 상기 제 2 메모리 블럭부용 입출력선의 수정수에 접속된 제 2 입출력 게이트 회로와, 상기 하나의 메모리 블럭의 상기 적어도 2개의 메모리셀에 대해 동시에 판독 또는 기록되는 데이터 신호를 증폭하는 메인앰프를 구비하고, 상기 어드레스 신호에서 발생된 제어신호에 대응하는 상기 메모리 블럭 각각의 제1 및 제 2 입출력 게이트를 통해 상기 메인앰프와 상기 메모리 블럭의 제1 및 제 2 메모리 블럭부용 입출력선의 상기 소정수 사이에서 상기 동시에 판독 또는 기록되는 데이터 신호를 선택적으로 전송하며, 상기 제 1 게이트와 상기 제 1 메모리 블럭부용 입출력선의 상기 소정수 사이에서의 접속과, 상기 제 2 게이트와 상기 제 2 메모리 블럭부용 입출력선의 상기 소정수 사이에서의 접속을 위해 상기 제 1 및 제 2 입출력 게이트 회로가 각각 상기 메모리 블럭의 양측에 배열된 다이나믹 RAM.
- 제 4 항에 있어서, 상기 메모리 블럭의 각각은 상기 제 1 방향으로 분할된 제1 및 제 2 의 메모리 블럭유니트부를 포함하는 한쌍의 메모리 블럭 유니트를 구비하고, 상기 메모리 블럭 유니트 쌍중의 제 1 메모리 유니트부는 상기 메모리 블럭의 각각에서 상기 제 1 메모리 블럭부를, 상기 메모리 유니트 쌍중의 제 2 메모리 유니트부는 메모리 블럭중의 각각에서 제 2 메모리 블럭부를 형성하며, 센스앰프는 상기 메모리 블럭의 각각의 비트선의 각각에 설치되고, 상기 각각의 메모리 블럭에서의 센스앰프는 상기 각 메모리 블럭내의 메모리 블럭 유니트 쌍에 의해 공유되는 것을 특징으로 하는 다이나믹 RAM.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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