KR920010632A - 반도체 메모리 디바이스 - Google Patents

반도체 메모리 디바이스 Download PDF

Info

Publication number
KR920010632A
KR920010632A KR1019910019965A KR910019965A KR920010632A KR 920010632 A KR920010632 A KR 920010632A KR 1019910019965 A KR1019910019965 A KR 1019910019965A KR 910019965 A KR910019965 A KR 910019965A KR 920010632 A KR920010632 A KR 920010632A
Authority
KR
South Korea
Prior art keywords
memory device
semiconductor memory
memory
blocks
bit lines
Prior art date
Application number
KR1019910019965A
Other languages
English (en)
Other versions
KR960009946B1 (ko
Inventor
아끼라 쯔지모또
Original Assignee
세끼모또 다다히로
니뽄 덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세끼모또 다다히로, 니뽄 덴끼 가부시끼가이샤 filed Critical 세끼모또 다다히로
Publication of KR920010632A publication Critical patent/KR920010632A/ko
Application granted granted Critical
Publication of KR960009946B1 publication Critical patent/KR960009946B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

내용 없음.

Description

반도체 메모리 디바이스
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 메모리 디바이스의 한실시예의 구성을 도시한 배선도,
제3도는 본 발명에 따른 메모리 디바이스의 한 대안적인 실시예의 구성을 개략적으로 도시한 도면.

Claims (49)

  1. 다수의 감지 증폭기, 상기 감지 증폭기에 제각기 접속된 다수의 비트 라인쌍, 상기 비트라인을 교차하도록 배치된 다수의 워드라인, 상기 비트라인 및 상기 워드 라인의 교차부에서 배치된 각각의 다수의 메모리 쎌과, 상기 각 비트 라인과 관련하여 배치된 각각의 전달게이트를 구비하는데, 상기 각 비트라인은 상기 전달게이트에 의해 다수의 구역으로 세분되어, 상기 워드 라인, 상기 메모리 쎌 및 상기 비트라인을 다수의 그룹으로 분류하는 반도체 메모리 디바이스.
  2. 제1항에 있어서, 상기 그룹만큼 많이 배치된 ROW디코더를 더 포함하며, 각각의 상기 디코더는 각각의 상기 그룹에 대해 상기 디코더와 관련된 상기 그룹에 속하는 상기 워드라인에 접속되는 반도체 메모리 디바이스.
  3. 제2항에 있어서, 각각의 상기 그룹은 동수의 상기 워드 라인 및 동수의 상기 메모리 쎌을 포함하는 반도체 메모리 디바이스.
  4. 제1항에 있어서, 각각의 상기 메모리 쎌은 트랜지스터 및 캐패시터를 포함하는 반도체 메모리 디바이스.
  5. 제1항에 있어서, 각각의 상기 전달 게이트는 전계 효과 트랜지스터를 포함하는 반도체 메모리 디바이스.
  6. 다수의 메모리 블록을 가진 반도체메모리 디바이스로서, 각각의 상기 메모리 블록은, 다수의 감지증폭기, 상기 감지 증폭기에 제각기 접속된 다수의 비트라인쌍, 상기 비트라인을 교차하도록 배치된 다수의 워드라인, 상기 비트라인 및 상기 워드라인 사이의 교차부에서 배치된 각각의 다수의 메모리쎌과, 각각의 상기 비트라인과 관련하여 배치된 각각의 전달게이트를 구비하는데, 상기 메모리 블록내에 배치된 각각의 상기 비트라인은 상기 전달 게이트에 의해 다수의 구역으로 세분되어, 상기 워드라인, 상기 메모리 쎌 및 상기 비트 라인을 다수의 그룹으로 분류하는 반도체 메모리 디바이스.
  7. 제6항에 있어서, 각 메모리 블록으로 분할된 상기 그룹들은, 상기 그룹에 속하는 내부어드레스 신호에 의해 지정되는 워드라인이 여러지점에서 관련 메모리 블록에 위치하도록 배열된 반도체 메모리 디바이스.
  8. 제7항에 있어서, 내부어드레스 신호에 의해 선정되는 상기 워드 라인은 상기 각 메모리 블록에 배열되는 반도체 메모리 디바이스.
  9. 제7항에 있어서, 각 메모리 블록으로 분할된 복수개의 블록들은, 상기 그룹에 속하는 내부어드레스 신호로 지정되는 상기 워드 라인이 각 관련위치에서 다른 블록과 인접한 상기 메모리 블록에 위치하도록 배열된 반도체 메모리 디바이스.
  10. 제1항에 있어서, 상기 그룹만큼 많이 배치된 ROW디코더를 더 포함하며, 각각의 상기 디코더는 각각의 상기 그룹에 대해 상기 디코더와 관련된 상기 그룹에 속하는 상기 워드라인에 접속되는 반도체 메모리 디바이스.
  11. 제2항에 있어서, 각각의 상기 그룹은 동수의 상기 워드 라인 및 동수의 상기 메모리 쎌을 포함하는 반도체 메모리 디바이스.
  12. 제1항에 있어서, 각각의 상기 메모리 쎌은 트랜지스터 및 캐패시터를 포함하는 반도체 메모리 디바이스.
  13. 제1항에 있어서, 각각의 상기 전달 게이트는 전계 효과 트랜지스터를 포함하는 반도체 메모리 디바이스.
  14. 다수의 메모리 블록을 가진 반도체메모리 디바이스로서, 각각의 상기 메모리 블록은, 다수의 감지증폭기, 상기 감지 증폭기에 제각기 접속된 다수의 비트라인쌍, 상기 비트라인을 교차하도록 배치된 다수의 워드라인, 상기 비트라인 및 상기 워드라인 사이의 교차부에서 배치된 각각의 다수의 메모리쎌과, 각각의 상기 비트라인과 관련하여 배치된 각각의 전달게이트를 구비하는데, 상기 메모리 블록내에 배치된 각각의 상기 비트라인은 상기 전달 게이트에 의해 다수의 구역으로 세분되어, 상기 워드라인, 상기 메모리 쎌 및 상기 비트 라인을 다수의 그룹으로 분류하는 반도체 메모리 디바이스.
  15. 제6항에 있어서, 각 메모리 블록으로 분할된 상기 그룹들은, 상기 그룹에 속하는 내부어드레스 신호에 의해 지정되는 워드라인이 여러지점에서 관련 메모리 블록에 위치하도록 배열된 반도체 메모리 디바이스.
  16. 제7항에 있어서, 내부어드레스 신호에 의해 선정되는 상기 워드 라인은 상기 각 메모리 블록에 배열되는 반도체 메모리 디바이스.
  17. 제7항에 있어서, 각 메모리 블록으로 분할된 복수개의 블록들은, 상기 그룹에 속하는 내부어드레스 신호로 지정되는 상기 워드 라인이 각 관련위치에서 다른 블록과 인접한 상기 메모리 블록에 위치하도록 배열된 반도체 메모리 디바이스.
  18. 제2항에 있어서, 각각의 상기 그룹은 동수의 상기 워드 라인 및 동수의 상기 메모리 쎌을 포함하는 반도체 메모리 디바이스.
  19. 제1항에 있어서, 각각의 상기 메모리 쎌은 트랜지스터 및 캐패시터를 포함하는 반도체 메모리 디바이스.
  20. 제1항에 있어서, 각각의 상기 전달 게이트는 전계 효과 트랜지스터를 포함하는 반도체 메모리 디바이스.
  21. 다수의 메모리 블록을 가진 반도체메모리 디바이스로서, 각각의 상기 메모리 블록은, 다수의 감지증폭기, 상기 감지 증폭기에 제각기 접속된 다수의 비트라인쌍, 상기 비트라인을 교차하도록 배치된 다수의 워드라인, 상기 비트라인 및 상기 워드라인 사이의 교차부에서 배치된 각각의 다수의 메모리쎌과, 각각의 상기 비트라인과 관련하여 배치된 각각의 전달게이트를 구비하는데, 상기 메모리 블록내에 배치된 각각의 상기 비트라인은 상기 전달 게이트에 의해 다수의 구역으로 세분되어, 상기 워드라인, 상기 메모리 쎌 및 상기 비트 라인을 다수의 그룹으로 분류하는 반도체 메모리 디바이스.
  22. 제6항에 있어서, 각 메모리 블록으로 분할된 상기 그룹들은, 상기 그룹에 속하는 내부어드레스 신호에 의해 지정되는 워드라인이 여러지점에서 관련 메모리 블록에 위치하도록 배열된 반도체 메모리 디바이스.
  23. 제7항에 있어서, 내부어드레스 신호에 의해 선정되는 상기 워드 라인은 상기 각 메모리 블록에 배열되는 반도체 메모리 디바이스.
  24. 제7항에 있어서, 각 메모리 블록으로 분할된 복수개의 블록들은, 상기 그룹에 속하는 내부어드레스 신호로 지정되는 상기 워드 라인이 각 관련위치에서 다른 블록과 인접한 상기 메모리 블록에 위치하도록 배열된 반도체 메모리 디바이스.
  25. 제1항에 있어서, 각각의 상기 메모리 쎌은 트랜지스터 및 캐패시터를 포함하는 반도체 메모리 디바이스.
  26. 제1항에 있어서, 각각의 상기 전달 게이트는 전계 효과 트랜지스터를 포함하는 반도체 메모리 디바이스.
  27. 다수의 메모리 블록을 가진 반도체메모리 디바이스로서, 각각의 상기 메모리 블록은, 다수의 감지증폭기, 상기 감지 증폭기에 제각기 접속된 다수의 비트라인쌍, 상기 비트라인을 교차하도록 배치된 다수의 워드라인, 상기 비트라인 및 상기 워드라인 사이의 교차부에서 배치된 각각의 다수의 메모리쎌과, 각각의 상기 비트라인과 관련하여 배치된 각각의 전달게이트를 구비하는데, 상기 메모리 블록내에 배치된 각각의 상기 비트라인은 상기 전달 게이트에 의해 다수의 구역으로 세분되어, 상기 워드라인, 상기 메모리 쎌 및 상기 비트 라인을 다수의 그룹으로 분류하는 반도체 메모리 디바이스.
  28. 제6항에 있어서, 각 메모리 블록으로 분할된 상기 그룹들은, 상기 그룹에 속하는 내부어드레스 신호에 의해 지정되는 워드라인이 여러지점에서 관련 메모리 블록에 위치하도록 배열된 반도체 메모리 디바이스.
  29. 제7항에 있어서, 내부어드레스 신호에 의해 선정되는 상기 워드 라인은 상기 각 메모리 블록에 배열되는 반도체 메모리 디바이스.
  30. 제7항에 있어서, 각 메모리 블록으로 분할된 복수개의 블록들은, 상기 그룹에 속하는 내부어드레스 신호로 지정되는 상기 워드 라인이 각 관련위치에서 다른 블록과 인접한 상기 메모리 블록에 위치하도록 배열된 반도체 메모리 디바이스.
  31. 제1항에 있어서, 각각의 상기 전달 게이트는 전계 효과 트랜지스터를 포함하는 반도체 메모리 디바이스.
  32. 다수의 메모리 블록을 가진 반도체메모리 디바이스로서, 각각의 상기 메모리 블록은, 다수의 감지증폭기, 상기 감지 증폭기에 제각기 접속된 다수의 비트라인쌍, 상기 비트라인을 교차하도록 배치된 다수의 워드라인, 상기 비트라인 및 상기 워드라인 사이의 교차부에서 배치된 각각의 다수의 메모리쎌과, 각각의 상기 비트라인과 관련하여 배치된 각각의 전달게이트를 구비하는데, 상기 메모리 블록내에 배치된 각각의 상기 비트라인은 상기 전달 게이트에 의해 다수의 구역으로 세분되어, 상기 워드라인, 상기 메모리 쎌 및 상기 비트 라인을 다수의 그룹으로 분류하는 반도체 메모리 디바이스.
  33. 제6항에 있어서, 각 메모리 블록으로 분할된 상기 그룹들은, 상기 그룹에 속하는 내부어드레스 신호에 의해 지정되는 워드라인이 여러지점에서 관련 메모리 블록에 위치하도록 배열된 반도체 메모리 디바이스.
  34. 제7항에 있어서, 내부어드레스 신호에 의해 선정되는 상기 워드 라인은 상기 각 메모리 블록에 배열되는 반도체 메모리 디바이스.
  35. 제7항에 있어서, 각 메모리 블록으로 분할된 복수개의 블록들은, 상기 그룹에 속하는 내부어드레스 신호로 지정되는 상기 워드 라인이 각 관련위치에서 다른 블록과 인접한 상기 메모리 블록에 위치하도록 배열된 반도체 메모리 디바이스.
  36. 다수의 메모리 블록을 가진 반도체메모리 디바이스로서, 각각의 상기 메모리 블록은, 다수의 감지증폭기, 상기 감지 증폭기에 제각기 접속된 다수의 비트라인쌍, 상기 비트라인을 교차하도록 배치된 다수의 워드라인, 상기 비트라인 및 상기 워드라인 사이의 교차부에서 배치된 각각의 다수의 메모리쎌과, 각각의 상기 비트라인과 관련하여 배치된 각각의 전달게이트를 구비하는데, 상기 메모리 블록내에 배치된 각각의 상기 비트라인은 상기 전달 게이트에 의해 다수의 구역으로 세분되어, 상기 워드라인, 상기 메모리 쎌 및 상기 비트 라인을 다수의 그룹으로 분류하는 반도체 메모리 디바이스.
  37. 제6항에 있어서, 각 메모리 블록으로 분할된 상기 그룹들은, 상기 그룹에 속하는 내부어드레스 신호에 의해 지정되는 워드라인이 여러지점에서 관련 메모리 블록에 위치하도록 배열된 반도체 메모리 디바이스.
  38. 제7항에 있어서, 내부어드레스 신호에 의해 선정되는 상기 워드 라인은 상기 각 메모리 블록에 배열되는 반도체 메모리 디바이스.
  39. 제7항에 있어서, 각 메모리 블록으로 분할된 복수개의 블록들은, 상기 그룹에 속하는 내부어드레스 신호로 지정되는 상기 워드 라인이 각 관련위치에서 다른 블록과 인접한 상기 메모리 블록에 위치하도록 배열된 반도체 메모리 디바이스.
  40. 제6항에 있어서, 각 메모리 블록으로 분할된 상기 그룹들은, 상기 그룹에 속하는 내부어드레스 신호에 의해 지정되는 워드라인이 여러지점에서 관련 메모리 블록에 위치하도록 배열된 반도체 메모리 디바이스.
  41. 제7항에 있어서, 내부어드레스 신호에 의해 선정되는 상기 워드 라인은 상기 각 메모리 블록에 배열되는 반도체 메모리 디바이스.
  42. 제7항에 있어서, 각 메모리 블록으로 분할된 복수개의 블록들은, 상기 그룹에 속하는 내부어드레스 신호로 지정되는 상기 워드 라인이 각 관련위치에서 다른 블록과 인접한 상기 메모리 블록에 위치하도록 배열된 반도체 메모리 디바이스.
  43. 제7항에 있어서, 내부어드레스 신호에 의해 선정되는 상기 워드 라인은 상기 각 메모리 블록에 배열되는 반도체 메모리 디바이스.
  44. 제7항에 있어서, 각 메모리 블록으로 분할된 복수개의 블록들은, 상기 그룹에 속하는 내부어드레스 신호로 지정되는 상기 워드 라인이 각 관련위치에서 다른 블록과 인접한 상기 메모리 블록에 위치하도록 배열된 반도체 메모리 디바이스.
  45. 제7항에 있어서, 각 메모리 블록으로 분할된 복수개의 블록들은, 상기 그룹에 속하는 내부어드레스 신호로 지정되는 상기 워드 라인이 각 관련위치에서 다른 블록과 인접한 상기 메모리 블록에 위치하도록 배열된 반도체 메모리 디바이스.
  46. 제10항에 있어서, 상기 메모리 블록은 상기 그룹의 갯수 만큼의 디코더를 가지며, 상기 디코더는 각 상기 그룹에서 이 그룹에 속하는 상기 워드 라인과 접속된 반도체 메모리 디바이스.
  47. 제11항에 있어서, 각 그룹은 동일한 워드라인 갯수와 동일한 쎌 갯수를 포함한 반도체 메모리 디바이스.
  48. 제6항에 있어서,각 메모리 쎌은 트랜지스터와 캐패시터를 갖는 반도체 메모리 디바이스.
  49. 제6항에 있어서, 각 전송게이트는 전계효과 트랜지스터를 갖는 반도체 메모리 디바이스.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910019965A 1990-11-09 1991-11-09 반도체 메모리 디바이스 KR960009946B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2305384A JP2630059B2 (ja) 1990-11-09 1990-11-09 半導体メモリ装置
JP90-305384 1990-11-09

Publications (2)

Publication Number Publication Date
KR920010632A true KR920010632A (ko) 1992-06-26
KR960009946B1 KR960009946B1 (ko) 1996-07-25

Family

ID=17944475

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910019965A KR960009946B1 (ko) 1990-11-09 1991-11-09 반도체 메모리 디바이스

Country Status (5)

Country Link
US (1) US5267215A (ko)
EP (1) EP0485239B1 (ko)
JP (1) JP2630059B2 (ko)
KR (1) KR960009946B1 (ko)
DE (1) DE69125339T2 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3358030B2 (ja) * 1993-01-22 2002-12-16 日本テキサス・インスツルメンツ株式会社 半導体メモリ装置及びその初期化方法
JP2600597B2 (ja) * 1993-12-06 1997-04-16 日本電気株式会社 情報伝播用ダイナミック回路
US5424997A (en) * 1994-03-15 1995-06-13 National Semiconductor Corporation Non-volatile semiconductor memory having switching devices for segmentation of a memory page and a method thereof
US5623450A (en) * 1995-09-08 1997-04-22 International Business Machines Corporation Conditional recharge for dynamic logic
US5748554A (en) * 1996-12-20 1998-05-05 Rambus, Inc. Memory and method for sensing sub-groups of memory elements
US6038634A (en) * 1998-02-02 2000-03-14 International Business Machines Corporation Intra-unit block addressing system for memory
US6118726A (en) * 1998-02-02 2000-09-12 International Business Machines Corporation Shared row decoder
US6246630B1 (en) 1998-02-02 2001-06-12 International Business Machines Corporation Intra-unit column address increment system for memory
US6002275A (en) * 1998-02-02 1999-12-14 International Business Machines Corporation Single ended read write drive for memory
US7500075B1 (en) 2001-04-17 2009-03-03 Rambus Inc. Mechanism for enabling full data bus utilization without increasing data granularity
US8190808B2 (en) 2004-08-17 2012-05-29 Rambus Inc. Memory device having staggered memory operations
US7280428B2 (en) * 2004-09-30 2007-10-09 Rambus Inc. Multi-column addressing mode memory system including an integrated circuit memory device
US8595459B2 (en) 2004-11-29 2013-11-26 Rambus Inc. Micro-threaded memory
US20070260841A1 (en) 2006-05-02 2007-11-08 Hampel Craig E Memory module with reduced access granularity
US9268719B2 (en) 2011-08-05 2016-02-23 Rambus Inc. Memory signal buffers and modules supporting variable access granularity
KR102022419B1 (ko) 2012-12-28 2019-11-04 에스케이하이닉스 주식회사 가변 저항 메모리 장치 및 그 동작 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4050061A (en) * 1976-05-03 1977-09-20 Texas Instruments Incorporated Partitioning of MOS random access memory array
US4370575A (en) * 1978-09-22 1983-01-25 Texas Instruments Incorporated High performance dynamic sense amplifier with active loads
JPS589285A (ja) * 1981-07-08 1983-01-19 Toshiba Corp 半導体装置
US4520465A (en) * 1983-05-05 1985-05-28 Motorola, Inc. Method and apparatus for selectively precharging column lines of a memory
JPS632198A (ja) * 1986-06-20 1988-01-07 Mitsubishi Electric Corp ダイナミツク型ｒａｍ
JPS6363197A (ja) * 1986-09-03 1988-03-19 Toshiba Corp 半導体記憶装置
US5172335A (en) * 1987-02-23 1992-12-15 Hitachi, Ltd. Semiconductor memory with divided bit load and data bus lines
JP2618938B2 (ja) * 1987-11-25 1997-06-11 株式会社東芝 半導体記憶装置
DE68928112T2 (de) * 1988-03-18 1997-11-20 Toshiba Kawasaki Kk Masken-rom mit Ersatzspeicherzellen
JP2547615B2 (ja) * 1988-06-16 1996-10-23 三菱電機株式会社 読出専用半導体記憶装置および半導体記憶装置
JPH0766666B2 (ja) * 1988-08-29 1995-07-19 三菱電機株式会社 半導体記憶装置
JP2633645B2 (ja) * 1988-09-13 1997-07-23 株式会社東芝 半導体メモリ装置
JPH07105140B2 (ja) * 1988-12-16 1995-11-13 日本電気株式会社 半導体メモリ
US4969125A (en) * 1989-06-23 1990-11-06 International Business Machines Corporation Asynchronous segmented precharge architecture
JPH0713864B2 (ja) * 1989-09-27 1995-02-15 東芝マイクロエレクトロニクス株式会社 半導体記憶装置
JPH04176087A (ja) * 1990-11-07 1992-06-23 Sharp Corp 半導体記憶装置

Also Published As

Publication number Publication date
US5267215A (en) 1993-11-30
KR960009946B1 (ko) 1996-07-25
EP0485239B1 (en) 1997-03-26
DE69125339D1 (de) 1997-04-30
EP0485239A3 (en) 1993-08-11
JP2630059B2 (ja) 1997-07-16
DE69125339T2 (de) 1997-10-23
EP0485239A2 (en) 1992-05-13
JPH04177692A (ja) 1992-06-24

Similar Documents

Publication Publication Date Title
US4542486A (en) Semiconductor memory device
KR920010632A (ko) 반도체 메모리 디바이스
KR920020495A (ko) 반도체 기억장치
KR850008569A (ko) 반도체 메모리장치
KR970067852A (ko) 반도체 집적회로장치
KR840003146A (ko) 다이나믹(Dynamic) RAM 집적회로 장치
KR910003663A (ko) 다이나믹형 반도체메모리장치
KR900010787A (ko) 반도체 메모리 장치
KR910019198A (ko) 반도체메모리셀
KR890004321A (ko) 로직마크로 및 랜덤억세스메모리 마크로를 구비한 반도체 집적회로장치
KR950010093A (ko) 다이나믹형 반도체 기억장치
KR890016573A (ko) 반도체기억장치
KR950030151A (ko) 반도체 기억장치
KR880010421A (ko) 오픈 비트선 구조를 가지는 다이나믹형 랜덤 억세스 메모리
KR920018757A (ko) 메모리 셀 어레이 분할형 반도체 기억 장치
KR950020732A (ko) 다이나믹 반도체 기억장치
KR970051152A (ko) 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치
EP0031659B1 (en) A semiconductor memory device having a memory matrix area and a plurality of peripheral circuits
KR920001545A (ko) 반도체 기억장치
KR890015270A (ko) 반도체메모리장치
KR870002583A (ko) 반도체 기억장치
KR840006098A (ko) 듀얼 포오트형 반도체 기억장치
KR960042734A (ko) 계급적 컬럼선택라인구조를 가지는 반도체 메모리장치
KR920017108A (ko) 다이내믹 랜덤 억세스 메모리 디바이스
KR920017101A (ko) 반도체 메모리 장치의 워드라인 드라이버단 배치방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110617

Year of fee payment: 16

EXPY Expiration of term