KR920017108A - 다이내믹 랜덤 억세스 메모리 디바이스 - Google Patents

다이내믹 랜덤 억세스 메모리 디바이스 Download PDF

Info

Publication number
KR920017108A
KR920017108A KR1019920002897A KR920002897A KR920017108A KR 920017108 A KR920017108 A KR 920017108A KR 1019920002897 A KR1019920002897 A KR 1019920002897A KR 920002897 A KR920002897 A KR 920002897A KR 920017108 A KR920017108 A KR 920017108A
Authority
KR
South Korea
Prior art keywords
lines
bit lines
access memory
sense amplifier
memory device
Prior art date
Application number
KR1019920002897A
Other languages
English (en)
Other versions
KR950012024B1 (ko
Inventor
다까노리 사에끼
Original Assignee
세끼모또 다다히로
니뽄 덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세끼모또 다다히로, 니뽄 덴끼 가부시끼가이샤 filed Critical 세끼모또 다다히로
Publication of KR920017108A publication Critical patent/KR920017108A/ko
Application granted granted Critical
Publication of KR950012024B1 publication Critical patent/KR950012024B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

내용 없음

Description

다이내믹 랜덤 억세스 메모리 디바이스
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 따른 다이내믹 랜덤 억세스 메모리 디바이스의 배열을 보인 도면, 제5도는 다이내믹 랜덤 억세스 메모리 디바이스에 포함된 비트라인 세트중 한 세트에서의 판독 모드 시퀀스를 보인 타이밍챠트.

Claims (6)

  1. 단일 반도체 칩(21)으로 제조된 다이내믹 랜덤 억세스 메모리 디바이스에 있어서, a)각각 데이타 비트를 기억하는 다수의 메모리 셀로 실시되는 메모리 셀 어레이(22)를 구비하며, b)메모리 셀 어레이와 관련되고, 각각 제1, 제2및 제3비트라인(BLa/BLb/BLc)을 구비하는 다수의 비트 라인 세트(23 내지 23m)와, c)상기 비트 라인세트의 상기 제1, 제2 및 제3비트 라인과의 가상 교차점에 다수의 어드레스 가능한 위치를 제공하는 다수의 워드라인(29 내지 29n)-여기서 상기 다수의 메모리 셀은 상기 다수의 어드레스 가능한 위치에 선택적으로 할당되며, 상기 다수의 워드 라인중 하나는 각 세트의 상기 제1, 제2 및 제3비트 라인중 두개가 데이타 비트를 전송하도록 한다-과, d)비트 라인 세트의 한 측부에 제공되며, 각각 비트 라인세트와 관련되는 제1감지 증폭기 회로(24 내지 24m)와, e)비트 라인 세트와 제1감지 증폭기 회로 사이에 각가 결합된 제1전송 게이트 유닛(26 내지 26m)과, f)비트 라인 세트의 또 하나의 측부에 제공되며, 각가 비트 라인 세트와 관련되는 제2감지 증폭기(25 내지 25m)와, g)비트 라인 세트와 제2감지 증폭기 회로사이에 각각 결합된 제2전송 게이트 유닛(27 내지 27m)과, 그리고 h)각 세트의 제1, 제2 및 제3비트 라인중 한 라인을 관련 제1및 제2감지 증폭기에 기준 전압 레벨을 공급하도록 하는 방식으로 제1및 제2전송 게이트 유닛을 제어하는 동작을 하며, 워드 라인들중 하나에 의해 선택된 메모리 셀로부터 전압 레벨의 형태로 제1, 제2및 제3비트 라인중 나머지 라인들로 판독되는 상기 두개의 데이타 비트의 논리 레벨을 식별하는 제어 유닛(28)을 구비하는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 디바이스.
  2. 제1항에 있어서, 상기 다수의 워드 라인이 각각 제1, 제2및 제3워드 라인(WLa/WLb/WLc)을 갖는 워드 라인세트로 분할되고, 각 비트 라인 세트의 상기 제1, 제2및 제3비트라인과 각 워드 라인의 상기 제1, 제2및 제3워드 라인은 9개의 가상 교차점을 제공하며, 상기 9개의 가상 교차점으로부터 선택되는 6개의 가상 교차점은 상기 메모리 셀 어레이의 메모리 셀에 의해 점유되는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 디바이스.
  3. 제2항에 있어서, 상기 제1워드 라인(WLa)과 상기 제2및 제3 비트 라인(BLb/BLc)의 가상 교차점, 상기 제2워드 라인(WLb)와 상기 제1및 제3비트라인(BLa/BLc)의 가상 교차점, 및 상기 제3워드 라인(WLc)와 상기 제1및 제2비트 라인(BLa/BLb)의 가상 교차점이 상기 메모리 셀 어레이의 상기 6개의 메모리 셀에 의해 점유되는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 디바이스.
  4. 제3항에 있어서, 상기 제1전송 게이트 유닛(26 내지 26m)각각이 제1, 제2및 제3전송 트랜지스터(QNl1/QNl2/QNl3)로 실시되며, 상기 제1전송 트랜지스터는 관련 제1감지 증폭기 회로의 입력 노드중 또 하나의 노드와 결합되고 그리고 상기 제2및 제3전송 트랜지스터는 상기 관련 제1감지 증폭기 회로의 입력노드중 또 하나의 노드와 결합되는 것을 특징으로 하는 다이내믹 랜더 억세스 메모리 디바이스.
  5. 제4항에 있어서, 상기 제2전송 게이트 유닛(25 내지 25m)각각이 제4, 제5및 제6전송 트랜지스터(QNl4/QNl5/QNl6)로 실시되며, 상기 제4및 제5전송 트랜지스터는 관련 제2감지 증폭기 회로의 두 입력 노드중 하나의 노드와 공통적으로 결합되고, 상기 제6전송 트랜지스터는 상기 관련 제2감지 증폭기 회로의 두 입력 노드중 또 하나의 노드와 결합되는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 디바이스.
  6. 제5항에 있어서, 제어 유닛(28)이 상기 제1내지 제6전송 트랜지스터의 게이트 전극과 각각 결합된 제1, 제2, 제3, 제4, 제5및 제6제어 신호라인(TG1/TG2/TG3/TG4/TG5/TG6)을 통해 결합되며, 상기 제1내지 제6제어 신호라인은 상기 제1워드 라인이 선택될때 상기 기준 전압 레벨을 공급하기 위해 상기 제1비트 라인이 관련 제1감지 증폭기 회로와 제2감지 증폭기 사이에 공유되게 되는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 디바이스.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920002897A 1991-02-27 1992-02-25 다이나믹 랜덤 액세스 메모리 장치 KR950012024B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP91-032840 1991-02-27
JP91-32840 1991-02-27
JP3032840A JPH04271086A (ja) 1991-02-27 1991-02-27 半導体集積回路

Publications (2)

Publication Number Publication Date
KR920017108A true KR920017108A (ko) 1992-09-26
KR950012024B1 KR950012024B1 (ko) 1995-10-13

Family

ID=12370021

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920002897A KR950012024B1 (ko) 1991-02-27 1992-02-25 다이나믹 랜덤 액세스 메모리 장치

Country Status (5)

Country Link
US (1) US5243558A (ko)
EP (1) EP0502398B1 (ko)
JP (1) JPH04271086A (ko)
KR (1) KR950012024B1 (ko)
DE (1) DE69210449T2 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05342855A (ja) * 1992-06-04 1993-12-24 Nec Corp 半導体メモリ回路
US5732010A (en) * 1992-09-22 1998-03-24 Kabushiki Kaisha Toshiba Dynamic random access memory device with the combined open/folded bit-line pair arrangement
JP3302796B2 (ja) * 1992-09-22 2002-07-15 株式会社東芝 半導体記憶装置
US5864181A (en) 1993-09-15 1999-01-26 Micron Technology, Inc. Bi-level digit line architecture for high density DRAMs
US5546349A (en) * 1995-03-13 1996-08-13 Kabushiki Kaisha Toshiba Exchangeable hierarchical data line structure
US5636158A (en) * 1995-03-13 1997-06-03 Kabushiki Kaisha Toshiba Irregular pitch layout for a semiconductor memory device
US6043562A (en) 1996-01-26 2000-03-28 Micron Technology, Inc. Digit line architecture for dynamic memory
JP2002216471A (ja) * 2001-01-17 2002-08-02 Mitsubishi Electric Corp 半導体記憶装置
FR2830365B1 (fr) * 2001-09-28 2004-12-24 St Microelectronics Sa Memoire vive dynamique
US6836427B2 (en) * 2002-06-05 2004-12-28 Micron Technology, Inc. System and method to counteract voltage disturbances in open digitline array dynamic random access memory systems
KR100538883B1 (ko) * 2003-04-29 2005-12-23 주식회사 하이닉스반도체 반도체 메모리 장치
JP4493666B2 (ja) * 2007-01-30 2010-06-30 株式会社ルネサステクノロジ 強誘電体メモリ

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4807194A (en) * 1986-04-24 1989-02-21 Matsushita Electric Industrial Co., Ltd. Seimiconductor memory device having sub bit lines
JPS63104296A (ja) * 1986-10-21 1988-05-09 Nec Corp 半導体記憶装置
JPS63205897A (ja) * 1987-02-20 1988-08-25 Matsushita Electric Ind Co Ltd 半導体記憶装置
JPH07105134B2 (ja) * 1987-08-28 1995-11-13 三菱電機株式会社 半導体記憶装置
JPH02302986A (ja) * 1989-05-16 1990-12-14 Mitsubishi Electric Corp ダイナミック型半導体記憶装置
KR930001737B1 (ko) * 1989-12-29 1993-03-12 삼성전자 주식회사 반도체 메모리 어레이의 워드라인 배열방법
KR920010344B1 (ko) * 1989-12-29 1992-11-27 삼성전자주식회사 반도체 메모리 어레이의 구성방법
US5107459A (en) * 1990-04-20 1992-04-21 International Business Machines Corporation Stacked bit-line architecture for high density cross-point memory cell array

Also Published As

Publication number Publication date
KR950012024B1 (ko) 1995-10-13
EP0502398A1 (en) 1992-09-09
DE69210449T2 (de) 1997-01-02
US5243558A (en) 1993-09-07
JPH04271086A (ja) 1992-09-28
EP0502398B1 (en) 1996-05-08
DE69210449D1 (de) 1996-06-13

Similar Documents

Publication Publication Date Title
US7319629B2 (en) Method of operating a dynamic random access memory cell
US7319606B2 (en) Memory
KR900010787A (ko) 반도체 메모리 장치
KR100702355B1 (ko) 은닉 리프레시를 지원하는 듀얼 포트 셀을 구비한 반도체메모리
KR920007443B1 (ko) 반도체메모리
US7430134B2 (en) Memory cell structure of SRAM
KR920017108A (ko) 다이내믹 랜덤 억세스 메모리 디바이스
KR850007158A (ko) 반도체 메모리 장치
KR950020732A (ko) 다이나믹 반도체 기억장치
KR910016000A (ko) 다이내믹 랜덤 억세스 메모리 디바이스
KR920010632A (ko) 반도체 메모리 디바이스
KR950002168B1 (ko) 메모리셀 어레이 사이에 공유된 용장 워드선을 가진 다이내믹 ram 디바이스
US5818751A (en) Single-port SRAM with no read/write collisions
KR920022292A (ko) 반도체 기억 장치
US5862072A (en) Memory array architecture and method for dynamic cell plate sensing
JPH04285794A (ja) 半導体記憶装置
KR970023401A (ko) 디램(dram) 어레이
KR970023432A (ko) 신속한 랜덤 액세스를 위한 반도체 메모리 소자
US6721221B2 (en) Sense amplifier and architecture for open digit arrays
KR920015386A (ko) 동적 랜덤 억세스 메모리
US5365480A (en) Memory cells and a memory apparatus using them
US5894443A (en) Static semiconductor memory device capable of reducing precharging power dissipation
KR20190081885A (ko) 전치 읽기를 지원하는 sram 구조
US5315138A (en) Semiconductor memory apparatus
JP2908095B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20031013

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee