Claims (6)
단일 반도체 칩(21)으로 제조된 다이내믹 랜덤 억세스 메모리 디바이스에 있어서, a)각각 데이타 비트를 기억하는 다수의 메모리 셀로 실시되는 메모리 셀 어레이(22)를 구비하며, b)메모리 셀 어레이와 관련되고, 각각 제1, 제2및 제3비트라인(BLa/BLb/BLc)을 구비하는 다수의 비트 라인 세트(23 내지 23m)와, c)상기 비트 라인세트의 상기 제1, 제2 및 제3비트 라인과의 가상 교차점에 다수의 어드레스 가능한 위치를 제공하는 다수의 워드라인(29 내지 29n)-여기서 상기 다수의 메모리 셀은 상기 다수의 어드레스 가능한 위치에 선택적으로 할당되며, 상기 다수의 워드 라인중 하나는 각 세트의 상기 제1, 제2 및 제3비트 라인중 두개가 데이타 비트를 전송하도록 한다-과, d)비트 라인 세트의 한 측부에 제공되며, 각각 비트 라인세트와 관련되는 제1감지 증폭기 회로(24 내지 24m)와, e)비트 라인 세트와 제1감지 증폭기 회로 사이에 각가 결합된 제1전송 게이트 유닛(26 내지 26m)과, f)비트 라인 세트의 또 하나의 측부에 제공되며, 각가 비트 라인 세트와 관련되는 제2감지 증폭기(25 내지 25m)와, g)비트 라인 세트와 제2감지 증폭기 회로사이에 각각 결합된 제2전송 게이트 유닛(27 내지 27m)과, 그리고 h)각 세트의 제1, 제2 및 제3비트 라인중 한 라인을 관련 제1및 제2감지 증폭기에 기준 전압 레벨을 공급하도록 하는 방식으로 제1및 제2전송 게이트 유닛을 제어하는 동작을 하며, 워드 라인들중 하나에 의해 선택된 메모리 셀로부터 전압 레벨의 형태로 제1, 제2및 제3비트 라인중 나머지 라인들로 판독되는 상기 두개의 데이타 비트의 논리 레벨을 식별하는 제어 유닛(28)을 구비하는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 디바이스.A dynamic random access memory device made of a single semiconductor chip 21, comprising: a) a memory cell array 22 implemented with a plurality of memory cells each storing data bits, b) associated with a memory cell array, A plurality of bit line sets 23 to 23 m each having first, second and third bit lines BLa / BLb / BLc, and c) the first, second and third bits of the bit line set. A plurality of word lines 29 to 29n providing a plurality of addressable locations at virtual intersections with lines, wherein the plurality of memory cells are selectively assigned to the plurality of addressable locations, one of the plurality of word lines Causes two of the first, second and third bit lines of each set to transmit data bits—and d) a first sense amplifier provided on one side of the set of bit lines, each associated with a set of bit lines. Circuit (24 24m), and e) a first transfer gate unit 26 to 26m, each of which is coupled between the set of bit lines and the first sense amplifier circuit, and f) another side of the set of bit lines. Second sense amplifiers 25 to 25 m associated with the set, g) second transfer gate units 27 to 27 m coupled respectively between the bit line set and the second sense amplifier circuit, and h) the first of each set. And controlling one of the first, second, and third bit lines to control the first and second transfer gate units in such a way as to supply a reference voltage level to the associated first and second sense amplifiers. And a control unit 28 for identifying the logic level of said two data bits being read from the memory cell selected by one to the remaining ones of the first, second and third bit lines in the form of voltage levels. Dynamic random access memory Vise.
제1항에 있어서, 상기 다수의 워드 라인이 각각 제1, 제2및 제3워드 라인(WLa/WLb/WLc)을 갖는 워드 라인세트로 분할되고, 각 비트 라인 세트의 상기 제1, 제2및 제3비트라인과 각 워드 라인의 상기 제1, 제2및 제3워드 라인은 9개의 가상 교차점을 제공하며, 상기 9개의 가상 교차점으로부터 선택되는 6개의 가상 교차점은 상기 메모리 셀 어레이의 메모리 셀에 의해 점유되는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 디바이스.2. The method of claim 1, wherein the plurality of word lines are divided into a set of word lines having first, second and third word lines WLa / WLb / WLc, respectively, and the first and second of each bit line set. And a third bit line and the first, second and third word lines of each word line provide nine virtual intersections, wherein the six virtual intersections selected from the nine virtual intersections are memory cells of the memory cell array. And is occupied by a dynamic random access memory device.
제2항에 있어서, 상기 제1워드 라인(WLa)과 상기 제2및 제3 비트 라인(BLb/BLc)의 가상 교차점, 상기 제2워드 라인(WLb)와 상기 제1및 제3비트라인(BLa/BLc)의 가상 교차점, 및 상기 제3워드 라인(WLc)와 상기 제1및 제2비트 라인(BLa/BLb)의 가상 교차점이 상기 메모리 셀 어레이의 상기 6개의 메모리 셀에 의해 점유되는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 디바이스.3. The virtual intersection point of claim 1, wherein the virtual intersection point of the first word line WLa and the second and third bit lines BLb / BLc, the second word line WLb, and the first and third bit lines The virtual intersection of BLa / BLc and the virtual intersection of the third word line WLc and the first and second bit lines BLa / BLb are occupied by the six memory cells of the memory cell array. A dynamic random access memory device.
제3항에 있어서, 상기 제1전송 게이트 유닛(26 내지 26m)각각이 제1, 제2및 제3전송 트랜지스터(QNl1/QNl2/QNl3)로 실시되며, 상기 제1전송 트랜지스터는 관련 제1감지 증폭기 회로의 입력 노드중 또 하나의 노드와 결합되고 그리고 상기 제2및 제3전송 트랜지스터는 상기 관련 제1감지 증폭기 회로의 입력노드중 또 하나의 노드와 결합되는 것을 특징으로 하는 다이내믹 랜더 억세스 메모리 디바이스.4. The first transfer gate unit (26-26m) of claim 3, wherein each of the first transfer gate units (26 to 26m) is implemented with first, second and third transfer transistors (QNl1 / QNl2 / QNl3), the first transfer transistor being associated with a first sense A dynamic render access memory device characterized in that it is coupled with another one of the input nodes of an amplifier circuit and said second and third transfer transistors are coupled with another node of the input nodes of said associated first sense amplifier circuit. .
제4항에 있어서, 상기 제2전송 게이트 유닛(25 내지 25m)각각이 제4, 제5및 제6전송 트랜지스터(QNl4/QNl5/QNl6)로 실시되며, 상기 제4및 제5전송 트랜지스터는 관련 제2감지 증폭기 회로의 두 입력 노드중 하나의 노드와 공통적으로 결합되고, 상기 제6전송 트랜지스터는 상기 관련 제2감지 증폭기 회로의 두 입력 노드중 또 하나의 노드와 결합되는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 디바이스.5. The second and fourth transfer transistors QNl4 / QNl5 / QNl6 of claim 4, wherein each of the second transfer gate units 25 to 25m are each associated with the fourth and fifth transfer transistors. Dynamic randomly coupled to one of the two input nodes of the second sense amplifier circuit, and wherein the sixth transfer transistor is coupled to another of the two input nodes of the associated second sense amplifier circuit. Access memory device.
제5항에 있어서, 제어 유닛(28)이 상기 제1내지 제6전송 트랜지스터의 게이트 전극과 각각 결합된 제1, 제2, 제3, 제4, 제5및 제6제어 신호라인(TG1/TG2/TG3/TG4/TG5/TG6)을 통해 결합되며, 상기 제1내지 제6제어 신호라인은 상기 제1워드 라인이 선택될때 상기 기준 전압 레벨을 공급하기 위해 상기 제1비트 라인이 관련 제1감지 증폭기 회로와 제2감지 증폭기 사이에 공유되게 되는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리 디바이스.6. The first, second, third, fourth, fifth and sixth control signal lines TG1 / of claim 5, wherein the control unit 28 is coupled to the gate electrodes of the first to sixth transfer transistors, respectively. TG2 / TG3 / TG4 / TG5 / TG6), wherein the first to sixth control signal lines are associated with the first bit line to supply the reference voltage level when the first word line is selected. Wherein the dynamic random access memory device is shared between the sense amplifier circuit and the second sense amplifier.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.